EP1597770A1 - Bipolartransistor mit verbessertem basis-emitter- bergang und verfahren zur herstellung - Google Patents

Bipolartransistor mit verbessertem basis-emitter- bergang und verfahren zur herstellung

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EP1597770A1
EP1597770A1 EP03785841A EP03785841A EP1597770A1 EP 1597770 A1 EP1597770 A1 EP 1597770A1 EP 03785841 A EP03785841 A EP 03785841A EP 03785841 A EP03785841 A EP 03785841A EP 1597770 A1 EP1597770 A1 EP 1597770A1
Authority
EP
European Patent Office
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layer
base
emitter
emitter layer
bipolar transistor
Prior art date
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Ceased
Application number
EP03785841A
Other languages
English (en)
French (fr)
Inventor
Rainer Minixhofer
Georg Roehrer
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Ams Osram AG
Original Assignee
Austriamicrosystems AG
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Filing date
Publication date
Application filed by Austriamicrosystems AG filed Critical Austriamicrosystems AG
Publication of EP1597770A1 publication Critical patent/EP1597770A1/de
Ceased legal-status Critical Current

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    • H10D10/40—Vertical BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
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    • H10D10/821—Vertical heterojunction BJTs
    • H10D10/891—Vertical heterojunction BJTs comprising lattice-mismatched active layers, e.g. SiGe strained-layer transistors
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
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    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/222—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Definitions

  • the invention relates to a bipolar transistor with a substrate in which a collector is formed, in which a base layer is provided above the collector, in which the base is formed monocrystalline and in which an emitter layer which is likewise monocrystalline is provided over the base.
  • Bipolar transistors of this type are used as high-speed transistors. This is made possible by the high-quality monocrystalline structure of the base and emitter, both of which are epitaxially deposited. In this way, the transitions between the collector and the base, and especially between the base and the emitter, can be designed so that the interface problems that usually occur there are minimal. Furthermore, an epitaxial
  • Base are formed thin, which reduces the base width and thus allows high switching speeds for the transistor.
  • non-monocrystalline emitters for example made of polysilicon
  • an implantation step or an in-situ doping during the deposition with subsequent annealing is usually required to drive the dopant into the single-crystal region.
  • Disadvantages then arise from the high temperature input into the transistor layer system, which leads to a broadening of the intrinsic (active) base, to increased point defect diffusion and other similar defects.
  • a broadened base profile is obtained, which limits the maximum achievable switching speed of the transistor, which is defined by the running time of the charge carriers, which they need to cross the base.
  • a highly doped emitter-base junction with a high emitter-base capacitance and only a low breakdown voltage of the junction is also obtained.
  • the polycrystalline structure of the emitter which can also be seen in a surface texture, affects the smoothness of the emitter-base transition solely due to the geometric design, with diffusion effects of the dopant used for the emitter being observed in particular at the grain boundaries.
  • bipolar transistor with an epitaxial base and an epitaxial emitter layer.
  • an insulation layer is created and structured in order to expose the intrinsic base. Only then is the emitter layer deposited epitaxially.
  • the disadvantage of this method is that the time-consuming epitaxial step to be carried out in an epitaxial reactor has to be interrupted after the base layer has been produced. After the isolation layer has been produced and structured, the wafer must be introduced into the reactor again and the epitaxial conditions set. This requires additional time.
  • the window in the insulation layer is opened, the intrinsic base is exposed unprotected to the etchant used, which can likewise damage the surface of the structure or the doping of the base.
  • a silicon germanium alloy is epitaxially grown as the base layer. If a layer consisting of silicon is grown epitaxially directly above it, the silicon germanium alloy of the base layer can serve as an etch stop layer in the later structuring of the emitter layer.
  • a disadvantage of this method is that the base layer has a high germanium content of approximately 20%, at least on the surface, in order to produce a high etching selectivity with respect to silicon. must. However, it has been shown that such a high germanium concentration at the base / emitter junction is disadvantageous for achieving a high switching speed. In addition, despite the high etching selectivity compared to silicon, the base layer can be damaged when the emitter layer is structured in the exposed surface areas of the base.
  • the object of the present invention is therefore to provide a bipolar transistor with a high-quality emitter / base junction which avoids the disadvantages mentioned above.
  • an epitaxially grown intermediate layer is arranged above the base and below the emitter layer and can be selectively etched against the emitter layer.
  • the bipolar transistor according to the invention has the further advantage that the epitaxially grown layers for base and emitter as well as the intermediate layer in between follow one another directly, so that the epitaxial steps for their production can be carried out directly in succession in the same reactor without the substrates must be removed from the epitaxial reactor in between.
  • the intermediate layer according to the invention also makes it possible to select the materials for the emitter layer and base independently of one another.
  • the invention makes no restrictions or boundary conditions necessary for the material selection of the base layer and distinguishes it from known transistors. The only dependency arises in the selection of the intermediate layer, which must be dependent on the material of the emitter layer so that the emitter layer can be selectively etched against the intermediate layer.
  • the invention also enables a precise definition of the emitter-base transition, since the exact arrangement and size of the emitter is determined by a direct structuring of the emitter layer.
  • the transition is therefore defined with the same high accuracy as the structuring step.
  • This is particularly advantageous over the indirect definition method of the emitter-base junction known from the prior art, in which the size of the active base, which corresponds to the area of the emitter-base junction, is defined via the window in an insulation layer becomes.
  • additional interface effects are effective due to the additional layer, which can additionally disrupt the transition between emitter and base.
  • the bipolar transistor according to the invention is delimited around the structured emitter layer by a spacer region which sits on the base layer and lies laterally on the emitter layer.
  • the large-area base layer, within which the active base is formed, is more heavily doped than the (active) base in the regions which are not delimited by the emitter layer or the spacer region delimiting the emitter layer. That way this higher doped area of the base layer can be used as a base connection or extrinsic base, which is highly conductive due to the high doping and therefore allows a low-resistance connection of the active base.
  • the spacer area also adjusts or ensures a distance between the extrinsic, highly doped base and the intrinsic (active), low-doped base.
  • the known production of a spacer region delimiting a structure laterally takes place via anisotropic etching back of an auxiliary layer applied to cover the edge.
  • the width of the spacer area which is determined parallel to the substrate plane, is determined by the thickness of the auxiliary layer covering this edge and applied to this area. With a suitable deposition process, the thickness of this auxiliary layer and thus the distance between the extrinsic and intrinsic base can be precisely adjusted.
  • the intermediate layer is preferably relatively thin compared to the layer thickness of the base. It comprises an electrically conductive or at least semiconductive material without adversely affecting the emitter / base junction.
  • a suitable material that fulfills all requirements for the intermediate layer according to the invention is silicon carbide. This is semiconducting, can be grown epitaxially and is sufficiently etch-selective compared to the materials normally used for the emitter layer, such as silicon or silicon germanium. Investigations have shown that a silicon carbide layer has no negative influence on the properties of the emitter-base junction.
  • the emitter layer is produced in two stages or is formed as a double layer.
  • a thin epitaxial layer is first grown and then reinforced by the deposition of a polycrystalline material.
  • the doping of both partial layers for the emitter layer takes place in situ during the application process and is chosen to be approximately the same for both partial layers.
  • the material for both partial layers is preferably also the same and preferably silicon.
  • Such an emitter layer divided into two sub-layers has the advantage that it can be produced much faster and therefore more cost-effectively, since the epitaxy step is the more time-consuming and therefore cost-determining step
  • Step is. Since the total layer thickness of the emitter layer is relatively high relative to the base, the portion of the epitaxially grown partial layer in the total layer thickness of the emitter layer is chosen to be as small as possible in order to shorten the epitaxy process. A polycrystalline sublayer is much easier and faster to apply. As in the first embodiment, this two-part emitter layer has the advantage that the emitter-base transition is of high quality and is not disturbed, for example, by any grain boundary effects. Since the polycrystalline layer can also be doped in situ during the application, no annealing steps are required here either, which could lead to undesired changes in doping profiles or to the formation or intensification of interface effects or defects.
  • the transistor according to the invention is preferably designed as an npn bipolar transistor. This means that the base layer is p-doped. However, it is also possible to design the transistor as a pnp bipolar transistor.
  • the individual layers of the transistor can consist almost independently of one another of different semiconductor materials, but preferably of a semiconductor material comprising silicon.
  • This can be pure silicon or a semiconductor material that contains other semiconductors in different proportions.
  • at least one of the emitter, collector and base layer consists of silicon, which contains up to approx. 30 (atomic)% germanium. Since germanium has a different band gap than silicon, the semiconducting properties can be set to a desired value via the content of the other semiconductor and in particular through the content of germanium.
  • the silicon can also contain carbon in a proportion of up to 1%. It is also possible for one of the functional transistor layer regions, in particular the base, to consist of different layers which have different levels of germanium or carbon.
  • Figure 1 shows two options, a collector in one
  • FIG. 2 shows two different options for defining the base area with the aid of isolation areas.
  • Figure 3 shows the arrangement after the production of the base layer.
  • Figure 4 shows the arrangement after the production of the emitter layer.
  • FIG. 5 shows the arrangement after structuring the emitter layer.
  • FIG. 6 shows the arrangement during an oblique implantation process.
  • Figure 7 shows the arrangement after the manufacture of the
  • FIG. 8 shows a section of a finished bipolar transistor.
  • FIG. 1 The bipolar transistor according to the invention is preferably constructed on a p-type silicon wafer used as substrate S.
  • the collector K can, for example, be produced in the surface of the wafer by diffusing in a corresponding dopant of a first conductivity type (here an n-doping).
  • FIG. 1b shows such a collector K produced by doping a substrate S.
  • the collector K it is also possible for the collector K to have an additional epitaxial layer grown on a substrate S. For this purpose, this is at least monocrystalline, preferably semiconducting, and in particular a silicon wafer.
  • the epitaxial layer has for the collector
  • a lower dopant concentration of the first conductivity type (here n-doping), but can also be constructed in the opposite way to the doping of the underlying substrate S.
  • a buried n + doping region (buried layer, not shown in the figure) can also be produced under the epitaxial layer for the collector K in FIG. 1a, for example by implantation in the substrate S prior to the epitaxial growth of the collector K. This buried Layer can be enlarged after the collector layer K has grown.
  • the base region BG is defined with a minimum diameter which is approximately the same or only slightly larger than the minimum structure size that can be produced using the process used, in particular the lithography.
  • the base region has a vertical base thickness of, for example, 150 to 400 ⁇ .
  • a base layer BS is applied over the entire area under epitaxial conditions.
  • the base layer BS grows monocrystalline over the base area BG, but over the insulation areas IG in polycrystalline modification.
  • FIG. 3 shows the arrangement after the growth of the base layer in a schematic cross section.
  • the base layer is made as thin as possible and has a thickness of approx. 100 ⁇ . In principle, however, higher base layer thicknesses of 300 to 500 ⁇ or more are also possible.
  • the doping of the second conductivity type in the present case a p-doping, is incorporated in situ during the growth.
  • the base layer is preferably grown using a low-temperature PE-CVD (Plasma Enhanced CVD) or using an LP-CVD (Low Pressure CVD) process.
  • the base layer preferably consists of pure silicon. However, a silicon germanium alloy is also possible, and the germanium content can be up to 30%.
  • the semiconducting properties can be set via the content and, for example, via a concentration profile via the base layer. It is advantageous, for example, to set a concentration gradient for germanium in silicon which is directly above the collector K has the highest concentration of, for example, 20 atomic% and drops to 0 down to the surface of the base layer.
  • an intermediate layer is grown, whereby the same epitaxial conditions as when growing the base layer BS can be maintained.
  • a preferred intermediate layer consists of silicon carbide.
  • the intermediate layer is grown to a thickness which is substantially below that of the base layer, for example approximately 30 to 150 ⁇ .
  • the intermediate layer is grown in the same reactor as the base layer without the wafer or the substrate having to be removed from the reactor.
  • the emitter layer ES is grown in the same reactor.
  • a relatively thick silicon layer is preferably grown, which is doped in situ with a dopant of the second conductivity type and is provided with an n + doping in the present exemplary embodiment.
  • the thickness of the emitter layer ES is selected to be significantly higher than that of the base layer, in particular in order to provide a thickness reserve when a window is later opened for producing the emitter contacts.
  • the growth is carried out at the lowest possible temperatures, for example at approximately 800 ° C. While the quality of the layers increases as the growth temperature decreases, the growth rate decreases in parallel.
  • FIG. 4 shows the arrangement after the production of the emitter layer ES.
  • a dashed line in the lower region of the emitter layer ES indicates that it can also consist of two sub-layers. While a first thinner sub-layer ES C is applied epitaxially, a comparatively thicker second sub-layer ES p is applied in a polycrystalline modification. The polycrystalline sub-layer ES p can also be grown in the same reactor, for which only the conditions on axle have to be changed.
  • Figure 5 shows the arrangement after this step.
  • the structuring determines the area of the emitter / base junction, which, as already mentioned, can correspond approximately to the size of the base region or a little less. Accordingly, the emitter layer is preferably arranged in the center of the base region.
  • the low implantation energy creates a boron doping that is only close to the surface and moves the emitter-base transition inwards away from the etched outer edges of the emitter-base interface or the emitter-interlayer interface, where none are caused by the etching during structuring defects due to the emitter layer may exist.
  • the surface areas of the base layer not covered by the emitter can be used to establish the base connection.
  • a certain distance between the emitter-base transition and the more highly doped extrinsic base, that is to say the more highly doped surface area of the base layer BS, must be ensured.
  • spacer regions SG surrounding the structured emitter are generated. By default, these are produced from an auxiliary layer of an electrically insulating material that is applied over the entire area, for example from a silicon oxide layer, by anisotropic etching.
  • the spacer regions SG remain on the edges of all topographic steps, that is to say also on the edges of the emitter layer, provided that the steps are higher than the layer thickness of the auxiliary layer applied, in particular the oxide layer.
  • the hard mask HM above the structured emitter layer serves to protect the emitter layer from attack by the etching plasma and is accordingly formed from a material that can be selectively etched against the auxiliary layer, for example silicon nitride.
  • the thickness of the spacer regions SG measured parallel to the surface of the substrate essentially corresponds to the thickness of the original auxiliary layer and is selected such that it corresponds to the desired distance between extrinsic and active base.
  • the basic implantation BI which is symbolized in FIG. 7 by corresponding arrows, takes place after the spacer regions have been produced.

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  • Bipolar Transistors (AREA)

Abstract

Es wird ein verbesserter Bipolartransistor mit einem Sub-strat, einen im Substrat ausgebildeten Kollektor (K) und einer über dem Kollektor angeordneten in einer Basisschicht (BS) monokristallin ausgebildeten Basis und einer über der Basis angeordneten monokristallinen Emitterschicht (ES) vorgeschlagen, bei der die Strukturierung der Emitterschicht mit Hilfe einer zwischen Emitterschicht und Basis angeordneten Zwischenschicht (ZS) als Ätzstoppschicht verbessert wird. Vorzugsweise wird eine epitaxial aufgewachsene Siliziumcarbidschicht verwendet, die selektiv gegen Silizium ätzbar ist.

Description

Beschreibung
Bipolartransistor mit verbessertem Basis-Emitter-Übergang und Verfahren zur Herstellung
Die Erfindung betrifft einen Bipolartransistor mit einem Substrat, in dem ein Kollektor ausgebildet ist, bei dem über dem Kollektor eine Basisschicht vorgesehen ist, in der die Basis monokristallin ausgebildet ist und bei dem über der Basis ei- ne ebenfalls monokristallin ausgebildete Emitterschicht vorgesehen ist .
Derartige ausgebildete Bipolartransistoren werden als Hochgeschwindigkeitstransistoren eingesetzt. Dies wird möglich durch die hochwertige monokristalline Struktur von Basis und Emitter, die beide jeweils epitaktisch abgeschieden werden. Auf diese Weise lassen sich die Übergänge zwischen Kollektor und Basis und vor allem zwischen Basis und Emitter so gestalten, so daß die dort üblicherweise auftretenden Grenzflächen- probleme minimal sind. Des weiteren kann eine epitaktische
Basis dünn ausgebildet werden, was die Basisweite reduziert und damit hohe Schaltgeschwindigkeiten für den Transistor erlaubt .
Nicht monokristalline und z.B. aus Polysilizium ausgebildete Emitter haben den Nachteil, daß zu ihrer Dotierung meistens ein Implantationsschritt oder eine in-situ Dotierung während der Abscheidung mit anschließender Temperung erforderlich ist, um den Dotierstoff in den einkristallinen Bereich einzu- treiben. Nachteile entstehen dann aus dem hohen Temperatureintrag in das Transistorschichtsystem, was zu einer Verbreiterung der intrinsischen (aktiven) Basis, zu erhöhten Punkt- defektdiffusion und weiteren ähnlichen Defekten führt. Als Ergebnis wird ein verbreitertes Basisprofil erhalten, welches die maximal erzielbare Schaltgeschwindigkeit des Transistors begrenzt, die durch die Laufzeit der Ladungsträger definiert ist, die diese zum Durchqueren der Basis benötigen. Auf diese Weise wird außerdem ein hochdotierter Emitter-Basis-Übergang mit einer hohen Emitter-Basis-Kapazität und einer nur niedrigen DurchbruchsSpannung des Übergangs erhalten. Die polykristalline Struktur des Emitters, die sich auch in einer Ober- flächentextur zeigt, beeinträchtigt allein durch die geometrische Ausbildung die Glattheit des Emitter-Basis-Übergangs, wobei insbesondere an den Korngrenzen Diffusionseffekte des für den Emitter verwendeten Dotierstoffes beobachtet werden.
Zur Herstellung eines Bipolartransistors mit epitaxialer Basis und epitaxialer Emitterschicht sind prinzipiell zwei Verfahren bekannt. Im ersten Verfahren wird nach dem epitaktischen Aufwachsen einer Basisschicht darüber eine Isolationsschicht erzeugt und strukturiert, um die intrinsische Basis freizulegen. Erst anschließend wird darüber die Emitterschicht epitaktisch abgeschieden. Nachteil dieses Verfahrens ist, daß der zeitaufwendige, in einem Epitaxiereaktor durchzuführende Epitaxieschritt nach dem Herstellen der Basisschicht unterbrochen werden muß. Nach dem Herstellen und Strukturieren der Isolationsschicht muß der Wafer erneut in den Reaktor eingebracht und die Epitaxiebedingungen eingestellt werden. Dies erfordert einen zusätzlichen Zeitaufwand. Darüber hinaus ist die intrinsische Basis beim Öffnen des Fensters in der Isolationsschicht dem eingesetzten Ätzmittel ungeschützt ausgesetzt, was ebenfalls zu einer Beschädigung der Oberfläche der Struktur oder der Dotierung der Basis führen kann.
In einem alternativen Verfahren wird als Basisschicht eine Siliziumgermaniumlegierung epitaktisch aufgewachsen. Läßt man direkt darüber epitaktisch eine aus Silizium bestehende Schicht aufwachsen, so kann die Siliziumgermaniumlegierung der Basisschicht als Ätzstoppschicht bei der späteren Strukturierung der Emitterschicht dienen. Nachteilig an diesem Verfahren ist jedoch, daß die Basisschicht zum Herstellen einer hohen Ätzselektivität gegenüber Silizium zumindest an der Oberfläche einen hohen Germaniumanteil von zirka 20 % aufwei- sen muß. Es hat sich jedoch gezeigt, daß eine solch hohe Germaniumkonzentration am Basis/Emitter-Übergang zum Erzielen einer hohen Schaltgeschwindigkeit unvorteilhaft ist. Darüber hinaus kann die Basisschicht trotz hoher Ätzselektivität ge- genüber Silizium beim Strukturieren der Emitterschicht in den freiliegenden Oberflächenbereichen der Basis beschädigt werden.
Aufgabe der vorliegenden Erfindung ist es daher, einen Bipo- lartransistor mit hochwertigem Emitter/Basis-Übergang anzugeben, der die oben genannten Nachteile vermeidet.
Diese Aufgabe wird erfindungsgemäß durch einen Bipolartransistor mit den Merkmalen von Anspruch 1 gelöst . Vorteilhafte Ausgestaltungen sowie ein Verfahren zur Herstellung des erfindungsgemäßen Bipolartransistors gehen aus weiteren Ansprüchen hervor .
Erfindungsgemäß ist über der Basis und unter der Emitter- schicht eine epitaxial aufgewachsene Zwischenschicht angeordnet, die selektiv gegen die Emitterschicht ätzbar ist. Diese ermöglicht es in einfacher Weise, einen Bipolartransistor mit voll funktionsfähigem Emitter/Basis-Übergang zu realisieren, ohne daß dazu ein direkter Kontakt zwischen Emitter und Basis vorliegt. Die Zwischenschicht hat vielmehr den Vorteil, daß die Emitterschicht strukturiert werden kann, ohne daß es dabei zu einer Beeinträchtigung oder Beschädigung der Basis kommt. Die Ätzselektivität der Zwischenschicht gegenüber der Emitterschicht erlaubt daher deren Verwendung als Ätzstopp- schicht bei der Strukturierung der Emitterschicht.
Der erfindungsgemäße Bipolartransistor hat den weiteren Vorteil, daß die epitaktisch aufgewachsenen Schichten für Basis und Emitter sowie die dazwischen liegende Zwischenschicht un- mittelbar übereinander folgen, so daß die die Epitaxieschritte zu deren Herstellung unmittelbar hintereinander im selben Reaktor durchgeführt werden können, ohne daß die Substrate zwischendurch aus dem Epitaxiereaktor herausgenommen werden müssen. Dies bedeutet für das Herstellungsverfahren einen enormen Zeitvorteil, der das Produkt, also den Bipolartransistor, kostengünstiger macht als bekannte Bipolartransistoren. Durch die erfindungsgemäße Zwischenschicht ist es außerdem möglich, die Materialien für Emitterschicht und Basis unabhängig voneinander auszuwählen. Die Erfindung macht keinerlei Einschränkungen oder Randbedingungen für die Materialauswahl der Basisschicht nötig und zeichnet diese dadurch gegen be- kannte Transistoren aus. Die einzige Abhängigkeit ergibt sich bei der Auswahl der Zwischenschicht, die in Abhängigkeit vom Material der Emitterschicht erfolgen so muß, daß die Emitterschicht selektiv gegen die Zwischenschicht ätzbar ist.
Mit der Erfindung gelingt außerdem eine maßgenaue Definition des Emitter-Basis-Übergangs, da durch eine direkte Strukturierung der Emitterschicht die genaue Anordnung und Größe des Emitters bestimmt wird. Die Definition des Übergangs gelingt daher mit der gleichen hohen Genauigkeit wie der Strukturie- rungsschritt . Dies ist insbesondere gegenüber dem aus dem Stand der Technik bekannten indirekten Definitionsverfahren des Emitter-Basis-Übergangs von Vorteil, bei dem die Größe der aktiven Basis, die der Fläche des Emitter-Basis-Übergang entspricht, über das Fenster in einer Isolationsschicht defi- niert wird. Bei dieser bekannten Ausführung werden aufgrund der zusätzlichen Schicht zusätzliche Grenzflächeneffekte wirksam, die den Übergang zwischen Emitter und Basis zusätzlich stören können.
In weiterer Ausgestaltung wird der erfindungsgemäße Bipolartransistor rund um die strukturierte Emitterschicht von einem Spacergebiet begrenzt, welches auf der Basisschicht aufsitzt und seitlich an der Emitterschicht anliegt. Die großflächige Basisschicht, innerhalb der die aktive Basis ausgebildet ist, ist in den Bereichen, die nicht von Emitterschicht oder dem die Emitterschicht begrenzenden Spacergebiet begrenzt ist, höher dotiert als die (aktive) Basis. Auf diese Weise kann dieser höher dotierte Flächenbereich der Basisschicht als Basisanschluß oder extrinsische Basis verwendet werden, die durch die hohe Dotierung gut leitfähig ist und daher einen niederohmigen Anschluß der aktiven Basis erlaubt.
Durch das Spacergebiet wird außerdem selbstjustierend ein Abstand zwischen extrinsischer hochdotierter Basis und intrin- sischer (aktiver) niedrigdotierter Basis eingestellt bzw. gewährleistet. Die an sich bekannte Herstellung eines eine Struktur seitlich begrenzenden Spacergebiets erfolgt über eine anisotrope Rückätzung einer kantenbedeckend aufgebrachten Hilfsschicht. Die parallel zur Substratebene bestimmte Breite des Spacergebiets wird durch die Dicke der kantenbedeckend auf dieser Fläche aufgebrachten Hilfsschicht bestimmt. Mit einem geeigneten Abscheideverfahren läßt sich die Dicke dieser Hilfsschicht und damit der Abstand zwischen extrinsischer und intrinsischer Basis genau einstellen.
Vorzugsweise ist die Zwischenschicht im Vergleich zur Schichtdicke der Basis relativ dünn ausgebildet. Sie umfaßt ein elektrisch leitendes oder zumindest halbleitendes Material, ohne dabei den Emitter/Basis-Übergang zu beeinträchtigen.
Ein geeignetes Material, welches sämtliche Anforderungen an die erfindungsgemäße Zwischenschicht erfüllt, ist Silizium- carbid. Dieses ist halbleitend, läßt sich epitaktisch aufwachsen und ist ausreichend ätzselektiv gegenüber die üblicherweise für die Emitterschicht eingesetzten Materialien wie Silizium oder Siliziumgermanium. Untersuchungen haben erge- ben, daß eine Siliziumcarbidschicht die Eigenschaften des Emitter-Basis-Übergangs in keiner Weise negativ beeinflußt.
In einer weiteren Ausgestaltung der Erfindung wird die Emitterschicht zweistufig erzeugt bzw. als Doppelschicht ausge- bildet. Wie zuvor wird dabei zunächst eine allerdings nur dünne epitaktische Schicht aufgewachsen und anschließend durch Abscheidung eines polykristallinen Materials verstärkt. Die Dotierung beider Teilschichten für die Emitterschicht erfolgt dabei in situ während des Aufbringverfahrens und wird für beide Teilschichten etwa gleich hoch gewählt. Vorzugsweise ist auch das Material für beide Teilschichten gleich und vorzugsweise Silizium.
Eine dermaßen in zwei Teilschichten aufgeteilte Emitterschicht hat den Vorteil, daß sie wesentlich schneller und damit kostengünstiger hergestellt werden kann, da der Epitaxie- schritt der zeitaufwendigere und daher kostenbestimmende
Schritt ist. Da die Gesamtschichtdicke der Emitterschicht relativ zur Basis relativ hoch ist, wird der Anteil der epitaktisch aufgewachsenen Teilschicht an der Gesamtschichtdicke der Emitterschicht möglichst klein gewählt, um den Epitaxie- prozeß zu verkürzen. Eine polykristalline Teilschicht läßt sich wesentlich einfacher und schneller aufbringen. Wie bei der ersten Ausführung hat auch diese zweigeteilte Emitterschicht den Vorteil, daß der Emitter-Basis-Übergang hochwertig ist und beispielsweise durch keinerlei Korngrenzeffekte gestört ist. Da auch die polykristalline Schicht während des Aufbringens in situ dotiert werden kann, sind auch hier keine Temperschritte erforderlich, die zu unerwünschten Veränderungen von Dotierprofilen oder zum Entstehen oder verstärken von Grenzflächen-Effekten oder -Defekten führen könnten.
Der erfindungsgemäße Transistor ist vorzugsweise als npn Bipolar Transistor ausgebildet. Dies bedeutet, daß die Basisschicht p-dotiert ist. Möglich ist es jedoch auch, den Transistor als pnp Bipolar-Transistor auszubilden.
Die Einzelschichten des Transistor können nahezu unabhängig voneinander aus unterschiedlichen Halbleitermaterialien bestehen, vorzugsweise aber aus einem Silizium umfassenden Halbleitermaterial. Dies kann reines Silizium oder ein Halb- leitermaterial sein, welches weitere Halbleiter in unterschiedlichen Anteilen enthält. Möglich ist es beispielsweise, daß zumindest einer aus Emitter, Kollektor und Basisschicht aus Silizium besteht, welches bis ca. 30 (Atom-) % Germanium enthält. Da Germanium eine andere Bandlücke als Silizium aufweist, können die halbleitenden Eigenschaften über den Gehalt des anderen Halbleiters und insbesondere durch den Gehalt an Germanium auf einen gewünschten Wert eingestellt werden. Auch kann das Silizium Kohlenstoff in einem Anteil von bis zu 1% enthalten. Möglich ist es auch, daß einer der funktionale Transistorschichtbereiche, insbesondere die Basis aus unterschiedlichen Schichten besteht, die voneinander verschiedene Gehalte an Germanium oder Kohlenstoff aufweisen.
Im folgenden wird das ebenfalls erfindungsgemäße Verfahren zur Herstellung des Bipolartransistors anhand von Ausführungsbeispielen und der dazugehörigen Figuren näher erläu- tert. Zum besseren Verständnis sind die Figuren nicht maßstabsgetreu ausgeführt. Sie zeigen anhand schematischer Querschnitte verschiedene Verfahrensstufen bei der Herstellung des erfindungsgemäßen Bipolartransistors .
Figur 1 zeigt zwei Möglichkeiten, einen Kollektor in einem
Substrat auszubilden.
Figur 2 zeigt zwei verschiedene Möglichkeiten, das Basisgebiet mit Hilfe von Isolationsgebieten zu definie- ren.
Figur 3 zeigt das Anordnung nach der Herstellung der Basisschicht .
Figur 4 zeigt die Anordnung nach der Herstellung der Emitterschicht .
Figur 5 zeigt die Anordnung nach der Strukturierung der Emitterschicht .
Figur 6 zeigt die Anordnung während eines Schrägimplantati- onsprozesses . Figur 7 zeigt die Anordnung nach der Herstellung der
Spacergebiete während der Implantation der Basisschicht .
Figur 8 zeigt ausschnittsweise einen fertigen Bipolartransistor.
Figur 1: Der erfindungsgemäße Bipolartransistor wird vorzugs- weise auf einem als Substrat S verwendeten p-leitenden Sili- ziumwafer aufgebaut. Der Kollektor K kann beispielsweise in der Oberfläche des Wafers durch Eindiffusion eines entsprechenden Dotierstoffs eines ersten Leitfähigkeitstyps (hier einer n-Dotierung) erzeugt werden. Figur lb zeigt einen sol- chen durch Dotierung eines Substrats S erzeugten Kollektor K. Möglich ist es auch, für den Kollektor K eine zusätzliche epitaktische Schicht auf einem Substrat S aufwachsen zu lassen. Dieses ist dazu zumindest monokristallin, vorzugsweise halbleitend ausgebildet und insbesondere ein Siliziumwafer . Vorzugsweise hat die epitaktische Schicht für den Kollektor
(siehe Figur la) eine geringere Dotierstoffkonzentration des ersten Leitfähigkeitstyps (hier n-Dotierung) , kann aber auch entgegengesetzt zur Dotierung des zugrundeliegenden Substrats S aufgebaut werden. Unter der epitaktischen Schicht für den Kollektor K in Figur la kann noch ein vergrabenes n+-Dotier- gebiet (Buried Layer, in der Figur nicht dargestellt) erzeugt werden, beispielsweise durch Implantation in das Substrat S vor dem epitaktischen Aufwachsen des Kollektors K. Dieser Buried Layer kann nach dem Aufwachsen der Kollektorschicht K vergrößert werden.
Figur 2: Zur Isolation des Basisgebiets, welches größer gewählt ist als die eigentliche aktive Transistorfläche (Emitter/Basis-Übergang) werden im Wafer werden rund um das Basis- gebiet BG Isolationsgebiete IG erzeugt. Diese können beispielsweise als Feldoxidschichten (Locos) erzeugt werden, wie beispielsweise in Figur 2a dargestellt. Möglich ist es auch, die Isolationsgebiete IG als mit Isoliermaterial gefüllte Gräben (z.B. STI = Shallow Trench Isolation) oder als Deep Trenches auszuführen. Zur Minimierung der für das Bauelement benötigten Substratoberfläche wird das Basisgebiet BG mit ei- nem minimalen Durchmesser definiert, die in etwa gleich oder nur wenig größer ist als die minimale mit dem verwendeten Prozess, insbesondere der Lithographie herstellbare Strukturgröße. Für die wie angestrebt im Hochgeschwindigkeitsbereich einzusetzenden bipolaren Transistoren weist das Basisgebiet eine vertikale Basisdicke von beispielsweise 150 bis 400 Ä auf .
Nach der Definition des Basisgebiets wird eine Basisschicht BS ganzflächig unter epitaktischen Bedingungen aufgebracht. In Abhängigkeit von der Unterlage wächst die Basisschicht BS über dem Basisgebiet BG monokristallin auf, über den Isolationsgebieten IG dagegen in polykristalliner Modifikation.
Figur 3 zeigt die Anordnung nach dem Aufwachsen der Basis- schicht im schematischen Querschnitt. Für den gewünschten Anwendungszweck wird die Basisschicht möglichst dünn ausgeführt und hat eine Dicke ab ca. 100 Ä. Prinzipiell möglich sind jedoch auch höhere Basisschichtdicken von 300 bis 500 Ä oder mehr. Die Dotierung vom zweiten Leitfähigkeitstyp, im vorlie- genden Fall eine p-Dotierung wird während des Aufwachsens in situ mit eingebaut. Das Aufwachsen der Basisschicht erfolgt vorzugsweise mit einer Niedertemperatur PE-CVD (Plasma Enhan- ced CVD) oder mit einem LP-CVD (Low Pressure CVD) Verfahren. Vorzugsweise besteht die Basisschicht aus reinem Silizium. Möglich ist jedoch auch eine Siliziumgermaniumlegierung, wobei der Germaniumanteil bis zu 30 % betragen kann. Über das zweite Halbleitermaterial mit von Silizium unterschiedlicher Bandlücke können die halbleitenden Eigenschaften über den Gehalt und beispielsweise über ein Konzentrationsprofil über die Basisschicht eingestellt werden. Vorteilhaft ist es beispielsweise, einen Konzentrationsgradienten für Germanium in Silizium einzustellen, der direkt über dem Kollektor K die höchste Konzentration von beispielsweise 20 Atom-% aufweist und bis zur Oberfläche der Basisschicht bis auf 0 abfällt.
Im nächsten Schritt wird eine Zwischenschicht aufgewachsen, wobei die gleichen epitaktischen Bedingungen wie beim Aufwachsen der Basisschicht BS eingehalten werden können. Eine bevorzugte Zwischenschicht besteht aus Siliziumcarbid. Die Zwischenschicht wird in einer Dicke aufgewachsen, die wesentlich unter der der Basisschicht liegt, beispielsweise bei et- wa 30 bis 150 Ä. Die Zwischenschicht wird im selben Reaktor wie die Basisschicht aufgewachsen, ohne daß der Wafer bzw. das Substrat dazu aus dem Reaktor' entfernt werden muß.
Direkt im Anschluß an das Aufwachsen der Zwischenschicht ZS erfolgt im gleichen Reaktor das Aufwachsen der Emitterschicht ES. Dazu wird vorzugsweise eine relativ dicke Siliziumschicht aufgewachsen, die in situ mit einem Dotierstoff des zweiten Leitfähigkeitstyps dotiert und im vorliegenden Ausführungs- beispiel mit einer n+-Dotierung versehen wird. Die Dicke der Emitterschicht ES wird deutlich höher als die der Basisschicht gewählt, insbesondere um eine Dickenreserve bei der späteren Öffnung eines Fensters zur Herstellung der Emitterkontakte bereit zu stellen. Sowohl bei dieser wie auch bei den vorhergehenden epitaktischen Schichten wird das Aufwach- sen bei möglichst niedrigen Temperaturen durchgeführt, beispielsweise bei ca. 800° C. Während bei geringer werdender Aufwachstemperatur die Qualität der Schichten steigt, sinkt parallel dazu die Aufwachsgeschwindigkeit .
Figur 4 zeigt die Anordnung nach der Herstellung der Emitterschicht ES. Durch eine gestrichelte Linie im unteren Bereich der Emitterschicht ES ist angedeutet, daß diese auch aus zwei Teilschichten bestehen kann. Während eine erste dünnere Teilschicht ESC epitaktisch aufgebracht wird, wird eine ver- gleichsweise dazu dickere zweite Teilschicht ESp in polykristalliner Modifikation aufgebracht. Auch die polykristalline Teilschicht ESp kann im selben Reaktor aufgewachsen werden, wozu lediglich die Auf achsbedingungen verändert werden müssen.
Als nächstes wird ganzflächig über der Emitterschicht ES eine Hartmaske HM aufgebracht, vorzugsweise aus einem isolierenden Material. Anschließend wird die Emitterschicht ES samt der darüberliegenden Hartmaske HM strukturiert. Dazu kann ein Fotolithographieverfahren verwendet werden, wobei eine Re- sistmaske über der Hartmaske HM aufgebracht und photolitho- graphisch strukturiert wird. Die Strukturierung von Hartmaske HM und Emitterschicht ES kann in einem Schritt erfolgen und wird mit einem anisotropen Plasmaätzverfahren durchgeführt. Die Ätzgase werden so ausgewählt, daß sie selektiv das für die Emitterschicht ES verwendete Halbleitermaterial ätzen, nicht aber die aus beispielsweise Siliziumcarbid bestehende Zwischenschicht ZS . Die Zwischenschicht ZS dient daher als Ätzstoppschicht für die Strukturierung und verhindert, daß die darunterliegende (aktive) Basis angeätzt und beschädigt wird.
Figur 5 zeigt die Anordnung nach diesem Verfahrensschritt . Durch die Strukturierung wird die Fläche des Emitter/Basis- Übergangs festgelegt, die wie bereits erwähnt ungefähr der Größe des Basisgebiets oder wenig darunter entsprechen kann. Dementsprechend ist die Emitterschicht vorzugsweise im Zentrum des Basisgebiets angeordnet.
Das Ätzverfahren zur Strukturierung der Emitterschicht ES stellt eine potentielle Fehlerquelle dar, da Schäden in den dem Ätzmittel ausgesetzten Randbereichen des Emitter-Basis- Übergangs entstehen können. Diese können zum Auftreten eines unerwünschten RekombinationsStroms führen. Zur Beseitigung dieser Probleme kann optional eine Schrägimplantation eines hier borhaltigen Dotierstoffes mit niedriger Implantationse- nergie durchgeführt werden. Dazu wird ein Implantationswinkel W von mehr als 7° gegen die senkrecht zur Oberfläche des Substrats S stehende Oberflächennormale gewählt werden, bei- spielsweise ein Winkel W = 45°. Während der Schrägimplantation SI, die in der Figur 6 durch entsprechende Pfeile dargestellt ist, wird das Substrat gedreht, so daß die Emitterschicht ES von allen Seiten eine gleichmäßige Bordotierung erfährt. Durch die geringe Implantationsenergie wird eine nur oberflächennahe Bordotierung erzeugt, die den Emitter-Basis- Übergang von den geätzten Außenkanten der Emitter-Basis- Grenzfläche bzw. der Emitter-Zwischenschicht-Grenzfläche weg nach innen bewegt, wo keine durch das Ätzen beim Strukturie- ren der Emitterschicht bedingte Defekte existieren können.
Die Korndefekte durch den Ätzvorgang bleiben dadurch unwirksam bezüglich der Funktion des Transistors.
Die nicht vom Emitter bedeckten Flächenbereiche der Basis- schicht können zum Herstellen des Basisanschlusses verwendet werden. Dazu ist es von Vorteil, die Basisschicht in diesen Bereichen durch Erhöhung der Dotierung leitfähiger und damit niederoh iger zu machen. Dabei muß ein gewisser Abstand zwischen dem Emitter-Basis-Übergang und der höher dotierten ex- trinsischen Basis, also dem höher dotierten Flächenbereich der Basisschicht BS gewährleistet werden. Dazu werden den strukturierten Emitter umgebende Spacergebiete SG erzeugt . Diese werden standardmäßig aus einer flächendeckend aufgebrachten Hilfsschicht eines elektrisch isolierenden Materi- als, beispielsweise aus einer Siliziumoxidschicht durch anisotropes Ätzen erzeugt . Dabei verbleiben an den Kanten aller topographischen Stufen, also auch an den Kanten der Emitterschicht die Spacergebiete SG bestehen, sofern die Stufen höher als die Schichtdicke der aufgebrachten Hilfsschicht, ins- besondere der Oxidschicht sind. Die Hartmaske HM über der strukturierten Emitterschicht dient dabei zum Schutz der Emitterschicht vor dem Angriff des Ätzplasmas und ist entsprechend aus einem selektiv gegen die Hilfsschicht ätzbaren Material ausgebildet, beispielsweise aus Siliziumnitrid. Die Dicke der Spacergebiete SG parallel zur Oberfläche des Substrats gemessen, entspricht dabei im wesentlichen der Dicke der ursprünglichen Hilfsschicht und wird so ausgewählt, daß sie der dem gewünschten Abstand zwischen extrinsischer und aktiver Basis entspricht. Die Basisimplantation BI, die in der Figur 7 durch entsprechende Pfeile symbolisiert ist, erfolgt nach der Herstellung der Spacergebiete.
Auf dieser Stufe sind die für die Funktion des Bipolartransistors erforderlichen Strukturen fertiggestellt. Zur Fertigstellung des Bauelements werden über der in der Figur 7 dargestellten Anordnung weitere isolierende Schichten, bei- spielsweise Oxidschichten, erzeugt. Anschließend werden in der Oxidschicht Fenster geöffnet, um die elektrischen Anschlüsse für Emitter, Basis und Kollektor herzustellen. Die Kontakte werden beispielsweise aus Wolfram ausgebildet. Der Kollektorkontakt KK wird in einem bis zum Kollektor oder in den Kollektor K hineinreichenden Fenster innerhalb der isolierenden Schichten IS erzeugt. Unterhalb des Kollektorkontakts KK kann die Dotierung des Kollektors erhöht werden. Der Basiskontakt BK wird in einem Fenster innerhalb der isolierenden Schichten IS erzeugt, das bis zur Oberfläche der Zwi- schenschicht als Ätzstoppschicht geführt wird. Für den Emitterkontakt EK wird ein bis zur Oberfläche der Emitterschicht ES reichendes Fenster in der isolierenden Schicht IS geöffnet. Die Dickenreserve der Emitterschicht garantiert dabei, daß beim Öffnen des Fensters für den Emitterkontakt EK der die Verarmungszone des Emitter-Basis-Kontakts umfassende Schichtbereich unversehrt bleibt.
Da bei der Herstellung des erfindungsgemäßen Bipolartransistors keinerlei Hochtemperaturschritte erforderlich sind, ist das Verfahren bestens zur Integration in einen BiCMOS-Prozeß geeignet. Das Verfahren ist selbstjustierend und führt zu hochwertigen Emitter-Basis-Kontakten zu einem hochwertigen Kollektorbasisübergang. Die hohe Qualität der Übergänge erlaubt eine genaue Einstellung der gewünschten Eigenschaften und ermöglicht das Herstellen schnellerer Bipolartransistoren im Vergleich zu herkömmlichen Herstellungsverfahren und herkömmlichen Transistoren. Der Übersichtlichkeit halber wurde die Erfindung nur anhand weniger Ausführungsbeispiels dargestellt, ist aber nicht auf diese begrenzt. Variationsmöglichkeiten ergeben sich vor al- lern in Bezug auf geometrische Ausbildung, alle Maßangaben und die Materialauswahl, insbesondere bezüglich der Materialien, die nicht direkt an den Transistorübergängen beteiligt sind. Dementsprechend sind die meisten in den Ausführungsbeispielen gemachten Angaben nur beispielhaft zu sehen und können für eine gewünschte andere Anwendung in entsprechender Weise variiert werden.

Claims

Patentansprüche
1 . Bipolartransistor mit einem Substrat (S) , einem in dem Substrat ausgebildeten Kollektor (K) , einer über dem Kollektor angeordneten in einer Basisschicht monokristallin ausgebildeten Basis (B) und einer über der Basis angeordneten monokristallinen Emitterschicht (ES) , dadurch gekennzeichnet, daß über der Basis und unter der Emitterschicht eine epitaxial aufgewachsene Zwischenschicht (ZS) angeordnet ist, die selektiv gegen die Emitterschicht ätzbar ist.
2. Bipolartransistor nach Anspruch 1, bei dem die Emitterschicht (ES) strukturiert ist, bei dem die Kontaktfläche zwischen der strukturierten Emitterschicht und der Basis (B) den aktiven Emitter/Basis Übergang definiert, bei dem die strukturierte Emitterschicht seitlich von einem auf der Basisschicht aufsitzenden Spacergebiet (SG) begrenzt ist und bei dem der nicht von Emitterschicht oder Spacergebiet bedeckte Flächenbereich der Basisschicht (BS) höher dotiert ist als die Basis (B) .
3. Bipolartransistor nach Anspruch 1 oder 2, bei dem die Zwischenschicht (ZS) verglichen mit der Schichtdicke der Basis (B) dünn ausgebildet ist und ein halbleitendes oder elektrisch leitendes Material umfaßt.
4. Bipolartransistor nach einem der Ansprüche 1 - 3, bei dem Zwischenschicht (ZS) aus Siliziumcarbid ausgebildet ist .
5. Bipolartransistor nach einem der Ansprüche 1 - 4, bei dem über der monokristallinen Emitterschicht (ESC) noch eine in etwa gleich dotierte polykristalline Siliziumschicht
(ES ) angeordnet ist, wobei der Emitter durch die Emitter- schicht (ESC) und die polykristalline Siliziumschicht gebildet ist.
6. Verfahren zur Herstellung eines Bipolartransistor mit den Schritten:
Herstellen eines Kollektors (K) mit einer Dotierung eines ersten Leitfähigkeitstyps in einem Substrat (S) , - Definition eines Basisgebiets (BG) auf dem Kollektor epitaktisches Abscheiden einer Basisschicht (BS) mit einer Dotierung des anderen, zweiten Leitfähigkeitstyps über dem Basisgebiet epitaktisches Abscheiden einer selektiv gegen Silizium ätzbaren Zwischenschicht (ZS) über der Basisschicht epitaktisches Abscheiden einer Emitterschicht (ES) mit ei- ner Dotierung des ersten Leitfähigkeitstyps über der Zwischenschicht anisotrope Strukturierung der Emitterschicht, wobei die Zwischenschicht als Ätzstoppschicht dient.
7. Verfahren nach Anspruch 6, bei dem in einer monokristallinen, dem Substrat (S) zugehörigen Halbleiterschicht ein dotiertes Gebiet durch Implantation eines Dotierstoffes des ersten Leitf higkeitstyps erzeugt anschließend in einem Temperschritt tiefer eingetrieben und da- bei zum Kollektor (K) vergrößert wird.
8. Verfahren nach Anspruch 6 oder 7 , bei dem zur Definition des Basisgebiets (BG) Isolationsgebiete (IG) rund um das Basisgebiets erzeugt werden, die bis zur Oberfläche des Kollektors (K) reichen oder auf diesem aufliegen, und bei dem die Basisschicht (BS) großflächig epitaktisch so aufgewachsen wird, daß sie sich zumindest über dem Basisgebiet monokristallin ausbildet und dort die Basis (B) darstellt .
9. Verfahren nach einem der Ansprüche 6 - 8 , bei dem für die Zwischenschicht (ZS) Siliziumcarbid und für die Emitterschicht (ES) Silizium oder Silizium/Germanium aufgewachsen wird, und bei dem die Emitterschicht mit einem Trockenplasma anisotrop und selektiv gegen die Silizium- carbidschicht geätzt und dabei strukturiert wird.
10. Verfahren nach einem der Ansprüche 6 - 9, bei dem bei dem über der Emitterschicht (ES) eine Masken- schicht erzeugt, die und zusammen mit der Emitterschicht strukturiert wird, bei dem eine Spacerschicht, die selektiv gegen die Maskenschicht ätzbar ist, ganzflächig in einer Schichtdicke ds über der strukturierten Emitterschicht und der freiliegenden Oberfläche der Basisschicht (BS) aufge- bracht wird, und bei dem die Spacerschicht anschließend anisotrop geätzt wird, bis die Schichtdicke ds anisotrop abgetragen ist, wobei rund um die strukturierte Emitterschicht ein Spacergebiet (SG) verbleibt.
11. Verfahren nach einem der Ansprüche 6 - 10, bei dem nach dem Strukturieren der Emitterschicht (ES) ein Dotierstoff des zweiten Leitfähigkeitstyps ganzflächig mit einem Implantationswinkel (W) von mehr als 7° gegen die Oberflächennormale des Substrats (S) implantiert wird.
12. Verfahren nach einem der Ansprüche 10 - 11, bei dem nach dem Herstellung des Spacergebiets (SG) die Dotierung der Basisschicht (BS) außerhalb eines vom Spacergebiet umgrenzten Gebiets durch Implantation (BI) eines Dotier- Stoffs des zweiten Leitfähigkeitstyps erhöht wird.
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Families Citing this family (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005021450B4 (de) * 2005-05-10 2009-04-23 Atmel Germany Gmbh Integrierter Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises und dessen Verwendung
US7439119B2 (en) * 2006-02-24 2008-10-21 Agere Systems Inc. Thermally stable BiCMOS fabrication method and bipolar junction transistors formed according to the method
DE102006011240A1 (de) * 2006-03-10 2007-09-20 Infineon Technologies Ag Bipolartransistor und Verfahren zum Herstellen eines Bipolartransistors
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9236265B2 (en) * 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9499898B2 (en) 2014-03-03 2016-11-22 Applied Materials, Inc. Layered thin film heater and method of fabrication
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US9368364B2 (en) 2014-09-24 2016-06-14 Applied Materials, Inc. Silicon etch process with tunable selectivity to SiO2 and other materials
US9478434B2 (en) 2014-09-24 2016-10-25 Applied Materials, Inc. Chlorine-based hardmask removal
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9299583B1 (en) 2014-12-05 2016-03-29 Applied Materials, Inc. Aluminum oxide selective etch
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US9502258B2 (en) 2014-12-23 2016-11-22 Applied Materials, Inc. Anisotropic gap etch
US9343272B1 (en) 2015-01-08 2016-05-17 Applied Materials, Inc. Self-aligned process
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9373522B1 (en) 2015-01-22 2016-06-21 Applied Mateials, Inc. Titanium nitride removal
US9449846B2 (en) 2015-01-28 2016-09-20 Applied Materials, Inc. Vertical gate separation
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US9721789B1 (en) 2016-10-04 2017-08-01 Applied Materials, Inc. Saving ion-damaged spacers
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
JP7176860B6 (ja) 2017-05-17 2022-12-16 アプライド マテリアルズ インコーポレイテッド 前駆体の流れを改善する半導体処理チャンバ
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI766433B (zh) 2018-02-28 2022-06-01 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0510374A1 (de) * 1991-03-27 1992-10-28 Matsushita Electric Industrial Co., Ltd. Verfahren zum Herstellen einer Halbleiteranordnung unter Verwendung der Ionenimplantation
FR2693840A1 (fr) * 1992-07-17 1994-01-21 Thomson Csf Procédé de réalisation d'un transistor bipolaire.
US6043130A (en) * 1999-05-17 2000-03-28 National Semiconductor Corporation Process for forming bipolar transistor compatible with CMOS utilizing tilted ion implanted base

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4135954A (en) 1977-07-12 1979-01-23 International Business Machines Corporation Method for fabricating self-aligned semiconductor devices utilizing selectively etchable masking layers
US5343064A (en) * 1988-03-18 1994-08-30 Spangler Leland J Fully integrated single-crystal silicon-on-insulator process, sensors and circuits
JP2728433B2 (ja) * 1988-06-13 1998-03-18 株式会社日立製作所 半導体装置の製造方法
JPH02150033A (ja) * 1988-11-30 1990-06-08 Fujitsu Ltd 半導体装置およびその製造方法
JP2860138B2 (ja) * 1989-03-29 1999-02-24 キヤノン株式会社 半導体装置およびこれを用いた光電変換装置
US5648294A (en) * 1989-11-29 1997-07-15 Texas Instruments Incorp. Integrated circuit and method
US5338416A (en) * 1993-02-05 1994-08-16 Massachusetts Institute Of Technology Electrochemical etching process
JPH08306700A (ja) 1995-04-27 1996-11-22 Nec Corp 半導体装置及びその製造方法
DE19845789A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Bipolartransistor und Verfahren zu seiner Herstellung
DE19845798A1 (de) * 1998-09-29 2000-04-13 Schering Ag Verwendung von Neoangiogenese-Markern für Diagnose und Therapie von Tumoren, diese enthaltende Mittel, sowie Verfahren zu deren Herstellung
US6114745A (en) * 1999-07-30 2000-09-05 Stmicroelectronics, Inc. Bipolar transistor having high emitter efficiency
US6362065B1 (en) * 2001-02-26 2002-03-26 Texas Instruments Incorporated Blocking of boron diffusion through the emitter-emitter poly interface in PNP HBTs through use of a SiC layer at the top of the emitter epi layer
DE10104776A1 (de) * 2001-02-02 2002-08-22 Infineon Technologies Ag Bipolartransistor und Verfahren zu dessen Herstellung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0510374A1 (de) * 1991-03-27 1992-10-28 Matsushita Electric Industrial Co., Ltd. Verfahren zum Herstellen einer Halbleiteranordnung unter Verwendung der Ionenimplantation
FR2693840A1 (fr) * 1992-07-17 1994-01-21 Thomson Csf Procédé de réalisation d'un transistor bipolaire.
US6043130A (en) * 1999-05-17 2000-03-28 National Semiconductor Corporation Process for forming bipolar transistor compatible with CMOS utilizing tilted ion implanted base

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
See also references of WO2004077571A1 *
ZHANG G ET AL: "A comparison of npn and pnp profile design tradeoffs for complementary SiGe HBT Technology", SOLID STATE ELECTRONICS, ELSEVIER SCIENCE PUBLISHERS, BARKING, GB, vol. 44, no. 11, 1 November 2000 (2000-11-01), pages 1949 - 1954, XP004219506, ISSN: 0038-1101, DOI: 10.1016/S0038-1101(00)00165-9 *

Also Published As

Publication number Publication date
DE10308870A1 (de) 2004-09-16
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