EP1516365A1 - Herstellungsverfahren für eine halbleiterstruktur mit einer mehrzahl von gatestapeln auf einem halbleitersubstrat und entsprechende halbleiterstruktur - Google Patents

Herstellungsverfahren für eine halbleiterstruktur mit einer mehrzahl von gatestapeln auf einem halbleitersubstrat und entsprechende halbleiterstruktur

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EP1516365A1
EP1516365A1 EP03735476A EP03735476A EP1516365A1 EP 1516365 A1 EP1516365 A1 EP 1516365A1 EP 03735476 A EP03735476 A EP 03735476A EP 03735476 A EP03735476 A EP 03735476A EP 1516365 A1 EP1516365 A1 EP 1516365A1
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EP
European Patent Office
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gate stacks
gate
semiconductor substrate
side wall
side walls
Prior art date
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Withdrawn
Application number
EP03735476A
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English (en)
French (fr)
Inventor
Jürgen AMON
Jürgen Faul
Thomas Ruder
Thomas Schuster
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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Withdrawn legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • the present invention relates to a production method for a semiconductor structure with a plurality of gate stacks on a semiconductor substrate and a corresponding semiconductor structure.
  • the memory cells of integrated DRAM memory circuits consist of a bit line contact, a selection transistor and a storage capacitor.
  • the capacitor can be designed as a trench capacitor or as a stacked capacitor over the gate lines (stacked).
  • bit line contacts are etched between the gate lines arranged in strips and are then filled with a conductive material, metal or highly doped polysilicon. In certain designs, a bit line contact is used for two adjacent memory cells, which also saves space.
  • bit line contact plug a suitable metal filling (eg tungsten). It is also a central problem to find a suitable etching for the bit line contact, ie an etching of doped SiO 2 selectively to the silicon nitride covering the gate lines, the etching ensuring an opening of the bit line contact hole without the gate lines or their Damage insulation. This is particularly critical because of the process and thickness fluctuations of the layers that form or isolate the gate lines.
  • the width of the gate line stacks, the thickness of the side wall oxide, the thickness of the side wall packer and the thickness of a liner made of silicon nitride, which acts as a diffusion barrier in order to avoid contamination of the doped SiO 2 in the gate lines, are particularly critical.
  • the etching process is accomplished by two-step etching.
  • anisotropic etching is carried out as vertically as possible up to the silicon nitride cap
  • etching is carried out as selectively as possible to the silicon nitride cap, the profile of the upper region of the contact hole should not be widened if possible.
  • a reduction in the material thicknesses for the individual components of the gate line stack also requires considerable effort. For example, it is known that even a slight reduction in the thickness of the side wall oxide considerably deteriorates the leakage current behavior of the selection transistors, so that the required hold time of the memory signal in the storage capacitor can no longer be guaranteed.
  • the problem underlying the present invention is that the space problem for the bit line contacts relax.
  • the advantages of the manufacturing method according to the invention and the corresponding semiconductor structure lie in particular in the fact that the relaxed space conditions reduce the short-circuit problem in contact hole etching, so that the yield in the process, for example in the DRAM manufacturing process, can be significantly increased. Furthermore, the invention offers the possibility of further shrinks.
  • the idea on which the present invention is based consists in increasing the lateral width for the bit line contact by unilaterally reducing the side wall oxide on the bit line contact side, that is to say on the side of the selection transistor remote from the storage capacitor of the respective memory cell.
  • the side wall oxide on the selection transistor is designed asymmetrically, ie thicker on the side of the storage capacitor and thinner on the side of the bit line contact.
  • the side wall oxide on the bit line side of the selection transistor can only be thinned or completely removed, as a result of which the lateral opening for the bit line contact can be enlarged by a maximum of twice the width of the side wall oxide.
  • the sidewall oxide on the selection transistor on the side of the storage capacitor is left unchanged by a suitable masking, which means that a deterioration in the leakage current behavior of the memory cell can be avoided.
  • the gate stacks are provided in parallel in the form of strips on the semiconductor substrate.
  • the gate stacks are provided on the semiconductor substrate with approximately the same shape and approximately the same distance.
  • active regions of the selection transistors are provided in the space between the gate stacks in a self-adjusting manner.
  • the removal of the side wall oxide takes place on the side walls of the Control electrode serving gate stack using a mask instead.
  • the sidewall oxide is removed on opposite sidewalls of adjacent gate stacks via respective active areas, which simultaneously serve as a connection for two selection transistors.
  • a respective bit line contact is formed between side walls of adjacent gate stacks with the side wall oxide at least partially removed.
  • the gate stacks have a lower first layer made of polysilicon and an overlying second layer made of a metal silicide, in particular a tungsten silicide.
  • the first, the second layer and a third layer lying thereon are applied and structured on the gate dielectric.
  • the third layer is a silicon nitride layer.
  • silicon nitride side wall spacers are formed on the gate stacks on the side walls.
  • FIG. 1-5 show schematic representations of successive process stages of a manufacturing process. rens for a semiconductor structure with a plurality of gate stacks on a semiconductor substrate as an embodiment of the present invention.
  • reference numeral 1 denotes a silicon semiconductor substrate in which trench capacitors TK1, TK2, TK3, TK4 are provided for corresponding memory cells.
  • Reference numerals 60 to 65 denote doping regions introduced into the semiconductor substrate 1, which are drain and source regions of the selection transistors shown in this section, which are driven by the gate stacks GS2, GS3, GS6, GS7.
  • the areas 60, 62, 63, 65 also serve as connection areas for the associated storage capacitors TK1-TK4.
  • the regions 61 and 64 each belong to two adjacent selection transistors at the same time.
  • the gate stacks GS1, GS4, GS5, GS8 belong to selection transistors in other rows of the memory cell matrix.
  • Under the gate stacks GS1-GS8 on the semiconductor substrate 1 is the thin gate oxide denoted by reference number 5 in the figures.
  • the gate stacks GS1 to GS8 are provided in strips on the semiconductor substrate 1 and all have the same structure and approximately the same size and the same distance from one another.
  • the gate stacks GS1 to GS8 have a lower layer 10 made of polysilicon and an overlying layer 20 made of tungsten silicide.
  • a cap 30 made of silicon nitride is provided. The respective left and right side walls of the strip-shaped gate stacks GS1 to GS8 are exposed at this stage.
  • the active areas 60 to 65 between the gate stacks GS1 to GS7 can expediently be set by self-aligned ones Insert implantations between the gate stacks GS1 to GS8.
  • the two side walls of the gate stacks GS1 to GS8 are oxidized to form a customary side wall oxide 40, typically 4-15 nm thick.
  • This sidewall oxide 40 provides electrical insulation to prevent short circuits between the bit line and the gate line.
  • a mask M is applied to this structure, which is structured in such a way that the side walls of the gate stack remote from the trench capacitors are exposed, which in this section belong to the selection transistors for the relevant storage capacitors.
  • these are the gate stacks GS2, GS6, GS7 and GS6.
  • Corresponding bit line contacts are to be created between the gate stacks GS2, GS3 and GS7, GS6 later.
  • the side wall oxide 40 is thinned out on the unmasked exposed side walls of the gate stacks GS1, GS2, GS3, GS4, GS5, GS6, GS7, GS8, which is reduced by approximately 50%. leaves thin sidewall oxide 40 'on the relevant sidewalls.
  • This thinning of the sidewall oxide can be done using a wet chemical etching with a suitable oxide-etching solution, for example HF, Diluted HF (DHF), Buffered HF (BHF) or Buffered Oxide Etch (BOE), or by means of a etching process, such as a reactive ion etching process.
  • a suitable oxide-etching solution for example HF, Diluted HF (DHF), Buffered HF (BHF) or Buffered Oxide Etch (BOE), or by means of a etching process, such as a reactive ion etching process.
  • the gate oxide present on the floor between the relevant gate stacks is also reduced or removed, which does not have a disruptive effect.
  • a respective side wall spacer 50 made of silicon nitride is provided in a known manner to protect the side wall oxide 40 or the thinned side wall oxide 40 'during the subsequent formation of the bit line contacts between the gate stacks GS2, GS3 and GS6, GS7 , where thinning results in a greater lateral width d ⁇ compared to other intermediate areas without thinning.
  • the first step is the application of a liner made of silicon nitride as a diffusion barrier, then the deposition and planarization of a doped layer made of Si0 2 and finally the self-aligned etching of the bit line contact holes between the gate stacks GS2, GS3 and GS6, GS7 in said two-stage etching process, and that Filling the bit line contact with a suitable metal, such as tungsten.
  • the selection of the layer materials for the gate stacks and their arrangement are only examples and can be varied in many ways.

Landscapes

  • Semiconductor Memories (AREA)

Abstract

Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine Halbleiterstruktur mit einer Mehrzahl von Gatestapeln (GS1-GS8) auf einem Halbleitersubstrat (1), die als Steuerelektroden für einen jeweilgen Auswahltransistor einer entsprechenden Speicherzelle mit einem Speicherkondensator (TK1-TK4) dienen, mit den Schritten: Vorsehen der Gatestapel (GS1-GS8) nebeneinander auf dem mit einem Gatedielektrikun (5) versehenen Halbleitersubstrat (1); Bilden eines Seitenwandoxids (40) an freiliegenden Seitenwänden der Gatestapel (GS1-GS8); und zumindest teilweises Entfernen des Seitenwandoxids (40) an den dem zugehörigen Speicherkondensator (TK1-TK4) abgelegenen Seitenwänden der als Steuerelektrode dienenden Gatestapel (GS1-GS8). Die Erfindung schafft auch eine entsprechende Halbleiterstruktur.

Description

Herstellungsverfahren für eine Halbleiterstruktur mit einer Mehrzahl von Gatestapeln auf einem Halbleitersubstrat und entsprechende Halbleiterstruktur
Beschreibung
Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine Halbleiterstruktur mit einer Mehrzahl von Gatestapeln auf einem Halbleitersubstrat und eine entsprechende Halbleiterstruktur.
Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf integrierte DRAM- Speicherschaltungen in Silizium-Technologie erläutert.
Die Speicherzellen von integrierten DRAM-Speicherschaltungen bestehen aus einem Bitleitungskontakt, einem Auswahltransistor und einem Speicherkondensator. Der Kondensator kann als Grabenkondensator (Trench) oder als gestapelter Kondensator über den Gateleitungen (stacked) ausgeführt sein.
Die Bitleitungskontakte werden zwischen streifenförmig angeordneten Gateleitungen selbstjustierend geätzt und anschließend mit einem leitfähigen Material, Metall oder hochdotiertem Polysilizium aufgefüllt. Bei bestimmten Designs wird ein Bitleitungskontakt für zwei benachbarte Speicherzellen verwendet, was ebenfalls platzsparend wirkt.
Mit kleiner werdenden Speicherzelldimensionen wird auch die laterale Öffnung der Bitleitungskontakte immer kleiner, da der Abstand der Gateleitungen abnimmt. Deshalb müssen erhebliche Anstrengungen unternommen werden, um den Widerstand des Bitleitungs-Kontaktstöpsels (Plug) klein zu halten, was man beispielsweise dadurch erreicht, daß man von einer Polysilizium-Füllung auf eine geeignete Metall-Füllung (z.B. Wolfram) übergeht . Auch ist es ein zentrales Problem, eine geeignete Ätzung für den Bitleitungskontakt zu finden, d.h. eine Ätzung von dotiertem Si02 selektiv zu dem die Gateleitungen abdeckenden Siliziumnitrid, wobei die Ätzung eine Öffnung des Bitlei- tungs-Kontaktlochs gewährleistet, ohne die Gateleitungen bzw. deren Isolation zu beschädigen. Kritisch ist dies insbesondere wegen den auftretenden Prozeß- und Dickenschwankungen der Schichten, welche die Gateleitungen bilden bzw. isolieren.
Insbesondere kritisch sind die Breite der Gateleitungsstapel, die Dicke des Seitenwandoxids, die Dicke des Seitenwandspa- cers sowie die Dicke eines Liners aus Siliziumnitrid, der als Diffusionsbarriere fungiert, um Verunreinigungen des dotierten Si02 in den Gateleitungen zu vermeiden.
Bei der 110 nm-Technologie z.B. verbleibt unter Berücksichtigung dieser Prozeß- und Dickenschwankungen eine Schwankungsbreite von 45 nm bis 75 nm für die Breite eines jeweiligen Bitleitungskontakts .
Bisher wurden erhebliche Anstrengungen unternommen, um z.B. die besagte selbstjustierte Kontaktloch-Ätzung des dotierten Si02 für die Bitleitungskontakte zu optimieren. Eine Hauptschwierigkeit besteht darin, daß die lateralen Dimensionen mit dem Shrink-Faktor verkleinert werden, die Höhe des Gate- Stapels aber kaum reduziert wird. Dadurch verschlechtert sich zunehmend das sogenannte Aspektverhältnis (Höhe/Breite) für die kritische Kontaktloch-Ätzung.
Heutzutage wird der Ätzprozeß durch eine Zweistufen-Ätzung bewerkstelligt. Im ersten Schritt wird möglichst senkrecht anisotrop bis zur Siliziumnitridkappe geätzt, und im zweiten Schritt wird möglichst selektiv zur Siliziumnitridkappe geätzt, wobei das Profil des oberen Bereichs des Kontaktlochs möglichst nicht aufgeweitet werden sollte. Eine Reduzierung der Mateπaldicken für die einzelnen Bestandteile des Gateleitungsstapels erfordert ebenfalls erhebliche Anstrengungen. Beispielsweise ist es bekannt, daß eine auch nur geringfügige Reduzierung der Dicke des Seitenwandoxids das Leckstromverhalten der Auswahltransistoren erheblich verschlechtert, so daß die geforderte Haltezeit des Speichersignals im Speicherkondensator nicht mehr garantiert werden kann.
Die der vorliegenden Erfindung zugrundeligende Problematik besteht darin, dass Platzproblem für die Bitleitungskontakte zu entspannen.
Erfmdungsgemaß wird dieses Problem durch das m Anspruch 1 angegebene Herstellungsverfahren und d e entsprechende Halbleiterstruktur nach Anspruch 12 gelost.
Die Vorteile des erfmdungsgemaßen Herstellungsverfahrens und der entsprechenden Halbleiterstruktur liegen insbesondere darin, daß durch die entspannten Platzverhaltnisse eine Verringerung der Kurzschluß-Problematik bei der Kontaktlochatzung erreichbar ist, so dass die Ausbeute im Prozeß, beispielsweise im DRAM-Fertigungsprozeß, deutlich erhöht werden kann. Weiterhin bietet die Erfindung die Möglichkeit von weiteren Shrinks.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht in einer Vergrößerung der lateralen Breite für den Bitlei- tungskontakt durch einseitiges Reduzieren des Seitenwandoxids auf der Seite des Bitleitungskontakts, also auf der dem Speicherkondensator der jeweiligen Speicherzelle abgelegenen Seite des Auswahltransistors. Mit anderen Worten wird das Sei- tenwandoxid am Auswahltransistor asymmetrisch gestaltet, d.h. dicker auf der Seite des Speicherkondensators und dunner auf der Seite des Bitleitungskontaktes . Dazu kann das Seitenwandoxid auf der Bitleitungsseite des Auswahltransistors lediglich gedünnt oder vollkommen entfernt werden, wodurch die laterale Öffnung für den Bitleitungskontakt um maximal die doppelte Breite des Seitenwandoxids vergrößert werden kann.
In der 110 nm-Technologie z.B. beträgt die Dicke des Seitenwand-Oxids 2 x 12 nm = 24 nm. Das heißt, bei 45 nm bis 75 nm lateraler Breite des Bitleitungskontakts entspricht der maximale laterale Platzgewinn 53 % bis 32 % der jetzigen lateralen Breite des Bitleitungskontakts, was eine erhebliche Entspannung für die selbstjustierte Kontaktloch-Ätzung bedeutet.
Dabei wird das Seitenwandoxid am Auswahltransistor auf der Seite des Speicherkondensators durch eine geeignete Maskierung unverändert gelassen, was bewikt dass eine Verschlechterung des Leckstromverhaltens der Speicherzelle vermieden werden kann.
In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
Gemäß einer bevorzugten Weiterbildung werden die Gatestapel parallel streifenförmig auf dem Halbleitersubstrat vorgesehen.
Gemäß einer weiteren bevorzugten Weiterbildung werden die Gatestapel mit ungefähr gleicher Gestalt und ungefähr gleichem Abstand auf dem Halbleitersubstrat vorgesehen.
Gemäß einer weiteren bevorzugten Weiterbildung werden aktive Gebiete der Auswahltransistoren selbstjustierend im Zwischenraum zwischen den Gatestapel vorgesehen.
Gemäß einer weiteren bevorzugten Weiterbildung findet das Entfernen des Seitenwandoxids an den Seitenwänden der als Steuerelektrode dienenden Gatestapel unter Verwendung einer Maske statt.
Gemäß einer weiteren bevorzugten Weiterbildung erfolgt das Entfernen des Seitenwandoxids an gegenüberliegenden Seiten- wanden benachbarter Gatestapel über jeweiligen aktiven Gebieten, welche gleichzeitig als Anschluss für zwei Auswahltransistoren dienen.
Gemäß einer weiteren bevorzugten Weiterbildung wird zwischen Seitenwanden benachbarter Gatestapel mit zumindest teilweise entferntem Seitenwandoxid ein jeweiliger Bitleitungskontakt gebildet .
Gemäß einer weiteren bevorzugten Weiterbildung weisen die Gatestapel eine untere erste Schicht aus Polysilizium und eine daruberliegende zweite Schicht aus einem Metallsilizid, insbesondere einem Wolframsilizid, auf.
Gemäß einer weiteren bevorzugten Weiterbildung wird zum Erstellen der Gatestapel ein Aufbringen und Strukturieren der ersten, der daruberliegenden zweiten und einer daruberliegen- den dritten Schicht auf dem Gatedielektrikum durchgeführt.
Gemäß einer weiteren bevorzugten Weiterbildung ist die dritte Schicht eine Siliziumnitridschicht.
Gemäß einer weiteren bevorzugten Weiterbildung werden an den Gatestapeln an den Seitenwanden Siliziumnitrid-Seitenwand- spacer gebildet.
Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung naher erläutert .
Fig. 1-5 zeigen schematische Darstellungen aufeinanderfolgender Verfahrensstadien eines Herstellungsverfah- rens für eine Halbleiterstruktur mit einer Mehrzahl von Gatestapeln auf einem Halbleitersubstrat als Ausführungsform der vorliegenden Erfindung.
In Fig. 1-5 bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
In Figur 1 bezeichnet Bezugszeichen 1 ein Silizium-Halbleitersubstrat, in dem Grabenkondensatoren TK1, TK2, TK3, TK4 für entsprechende Speicherzellen vorgesehen sind. Bezugszeichen 60 bis 65 bezeichnen in das Halbleitersubstrat 1 eingebrachte Dotierungsgebiete, welche Drain- und Source-Gebiete der in diesem Schnitt gezeigten Auswahltransistoren sind, welche durch die Gatestapel GS2, GS3, GS6, GS7 angesteuert werden. Die Gebiete 60, 62, 63, 65 dienen gleichzeitig als Anschlussbereiche für die zugehörigen Speicherkondensatoren TK1-TK4. Die Gebiete 61 und 64 gehören jeweils gleichzeitig zu zwei benachbarten Auswahltransistoren.
Die Gatestapel GS1, GS4, GS5, GS8 gehören zu Auswahltransistoren in anderen Reihen der Speicherzellmatrix. Unter den Gatestapeln GS1-GS8 auf dem Halbleitersubstrat 1 liegt das in den Figuren mit Bezugszeichen 5 bezeichnete dünne Gateoxid. Die Gatestapel GS1 bis GS8 sind streifenförmig auf dem Halbleitersubstrat 1 vorgesehen und weisen alle den gleiche Aufbau sowie ungefähr dieselbe Größe und denselben Abstand voneinander auf.
Im in Figur 1 dargestellten Prozeßstadium weisen die Gatestapel GS1 bis GS8 eine untere Schicht 10 aus Polysilizium und eine darüberliegende Schicht 20 aus Wolframsilizid auf. Darüber ist eine Kappe 30 aus Silizium-Nitrid vorgesehen. Die jeweils linke und rechte Seitenwand der streifenförmigen Gatestapel GS1 bis GS8 sind in diesem Stadium freigelegt.
Die aktiven Gebiete 60 bis 65 zwischen den Gate-Stapeln GS1 bis GS7 lassen sich zweckmäßigerweise durch selbstjustierte Implantationen zwischen die Gatestapel GSl bis GS8 einbringen.
Im Prozeßschritt, der in Fig. 2 illustriert ist, werden die beiden Seitenwände der Gatestapel GSl bis GS8 zur Bildung eines üblichen Seitenwandoxids 40 von typischerweise 4-15 nm Dicke oxidiert. Diese Seitenwandoxid 40 sorgt für eine elektrische Isolation zur Verhinderung von Kurzschlüssen zwischen Bitleitung und Gateleitung.
Im darauffolgenden Prozeßschritt, der in Figur 3 illustriert ist, wird auf diese Struktur eine Maske M aufgebracht, welche derart strukturiert wird, daß die den Grabenkondensatoren abgelegenen Seitenwände der Gatestapel freigelegt sind, welche in diesem Schnitt zu den Auswahltransistoren für die betreffenden Speicherkondensatoren gehören. Im vorliegenden Fall sind das der Gatestapel GS2, GS6, GS7 und GS6. Zwischen den Gatestapeln GS2, GS3 bzw. GS7, GS6 sind später entsprechende Bitleitungskontakte zu erstellen. Zwischen den Gatestapeln GS4, GS5 und links neben dem Gatestapel GSl bzw. rechts neben dem Gatestapel GS8 befindet sich in diesem Schnitt kein Anschluß für einen späteren Bitleitungskontakt, so daß hier keine Maskierung durch die Maske M notwendig ist, jedoch im Prinzip auch nicht stören würde.
Im nächsten Prozeßschritt, welcher in Figur 4 gezeigt ist, erfolgt ein Abdünnen des Seitenwandoxids 40 auf den nicht maskierten freiliegenden Seitenwänden der Gatestapel GSl, GS2, GS3, GS4, GS5, GS6, GS7, GS8, was ein um ca. 50% abge- dünntes Seitenwandoxid 40' auf den betreffenden Seitenwänden zurückläßt .
Dieses Abdünnen des Seitenwandoxids kann unter Verwendung einer naßchemischen Ätzung mit einer geeigneten Oxid-ätzenden Lösung, z.B. HF, Diluted HF (DHF), Buffered HF (BHF) oder Buffered Oxide Etch (BOE) , geschehen oder mittels eines Tro- ckenatzverfahrens, wie z.B. einem reaktiven Ionenatzverfah- ren.
Beim Abdunnen wird auch das am Boden zwischen den betreffenden Gatestapeln vorhandene Gateoxid reduziert bzw. entfernt, was nicht störend wirkt.
Es sei bemerkt, daß in diesen Bereichen zwischen den Gatestapeln GS2, GS3 und zwischen den Gatestapeln GS6, GS7, wo spater die Bitleitungskontakte hergestellt werden müssen, durch das beidseitige Abdunnen des Seitenwandoxids spater mehr lateraler Platz zur Verfugung steht.
Mit Bezug auf Figur 5 erfolgt schließlich in bekannter Art und Weise das Vorsehen eines jeweiligen Seitenwandspacers 50 aus Siliziumnitrid zum Schützen des Seitenwandoxids 40 bzw. des verdünnten Seitenwandoxids 40' bei der spateren Bildung der Bitleitungskontakte zwischen den Gate-Stapeln GS2, GS3 und GS6, GS7, wo durch das Abdunnen eine grössere laterale Breite dλ im Vergleich zu anderen Zwischenbereichen ohne Ab- dunnung vorhanden ist.
Die weiteren Schritte zur Vervollständigung der Speicherzellen sind im Stand der Technik bekannt und werden deshalb hier nicht weiter illustriert. Insbesondere erfolgt standardmäßig zunächst das Aufbringen eines Liners aus Siliziumnitrid als Diffusionsbarriere, dann das Abscheiden und Planarisieren einer dotierten Schicht aus Si02 und schließlich das selbstjustierte Ätzen der Bitleitungskontaktlocher zwischen den Gate- Stapeln GS2, GS3 und GS6, GS7 in dem besagten zweistufigen Atzprozess sowie das Auffüllen des Bitleitungskontaktes mit einem geeigneten Metall, wie z.B. Wolfram.
Aufgrund der Tatsache, daß das Seitenwandoxid lediglich auf der dem Speicherkondensator abgelegenen Seite reduziert ist, bleibt das Leckstromverhalten der Speicherzellen unverändert. Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
Insbesondere sind die Auswahl der Schichtmaterialien für die Gatestapel und deren Anordnung nur beispielhaft und können in vielerlei Art variiert werden.
Bezugszeichenliste
1 Substrat
GS1-GS8 Gatestapel
10 Polysilizium
20 Silizid
30 Siliziumnitrid
40, 40' Seitenwandoxid
5 Gatedielektrikum
M Maske
60-65 aktive Gebiete
50 Seitenwandspacer

Claims

Patentansprüche
1. Herstellungsverfahren für eine Halbleiterstruktur mit einer Mehrzahl von Gatestapeln (GS1-GS8) auf einem Halbleitersubstrat (1), die als Steuerelektroden für einen jeweilgen Auswahltransistor einer entsprechenden Speicherzelle mit einem Speicherkondensator (TK1-TK4) dienen, mit den Schritten:
Vorsehen der Gatestapel (GS1-GS8) nebeneinander auf dem mit einem Gatedielektrikun (5) versehenen Halbleitersubstrat (1) ;
Bilden eines Seitenwandoxids (40) an freiliegenden Seitenwänden der Gatestapel (GS1-GS8); und
zumindest teilweises Entfernen des Seitenwandoxids (40) an den dem zugehörigen Speicherkondensator (TK1-TK4) abgelegenen Seitenwänden der als Steuerelektrode dienenden Gatestapel (GS1-GS8) .
2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die Gatest'apel (GS1-GS8) parallel streifenförmig auf dem Halbleitersubstrat (1) vorgesehen werden.
3. Verfahren nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , daß die Gatestapel (GS1-GS8) mit ungefähr gleicher Gestalt und ungefähr gleichem Abstand auf dem Halbleitersubstrat (1) vorgesehen werden.
4. Verfahren nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t , daß aktive Gebiete (60-65) der Auswahltransistoren selbstjustierend im Zwischenraum zwischen den Gatestapel (GS1-GS8) vorgesehen werden.
5. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß das Entfernen des Seitenwandoxids (40) an den Seitenwänden der als Steuerelektrode dienenden Gatestapel (GS1-GS8) unter Verwendung einer Maske (M) stattfindet.
6. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß das Entfernen des Seitenwandoxids (40) an gegenüberliegenden Seitenwänden benachbarter Gatestapel (GS2, GS3; GS6, GS7) über jeweiligen aktiven Gebieten (61, 64) erfolgt, welche gleichzeitig als Anschluss für zwei Auswahltransitoren dienen.
7. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß zwischen Seitenwänden benachbarter Gatestapel (GS2, GS3; GS6, GS7) mit zumindest teilweise entferntem Seitenwandoxid (40) ein jeweiliger Bitleitungskontakt gebildet wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die Gatestapel (GS1-GS8) eine untere erste Schicht (10) aus Polvsilizium und eine darüberliegende zweite Schicht (20) aus einem Metallsilizid, insbesondere einem Wolframsilizid, aufweisen.
9. Verfahren nach Anspruch 8, d a d u r c h g e k e n n z e i c h n e t , daß zum Erstellen der Gatestapel (GS1-GS8) ein Aufbringen und Strukturieren der ersten, der darüberliegenden zweiten und einer darüberliegenden dritten Schicht (10, 20, 30) auf dem Gatedielektrikum (5) durchgeführt wird.
10. Verfahren nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t , daß die dritte Schicht (30) eine Siliziumnitridschicht ist.
11. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß an den Gatestapeln (GS1-GS8) an den Seitenwänden Silizi- umnitrid-Seitenwandspacer (40) gebildet werden.
12. Halbleiterstruktur mit einer Mehrzahl von Gatestapeln (GS1-GS7) auf auf einem mit einem Gatedielektrikun (5) versehenen Halbleitersubstrat (1), die als Steuerelektroden für einen jeweiligen Auswahltransistor einer entsprechenden Speicherzelle mit einem Speicherkondensator (TK1-TK4) dienen, wobei das Seitenwandoxids (40) an den dem zugehörigen Speicherkondensator (TK1-TK4) abgelegenen Seitenwänden der als Steuerelektrode dienenden Gatestapel (GS1-GS8) abgedünnt oder entfernt ist.
EP03735476A 2002-06-26 2003-05-27 Herstellungsverfahren für eine halbleiterstruktur mit einer mehrzahl von gatestapeln auf einem halbleitersubstrat und entsprechende halbleiterstruktur Withdrawn EP1516365A1 (de)

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DE10228571A DE10228571A1 (de) 2002-06-26 2002-06-26 Herstellungsverfahren für eine Halbleiterstruktur mit einer Mehrzahl von Gatestapeln auf einem Halbleitersubstrat und entsprechende Halbleiterstruktur
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