EP1472742A2 - Speicherzelle - Google Patents

Speicherzelle

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Publication number
EP1472742A2
EP1472742A2 EP03702339A EP03702339A EP1472742A2 EP 1472742 A2 EP1472742 A2 EP 1472742A2 EP 03702339 A EP03702339 A EP 03702339A EP 03702339 A EP03702339 A EP 03702339A EP 1472742 A2 EP1472742 A2 EP 1472742A2
Authority
EP
European Patent Office
Prior art keywords
trench
layer
gate electrode
semiconductor material
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP03702339A
Other languages
English (en)
French (fr)
Inventor
Joachim Deppe
Christoph Kleint
Christoph Ludwig
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
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Publication of EP1472742A2 publication Critical patent/EP1472742A2/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators

Definitions

  • the present invention relates to a memory cell with a memory transistor which is designed as a trench transistor.
  • the oxide-nitride-oxide (ONO) layer with a U-shaped cross section (UMEM component), so that a longer channel length does not necessarily take up a larger chip area.
  • the individual memory cells are designed as transistor structures in a trench in the semiconductor material.
  • an oxide-nitride-oxide layer sequence is present as a storage medium between a source region and the gate electrode or a drain region and the gate electrode.
  • the object of the present invention is to provide a memory cell with a trench transistor of the type described at the outset, which has improved functionality.
  • the memory cell in the trench there is a layer sequence of a first oxide layer facing the semiconductor material, a nitride layer and one facing the gate electrode second oxide layer on the side walls of the trench, while the nitride layer is missing in a curved region of the trench bottom.
  • at least one step is formed on the side walls of the trench. This stage is preferably located below the source region or the drain region.
  • FIGS. 1 to 4 show schematic cross sections of intermediate products after different process steps of four different production processes for the memory cell of the first alternative.
  • FIG. 5 shows the intermediate products after various process steps of a manufacturing process for the memory cell of the second alternative.
  • the first oxide layer facing the semiconductor material is designated by reference number 1, the nitride layer by reference number 2 and the second oxide layer facing the gate electrode in the trench by reference number 3.
  • FIG. 1A shows a cross section through the trench in the semiconductor material after the application of the first oxide layer 1 and the nitride layer 2.
  • the nitride is then anisotropically etched, so that the first oxide layer 1 is exposed on the trench bottom in a curved region 4 (FIG. 1B) is.
  • the second oxide layer 3 is applied over the entire area.
  • the oxide is then present in a layer which is thicker than the first oxide layer 1.
  • the ONO layer sequence is obtained, in which the nitride layer 2 is only on the vertical trench walls, ie between the source region and the gate electrode and is present between the gate electrode and the drain region.
  • the material for the gate electrode is then deposited in the opening of the trench on the ONO layer sequence, which is known per se and need not be explained here.
  • the nitride layer 2 is deposited thicker according to FIG. 2A than in the first example.
  • the nitride layer 2 is then anisotropically etched in order to expose the curved region 4 of the trench bottom (FIG. 2B).
  • the nitride is then isotropically etched in order to remove a surface of the nitride layer 2 that has been attacked or damaged in the first etching step, which is indicated in FIG. 2C, in which the dashed line represents the original thickness of the nitride layer 2.
  • the second oxide layer 3 is applied over the entire area.
  • the same structure is obtained as in the example described with reference to FIG. 1; however, the nitride layer 2 is formed with a better interface to the second oxide layer 3.
  • an auxiliary layer 5 is first applied as a sacrificial layer (FIG. 3A).
  • the auxiliary layer 5 is e.g. B. oxide or polysilicon.
  • the auxiliary layer 5 and the nitride layer 2 at the bottom of the trench are removed, so that the structure according to FIG. 3B remains. Remains of the auxiliary layer 5 are still present on the side trench walls. These residues of the auxiliary layer 5 protect the nitride layer 2 on the side trench walls, while the nitride layer 2 is removed in the curved region 4 of the trench bottom.
  • the residues of the auxiliary layer 5 are removed, so that the structure shown in FIG. 3C results. It will then the second oxide layer 3 is applied over the entire surface, so that the structure shown in FIG. 3D results.
  • the use of polysilicon as the auxiliary layer 5 has the advantage that the remains of the auxiliary layer 5 can be removed in accordance with FIG. 3B without the first oxide layer 1, which is exposed on the trench bottom, being removed to the same extent.
  • FIG. 4 shows a further possibility of production, in which the entire curved area of the trench bottom is freed of the nitride.
  • the first oxide layer 1 (FIG. 4B) is first deposited over the entire surface.
  • the trench is then filled with polysilicon, which is indicated by the broken line in FIG. 4C.
  • the polysilicon is etched back into the trench, so that only the lower portion 8 of the polysilicon remains in the trench.
  • the nitride layer 2 is deposited over the entire area.
  • An anisotropic etching step removes the nitride layer 2 on the lower portion 8 of the polysilicon (FIG. 4E).
  • the polysilicon is removed from the trench, which z. B. can be done by wet chemical etching.
  • the entire curved region 4 of the trench bottom is then freed from the nitride layer 2 in accordance with FIG. 4F.
  • the second oxide layer 3 is then applied over the entire surface.
  • the oxide is also present in a layer in this exemplary embodiment which is thicker than the first oxide layer 1.
  • a structure of the ONO layer sequence results, in which the nitride layer 2 already ends relatively far up, so that the entire curved bottom region of the trench is free of the nitride.
  • a charge carrier injection into the nitride layer when programming the cell therefore shifts relatively far upwards in this embodiment.
  • the nitride is not present in the curved lower part of the oxide layers, but only in the upper part of the ONO layer.
  • the injection or storage of charges at the points of greater curvature of the trench bottom is prevented because oxide has a lower probability of catching electrons than nitride. This prevents programming of the cell at undesired locations and improves the functionality of the component.
  • the second alternative of the storage cell provides for the configuration of a step in the upper region of the trench walls.
  • An example of this embodiment and of an associated manufacturing process is described with reference to FIG. 5.
  • a pad oxide layer 9 is applied to the top of the semiconductor material 7 of a semiconductor body or a semiconductor layer, and a pad nitride layer 10 is applied thereon, which can be produced in a manner known per se by means of LPCVD (low pressure chemical vapor deposition).
  • LPCVD low pressure chemical vapor deposition
  • an opening is made in this layer sequence in a manner known per se in the area of the trenches 6 to be produced, through which the semiconductor material 7 is etched out.
  • the etching of the trenches can e.g. B. done by a plasma etching process.
  • an anisotropic etching step preferably plasma etching, with which the structure shown in FIG. 5B is lowered further into the semiconductor body.
  • the The direction of the anisotropic etching is shown in FIG. 5C with the arrows 12.
  • This shape of the trench results in a relatively strong curvature of the trench walls at the steps 13, so that the area of the highest field strength in the channel of the transistor structure is shifted into the area of these steps.
  • the charge carrier injection into the storage layer therefore takes place at the positions of these stages 13 when programming the cell.
  • FIG. 5D shows the cross section of the completed memory cell with the ONO layer sequence as the memory layer.
  • the source and drain regions 14 are present on both sides of the trench, which in the example are doped in an n-type manner and are limited by less doped regions 15 after the diffusion of dopant.
  • the trench is filled with the gate electrode 16, for which polysilicon is preferably deposited. Level 13 is below the source and drain areas.

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Abstract

Bei der Speicherzelle ist in dem Graben eine Schichtfolge aus einer ersten Oxidschicht (1), einer Nitridschicht (2) und einer der Gate-Elektrode zugewandten zweiten Oxidschicht (3) an den seitlichen Grabenwänden vorhanden, während die Nitridschicht (2) in einem gekrümmten Bereich (4) des Grabenbodens fehlt. Bei einer alternativen Ausgestaltung ist an den seitlichen Wänden des Grabens je mindestens eine Stufe ausgebildet, vorzugsweise unterhalb des Source-Bereiches bzw. des Drain-Bereiches.

Description

Beschreibung
Speicherzelle
Die vorliegende Erfindung betrifft eine Speicherzelle mit einem Speichertransistor, der als Grabentransistor ausgebildet ist .
Durch die zunehmende Miniaturisierung der elektronischen Bauelemente allgemein und der Speicherprodukte im Besonderen wird es immer wichtiger, den Übergang von planaren zu vertikalen Strukturen zu vollziehen, um bei fertigungstechnisch noch beherrschbaren Geometrien größere Packungsdichten zu erreichen. Bei NROM-Speichern ist es denkbar, die Oxid-Nitrid- Oxid-Schicht (ONO) mit u-förmigem Querschnitt auszuführen (UMEM-Bauelement) , so dass eine größere Kanalllänge nicht notwendig eine größere Chipfläche beansprucht . Die einzelnen Speicherzellen sind in diesem Fall als Transistorstrukturen in einem Graben in dem Halbleitermaterial ausgebildet. Bei den Transistorstrukturen ist jeweils zwischen einem Source- Bereich und der Gate-Elektrode beziehungsweise einem Drain- Bereich und der Gate-Elektrode eine Oxid-Nitrid-Oxid-Schichtfolge als Speichermedium vorhanden. Eine solche Ausgestaltung der Speicherzellen ist in der DE 100 39 441 AI beschrieben.
Aufgabe der vorliegenden Erfindung ist es, eine Speicherzelle mit einem Grabentransistor der eingangs beschriebenen Art anzugeben, die in der Funktionsfähigkeit verbessert ist.
Diese Aufgabe wird mit der Speicherzelle mit den Merkmalen des Anspruches 1 bzw. mit den Merkmalen des Anspruches 4 gelöst. Ausgestaltungen ergeben sich aus den jeweiligen abhängigen Ansprüchen.
Bei der Speicherzelle ist in dem Graben eine Schichtfolge aus einer dem Halbleitermaterial zugewandten ersten Oxidschicht, einer Nitridschicht und einer der Gate-Elektrode zugewandten zweiten Oxidschicht an den seitlichen Wänden des Grabens vorhanden, während die Nitridschicht in einem gekrümmten Bereich des Grabenbodens fehlt . Bei einer alternativen Ausgestaltung ist an den seitlichen Wänden des Grabens je mindestens eine Stufe ausgebildet. Vorzugsweise befindet sich diese Stufe unterhalb des Source-Bereiches bzw. des Drain-Bereiches.
Es folgt eine genauere Beschreibung von Beispielen der Speicherzelle anhand der Figuren 1 bis 5.
Die Figuren 1 bis 4 zeigen schematische Querschnitte von Zwischenprodukten nach verschiedenen Verfahrensschritten von vier verschiedenen Herstellungsverfahren für die Speicherzelle der ersten Alternative.
Die Figur 5 zeigt die Zwischenprodukte nach verschiedenen Verfahrensschritten eines Herstellungsverfahrens für die Speicherzelle der zweiten Alternative.
In den Figuren ist jeweils die dem Halbleitermaterial zugewandte erste Oxidschicht mit dem Bezugszeichen 1, die Nitridschicht mit dem Bezugszeichen 2 und die der Gate-Elektrode in dem Graben zugewandte zweite Oxidschicht mit dem Bezugszeichen 3 bezeichnet .
Die Figur 1A zeigt einen Querschnitt durch den Graben in dem Halbleitermaterial nach dem Aufbringen der ersten Oxidschicht 1 und der Nitridschicht 2. Es wird dann das Nitrid anisotrop geätzt, so dass in einem gekrümmten Bereich 4 (Figur 1B) die erste Oxidschicht 1 am Grabenboden freigelegt ist. Dann wird entsprechend Figur IC die zweite Oxidschicht 3 ganzflächig aufgebracht. In dem gekrümmten Bereich 4 des Grabenbodens, in dem die Nitridschicht 2 fehlt, ist das Oxid dann in einer Schicht vorhanden, die dicker als die erste Oxidschicht 1 ist. Auf diese Weise erhält man die ONO-Schichtfolge, bei der die Nitridschicht 2 nur an den senkrechten Grabenwänden, d. h. zwischen dem Source-Bereich und der Gate-Elektrode und zwischen der Gate-Elektrode und dem Drain-Bereich vorhanden is . Das Material für die Gate-Elektrode wird dann in die Öffnung des Grabens auf die ONO-Schichtfolge abgeschieden, was an sich bekannt ist und hier nicht erläutert zu werden braucht .
Bei einer alternativen Ausgestaltung des Verfahrens gemäß der Figur 2 wird die Nitridschicht 2 entsprechend Figur 2A dicker abgeschieden als in dem ersten Beispiel. Dann erfolgt das anisotrope Ätzen der Nitridschicht 2, um den gekrümmten Bereich 4 des Grabenbodens freizulegen (Figur 2B) . Danach wird das Nitrid isotrop geätzt, um eine in dem ersten Ätzschritt angegriffene oder beschädigte Oberfläche der Nitridschicht 2 abzutragen, was in der Figur 2C angedeutet ist, in der die gestrichelte Linie die ursprüngliche Dicke der Nitridschicht 2 wiedergibt . Danach wird entsprechend Figur 2D die zweite Oxidschicht 3 ganzflächig aufgebracht . Man erhält so im Prinzip dieselbe Struktur wie in dem Beispiel, das an Hand der Figur 1 beschrieben wurde; die Nitridschicht 2 ist aber mit einer besseren Grenzfläche zu der zweiten Oxidschicht 3 hin ausgebildet .
Eine weitere Möglichkeit ist in der Figur 3 dargestellt. Es wird hier nach dem Aufbringen der ersten Oxidschicht 1 und der Nitridschicht 2 zunächst eine Hilfsschicht 5 als Opferschicht (sacrificial layer) aufgebracht (Figur 3A) . Die Hilfsschicht 5 ist z. B. Oxid oder Polysilizium. In einem nachfolgenden anisotropen Ätzschritt werden die Hilfsschicht 5 und die Nitridschicht 2 am Boden des Grabens entfernt, so dass die Struktur gemäß Figur 3B übrig bleibt. An den seitlichen Grabenwänden sind hier noch Reste der Hilfsschicht 5 vorhanden. Diese Reste der Hilfsschicht 5 schützen die Nitridschicht 2 an den seitlichen Grabenwänden, während die Nitridschicht 2 in dem gekrümmten Bereich 4 des Grabenbodens entfernt wird. In einem nachfolgenden isotropen Ätzschritt werden die Reste der Hilfsschicht 5 entfernt, so dass sich die in der Figur 3C dargestellte Struktur ergibt. Es wird dann ganzflächig die zweite Oxidschicht 3 aufgebracht, so dass sich die in der Figur 3D dargestellte Struktur ergibt . Die Verwendung von Polysilizium als Hilfsschicht 5 hat den Vorteil, dass die Reste der Hilfsschicht 5 entsprechend Figur 3B entfernt werden können, ohne dass die erste Oxidschicht 1, die am Grabenboden freiliegt, im selben Umfang mit abgetragen wird.
In der Figur 4 ist eine weitere Möglichkeit der Herstellung dargestellt, bei der der gesamte gekrümmte Bereich des Grabenbodens von dem Nitrid befreit wird. Ausgehend von einem in dem Halbleitermaterial 7 hergestellten Graben 6 (Figur 4A) wird zunächst die erste Oxidschicht 1 (Figur 4B) ganzflächig abgeschieden. Dann wird der Graben mit Polysilizium gefüllt, was mit der gestrichelt eingezeichneten Grenze in Figur 4C angedeutet ist. Das Polysilizium wird bis in den Graben hinein rückgeätzt, so dass nur der untere Anteil 8 des Polysili- ziums in dem Graben bleibt . Dann wird entsprechend Figur 4D die Nitridschicht 2 ganzflächig abgeschieden. Ein anisotroper Ätzschritt beseitigt die Nitridschicht 2 auf dem unteren Anteil 8 des Polysiliziums (Figur 4E) . Das Polysilizium wird aus dem Graben entfernt, was z. B. durch nasschemisches Ätzen erfolgen kann. Der gesamte gekrümmte Bereich 4 des Grabenbodens ist dann entsprechend Figur 4F von der Nitridschicht 2 befreit . Es wird dann gemäß Figur 4G die zweite Oxidschicht 3 ganzflächig aufgebracht. In dem gekrümmten Bereich des Grabenbodens, in dem die Nitridschicht 2 fehlt, ist das Oxid auch bei diesem Ausführungsbeispiel in einer Schicht vorhanden, die dicker als die erste Oxidschicht 1 ist. Bei dieser Variante des Herstellungsverfahrens ergibt sich somit eine Struktur der ONO-Schichtfolge, bei der die Nitridschicht 2 bereits relativ weit oben aufhört, so dass der gesamte gekrümmte Bodenbereich des Grabens von dem Nitrid frei ist. Eine Ladungsträgerinjektion in die Nitridschicht beim Programmieren der Zelle verschiebt sich daher bei dieser Ausführungsform relativ weit nach oben. Bei dieser ersten Alternative der Speicherzelle ist das Nitrid nicht in dem gekrümmten unteren Teil der Oxidschichten vorhanden, sondern nur im oberen Teil der ONO-Schicht. Die Injektion bzw. Speicherung von Ladungen an den Stellen stärkerer Krümmung des Grabenbodens ist so verhindert, da Oxid eine geringere Einfangswahrscheinlichkeit für Elektronen als Nitrid besitzt. Damit wird die Programmierung der Zelle an nicht erwünschten Stellen verhindert und die Funktionsfähigkeit des Bauelementes verbessert .
Die zweite Alternative der Speicherzelle sieht die Ausgestaltung einer Stufe im oberen Bereich der Grabenwände vor. Ein Beispiel für diese Ausführungsform und für ein zugehöriges Herstellungsverfahren wird anhand der Figur 5 beschrieben. Auf die Oberseite des Halbleitermaterials 7 eines Halbleiterkörpers oder einer Halbleiterschicht wird eine Padoxidschicht 9 und darauf eine Padnitridschicht 10 aufgebracht, die in an sich bekannter Weise mittels LPCVD (low pressure chemical vapor deposition) hergestellt werden können. Mittels einer geeigneten Fotomaskentechnik wird in diese Schichtfolge in an sich bekannter Weise im Bereich der herzustellenden Gräben 6 jeweils eine Öffnung hergestellt, durch die hindurch das Halbleitermaterial 7 ausgeätzt wird. Das Ätzen der Gräben kann z. B. durch ein Plasmaätzverfahren erfolgen.
Nach dem Entfernen der Fotomaske und einem Reinigungsschritt erfolgt ein so genannter Pullback der Padoxidschicht 9 und der Padnitridschicht 10, wodurch entsprechend Figur 5B der Rand dieser Schichten gegenüber den ursprünglichen, in der Figur 5B mit der gestrichelten Kontur dargestellten Abmessungen etwas von dem Graben 6 zurückgesetzt wird. Es bleiben so zwischen dem Graben und diesen Schichten die schmalen Bereiche 11, in denen das Halbleitermaterial 7 freiliegt.
Danach folgt ein anisotroper Ätzschritt, vorzugsweise ein Plasmaätzen, mit dem die in der Figur 5B vorhandene Struktur weiter in den Halbleiterkörper hinein abgesenkt wird. Die Richtung des anisotropen Ätzens ist in der Figur 5C mit den Pfeilen 12 eingezeichnet. Es werden auf diese Weise tiefer ausgeätzte Gräben mit den beidseitigen Stufen 13 hergestellt. Diese Form des Grabens ergibt an den Stufen 13 eine relativ starke Krümmung der Grabenwände, so dass der Bereich einer höchsten Feldstärke im Kanal der Transistorstruktur in den Bereich dieser Stufen verschoben wird. An den Positionen dieser Stufen 13 findet daher beim Programmieren der Zelle die Ladungsträgerinjektion in die Speicherschicht statt.
In der Figur 5D ist der Querschnitt der fertig gestellten Speicherzelle mit der ONO-Schichtfolge als Speicherschicht dargestellt. Es ist zunächst eine erste Oxidschicht 1, darauf die Nitridschicht 2 und darauf eine zweite Oxidschicht 3 an den Grabenwänden ganzflächig aufgebracht. Beidseitig des Grabens sind die Source- und Drain-Bereiche 14 vorhanden, die in dem Beispiel n-leitend dotiert sind und nach der Ausdiffusion von Dotierstoff von niedriger dotierten Bereichen 15 begrenzt sind. Der Graben ist mit der Gate-Elektrode 16 aufgefüllt, für die vorzugsweise Polysilizium abgeschieden wird. Die Stufe 13 liegt unterhalb der Source- und Drain-Bereiche.
Bezugszeichenliste
1 erste Oxidschicht
2 Nitridschicht
3 zweite Oxidschicht
4 gekrümmter Bereich des Grabenbodens
5 Hilfsschicht
6 Graben
7 Halbleitermaterial
8 unterer Anteil des Polysiliziums
9 Padoxidschicht
10 Padnitridschicht
11 Bereiche, in denen das Halbleitermaterial freiliegt
12 Pfeil
13 Stufe
14 Source- und Drain-Bereiche
15 niedriger dotierte Bereiche
16 Gate-Elektrode

Claims

Patentansprüche
1. Speicherzelle mit einem Speichertransistor, der an einer Oberseite eines Halbleiterkörpers oder einer Halbleiterschicht eine Gate-Elektrode in einem in dem Halbleitermaterial ausgebildeten Graben aufweist, die zwischen einem Source-Bereich und einem Drain-Bereich, die in dem Halbleitermaterial ausgebildet sind, angeordnet ist und die von dem Halbleitermaterial durch dielektrisches Material getrennt ist, d a d u r c h g e k e n n z e i c h n e t , dass zwischen dem Source-Bereich und der Gate-Elektrode und zwischen dem Drain-Bereich und der Gate-Elektrode eine Schichtfolge aus einer dem Halbleitermaterial zugewandten ersten Oxidschicht (1) , einer Nitridschicht (2) und einer der Gate- Elektrode zugewandten zweiten Oxidschicht (3) zumindest an den seitlichen Wänden des Grabens vorhanden ist und die Nitridschicht (2) in einem gekrümmten Bereich (4) des Grabenbodens fehlt .
2. Speicherzellen nach Anspruch 1, bei der in dem gekrümmten Bereich (4) des Grabenbodens, in dem die Nitridschicht (2) fehlt, Oxid in einer Schicht vorhanden ist, die dicker als die erste Oxidschicht (1) ist.
3. Speicherzelle nach Anspruch 1 oder 2, bei der die Nitridschicht nur an den Wänden des Grabens oberhalb einer Krümmung des Grabenbodens vorhanden ist.
4. Speicherzelle mit einem Speichertransistor, der an einer Oberseite eines Halbleiterkörpers oder einer Halbleiterschicht eine Gate-Elektrode in einem in dem Halbleitermaterial ausgebildeten Graben aufweist, die zwischen einem Source-Bereich und einem Drain-Bereich, die in dem Halbleitermaterial ausgebildet sind, angeordnet ist und die von dem Halbleitermaterial durch dielektrisches Material getrennt ist, d a d u r c h g e k e n n z e i c h n e t , dass zwischen dem Source-Bereich und der Gate-Elektrode und zwischen dem Drain-Bereich und der Gate-Elektrode eine Schicht- folge aus einer dem Halbleitermaterial zugewandten ersten Oxidschicht (1) , einer Nitridschicht (2) und einer der Gate- Elektrode zugewandten zweiten Oxidschicht (3) zumindest an den seitlichen Wänden des Grabens vorhanden ist und in den seitlichen Wänden des Grabens je mindestens eine Stufe (13) ausgebildet ist.
5. Speicherzelle nach Anspruch 4, bei der die mindestens eine Stufe oberhalb einer Krümmung des Grabenbodens vorhanden ist.
6. Speicherzelle nach Anspruch 4 oder 5, bei der die mindestens eine Stufe unterhalb des Source-Bereiches bzw. des Drain-Bereiches angeordnet ist .
EP03702339A 2002-02-06 2003-01-17 Speicherzelle Withdrawn EP1472742A2 (de)

Applications Claiming Priority (3)

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DE10204868A DE10204868B4 (de) 2002-02-06 2002-02-06 Speicherzelle mit Grabenspeichertransistor und Oxid-Nitrid-Oxid-Dielektrikum
PCT/DE2003/000135 WO2003067668A2 (de) 2002-02-06 2003-01-17 Speicherzelle

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EP1472742A2 true EP1472742A2 (de) 2004-11-03

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EP03702339A Withdrawn EP1472742A2 (de) 2002-02-06 2003-01-17 Speicherzelle

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US (1) US7274069B2 (de)
EP (1) EP1472742A2 (de)
JP (1) JP4081016B2 (de)
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