EP1317777A1 - Halbleiterspeicherzelle mit grabenkondensator und auswahltransistor und verfahren zu ihrer herstellung - Google Patents

Halbleiterspeicherzelle mit grabenkondensator und auswahltransistor und verfahren zu ihrer herstellung

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Publication number
EP1317777A1
EP1317777A1 EP01962672A EP01962672A EP1317777A1 EP 1317777 A1 EP1317777 A1 EP 1317777A1 EP 01962672 A EP01962672 A EP 01962672A EP 01962672 A EP01962672 A EP 01962672A EP 1317777 A1 EP1317777 A1 EP 1317777A1
Authority
EP
European Patent Office
Prior art keywords
trench
semiconductor memory
diffusion barrier
conductive
selection transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP01962672A
Other languages
English (en)
French (fr)
Inventor
Wolfram Karcher
Dietmar Temmler
Martin Schrems
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1317777A1 publication Critical patent/EP1317777A1/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor

Definitions

  • the present invention relates to a semiconductor memory cell with a trench capacitor and a selection transistor and a method for their production.
  • Integrated circuits (ICs) or chips use capacitors for the purpose of charge storage, e.g. a dynamic random access memory (DRAM).
  • DRAM dynamic random access memory
  • the state of charge in the capacitor represents a data bit.
  • a DRAM chip contains a matrix of memory cells, which are arranged in the form of rows and columns and are driven by word lines and bit lines. The reading out of data from the memory cells or the writing of data into the memory cells is accomplished by activating suitable word lines and bit lines.
  • a DRAM memory cell usually contains a transistor connected to a capacitor.
  • the transistor contains two diffusion regions which are separated from one another by a channel which is controlled by a gate. Depending on the direction of the current flow, one diffusion region is referred to as a drain and the other as a source.
  • the drain region is connected to the bit line, the source region to the trench capacitor and the gate to the word line.
  • the transistor By applying appropriate voltages to the gate, the transistor is controlled so that current flow between the drain and source regions through the channel is turned on and off.
  • DRAM dynamic RAM
  • a problem with the known DRAM variants is the generation of a sufficiently large capacitance in the trench capacitor. This problem will be exacerbated in the future by the progressive miniaturization of semiconductor components.
  • the continuous increase in the integration density means that the area available per memory cell and thus the capacitance of the trench capacitor continues to decrease. Too little capacitance in the trench capacitor can adversely affect the functionality and usability of the storage device, since too little charge is stored in the trench capacitor.
  • sense amplifiers require a sufficient signal level for reliable reading out of the information located in the memory cell.
  • the ratio of the storage capacity of the trench capacitor to the bit line capacitance is crucial when determining the signal level. If the storage capacity of the trench capacitor is too small, this ratio may be too small to generate a sufficient signal in the sense amplifier.
  • a low storage capacity also requires a higher refresh frequency, since the amount of charge stored in the trench capacitor is limited by its capacity and additionally decreases due to leakage currents. If the amount of charge in the storage capacitor falls below a minimum, it is no longer possible to read out the information stored in it with the connected sense amplifiers, the information is lost and reading errors occur. ⁇
  • the outdiffusion of the dopant typically extends over distances between 50 and 150 nanometers (nm). It must be ensured here that the dopant does not diffuse into the channel of the selection transistor, where it can lead to increased leakage currents through the transistor, which render the memory cell in question unusable. This means that a memory cell that is theoretically possible without out-diffusion must be enlarged by the size of the out-diffusion.
  • the task is solved by a semiconductor memory cell with:
  • a selection transistor which is designed as a planar transistor above the trench capacitor; a capacitor dielectric, which is arranged in the trench;
  • a source doping region of the selection transistor which is arranged in the epitaxial layer.
  • the arrangement according to the invention initially arranges a diffusion barrier on the conductive trench filling.
  • the purpose of the diffusion barrier is to prevent dopant in the conductive trench filling from diffusing out, which could damage the selection transistor. What is new is that the diffusion barrier is horizontal. To the space used by the memory cell as possible
  • the inner hole in the cover layer ensures that electrical contact can be established between the conductive trench filling and the source doping region of the selection transistor arranged in the epitaxial layer.
  • a conductive contact is arranged in the inner hole.
  • the conductive contact is designed such that it contacts the conductive trench filling and fills the inner hole of the dielectric layer.
  • the conductive trench filling comprises tungsten, tungsten nitride, titanium nitride, arsenic or phosphorus-doped poly- or amorphous silicon.
  • Another advantageous embodiment of the invention provides that the conductive contact connects the conductive trench filling to the source doping region of the selection transistor. This arrangement makes a conductive contact between the trench capacitor and the selection transistor.
  • the cross-sectional area of the inner hole in the dielectric layer is smaller than the cross-sectional area of the trench.
  • Source doping region additionally has the advantage that the leakage current between the channel and the source doping region is reduced.
  • the insulating cover layer is designed as a lateral edge web.
  • the formation of the insulating cover layer as a lateral edge web comprises for example, that the insulating cover layer is produced using a spacer technique. For this purpose, an insulating layer is deposited conformally on the surface and etched back, the insulating cover layer being formed as a lateral edge web in the trench.
  • the insulating cover layer has an upper edge, and the diffusion barrier is arranged completely below the upper edge.
  • the advantage of this arrangement is an inexpensive manufacture.
  • Another advantage is that if crystal dislocations form at the interface, they cannot slide out of the contact area due to the dielectric annular layer.
  • a further embodiment of the arrangement according to the invention provides that the cover layer has an upper edge and the conductive contact is arranged above the upper edge.
  • the advantage of this arrangement is a larger contact area and thus a reduced resistance, especially if a thin dielectric barrier such as e.g. 1 nm thick silicon nitride is used.
  • the diffusion barrier is arranged on the conductive contact.
  • the object is achieved by a method for producing a semiconductor memory cell with: forming a trench capacitor in a trench which has an upper region and a lower region and is filled with a conductive trench filling; Forming a diffusion barrier on the conductive trench fill; - Epitaxial overgrowth of the diffusion barrier with an epitaxial layer; - Subsequently forming a selection transistor as a planar transistor above the trench capacitor, a source doping region of the selection transistor being formed in the epitaxial layer.
  • One embodiment of the method according to the invention provides that after an epitaxial overgrowth of the diffusion barrier, a reflow process is carried out at a higher temperature than the epitaxial overgrowth.
  • a reflow process is that the epitaxially grown silicon can planarize a surface due to the elevated temperature, for example through a flow effect, and growth defects can be cured.
  • Another advantageous embodiment of the method according to the invention provides that the reflow process is carried out with the addition of hydrogen.
  • the advantage of this process step is that improved planarization and a further reduction in growth defects are achieved.
  • Figure 1 shows a trench capacitor with a selection transistor
  • Figure 2 shows another embodiment of a trench capacitor with a selection transistor
  • FIG. 3 shows a further example of a trench capacitor with a selection transistor, the trench capacitor being connected to the selection transistor with a conductive contact;
  • FIGS. 4 to 8 show a manufacturing method for forming the memory cell shown in FIG. 3;
  • FIGS. 9 to 11 show a production method for forming the memory cell shown in FIG. 2.
  • a memory cell 1 according to the invention is shown in FIG.
  • the memory cell 1 is formed in a substrate 2.
  • the substrate 2 is usually silicon, which can be lightly p- or n-doped (10 15 - 10 17 dopant atoms per cubic centimeter).
  • the memory cell 1 comprises a trench capacitor 3 and a selection transistor 4.
  • the trench capacitor 3 is formed in a trench 5, the lower region of the trench 5 being surrounded by a buried plate 6.
  • the buried plate 6 is a conductive layer that can be formed, for example, by introducing dopant into the substrate 2.
  • the buried plate is doped much more strongly with up to 10 21 dopants / cm 3 .
  • the buried plate 6 is electrically contacted by a buried trough 7, which is also a doped layer, which has the same dopant type as the buried plate 6.
  • An insulation collar 9 is arranged in an upper region of the trench 5.
  • the insulation collar 9 is usually formed from silicon oxide, silicon nitride or a silicon oxynitride.
  • a dielectric layer 8 is formed in the trench 5, the layer 8 being buried in the lower region of the trench
  • the dielectric layer 8 is formed, for example, from a silicon oxynitride. Optionally, it can also be a layer stack made of silicon oxide, silicon nitride and silicon oxynitride.
  • the dielectric layer 8 has the task of the buried plate 6 against a conductive trench filling 10, which in the Trench 5 is arranged to isolate.
  • the buried plate 6 represents an outer capacitor electrode, the conductive trench filling 10 an inner capacitor electrode and the dielectric layer 8 the capacitor dielectric.
  • the selection transistor 4 comprises a source region 12, a drain region 13 and a gate 14, on which a word line 15 is arranged.
  • the source region 12 is connected to a bit line 17 with a bit line contact 16.
  • Bit line 17 is isolated from word line 15 by means of intermediate insulation 18.
  • the drain region 13 lies above the trench 5, the drain region 13 being connected to the conductive trench filling 10 by means of a diffusion barrier 19.
  • the conductive trench filling 10 is usually designed as highly doped and thus low-resistance silicon.
  • a diffusion barrier 19 is arranged between the conductive trench filling 10 and the drain doping region 13.
  • the diffusion barrier 19 is arranged planar on the conductive trench filling 10. The diffusion barrier 19 extends from the dielectric layer 8 to the isolation trench 11.
  • FIG. 2 shows a further exemplary embodiment of a memory cell 1 according to the invention.
  • an insulating cover layer 20 with an inner hole 21 is arranged on the conductive trench filling 10.
  • the diffusion barrier 19 is arranged in the inner hole 21.
  • the insulating cover layer 20 is formed from silicon oxide or silicon nitride or a silicon oxynitride.
  • the diffusion barrier 19 contacts the conductive trench filling 10 with the drain doping region 13. Since part of the cross-sectional area of the trench 5 is covered by the insulating cover layer 20 and only the region of the inner hole 21 and the diffusion barrier 19 are contacted by the drain region 13, the drain region 13 and so that the selection transistor 4 are made significantly smaller. This has the advantage that a larger proportion of the substrate surface can be used by the trench capacitor 3, and thus the capacitance of the trench capacitor 3 can be increased.
  • FIG. 3 A further exemplary embodiment of a memory cell 1 according to the invention is illustrated with reference to FIG. 3.
  • the difference from FIG. 2 is that a conductive contact 22 is formed in the inner hole 21, which is arranged in the insulating cover layer 20.
  • the conductive contact 22 is in turn covered with a diffusion barrier 19, so that the diffusion of dopant out of the conductive trench filling 10 through the diffusion barrier 19 is prevented.
  • the conductive contact 22 is formed in such a way that it projects beyond an upper edge 27 of the insulating cover layer 20 and thus projects into the drain doping region 13. This ensures low-resistance contact between the conductive trench filling 10 and the drain region 13.
  • FIG. 4 A method for producing the memory cell 1 shown in FIG. 3 is described with reference to FIGS. 4 to 8.
  • a substrate 2 which is, for example, a p-doped silicon substrate, is provided.
  • a mask 23 is arranged on the substrate 2 and is used to etch the trench 5.
  • the insulation collar 9 is then formed in the upper region of the trench 5 using the usual methods.
  • the buried plate 6 is formed in the lower region of the trench 5 by introducing dopant into the trench 5. Since the substrate 2 is weakly p-doped, a high n-doping is chosen as the doping of the buried plate 6.
  • the buried trough 7 can, for example, be ⁇ C * to t ⁇ > 1
  • CD ⁇ ⁇ CD tr P- 1 P rr SP ⁇ ⁇ i P 3 ⁇ tr ⁇ - N ⁇ P tr ⁇ - -3 ⁇ - X rr ⁇ - li ü ti 3 P ro ⁇ -_ Pi Pi P ⁇ P Pi ⁇ CD ⁇ LQ ti ⁇ - ⁇ - CD ⁇ - rr 03 rt P -3
  • P CD ⁇ P tr P CD 01 P ⁇ ⁇ P ⁇ - o ⁇ ⁇ ⁇ CQ rr o tr cn H ⁇ - r rt LQ opens to P- P
  • Layer or a diffusion barrier 19 are formed on the conductive contact 22.
  • the insulation collar 9 and the insulating cover layer 20 are etched back. This can be done, for example, with a time-controlled wet etching of boron hydrofluoric acid or a reactive ion etching with CF 4 .
  • a selective silicon epitaxial layer is formed in the trench 5 above the insulation collar 9 on the exposed substrate 2.
  • the interface surface to the substrate 2 can then be cleaned of a natural oxide at 900 ° C. with the addition of hydrogen with a pressure of 20 torr.
  • a selective epitaxy is initiated at 800-1000 ° C. with the addition of silane and hydrogen for an undoped silicon layer, or with the addition of silane, hydrogen and arsine or phosphine for an in situ doping of the grown epitaxial layer.
  • the process elements consisting of undoped epitaxy, doped epitaxy and reflow process can also be repeated several times in succession in corresponding sequences be carried out.
  • the surface of the grown epitaxial layer is planarized by one or more reflow processes carried out during the selective epitaxy, which are carried out with the addition of hydrogen at 900-1100 ° C., and any growth defects in the epitaxial layer are eliminated.
  • this novel process has the advantage that the defect density or the growth defects in the in situ hydrogen reflow process at a temperature which is higher than the growth temperature Epitaxial layer can be reduced.
  • the specified reflow process can be performed during an epi ⁇ - tt F > F 1 c ⁇ ono cn O cn
  • F- P P- P Hi ⁇ - PP ⁇ - P ⁇ - tr ⁇ ⁇ - ⁇ - X F- ⁇ F 1 P ⁇ ⁇ P • d F- 3 Hl ⁇ VD P c ⁇
  • CD P- P CQ tr ⁇ - ⁇ - P- F- P -3 ⁇ tr P ⁇ P P CQ ⁇ - X ro P P- to P ro CD ⁇ - F- rt N p rr ⁇ to ⁇ P P P ⁇ . p. rt F- P P
  • Substrate 2 planarized. This is achieved, for example, with an RIE sinking process or with a reflow process.
  • the epitaxial growth of the epitaxial layer 24 can also be improved in this exemplary embodiment by one or more reflow processes carried out in the meantime, as a result of which growth defects in the epitaxial layer are reduced.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

Die vorliegende Erfindung betrifft eine Halbleiterspeicherzelle (1), die in einem Substrat (2) gebildet ist und einen Grabenkondensator (3) und einen Auswahltransistor (4) umfasst. Der Grabenkondensator (3) umfasst ein Kondensatordielektrikum (8) und eine leitende Grabenfüllung (10). Auf der leitenden Grabenfüllung (10) ist eine Diffusionsbarriere (19) angeordnet, auf der eine Epitaxieschicht (24) gebildet ist. Der Auswahltransistor (4) ist als planarer Transistor oberhalb des Grabenkondensators (3) angeordnet, wobei ein Drain-Dotiergebiet (13) des Auswahltransistors (4) in der Epitaxieschicht (24) angeordnet ist.

Description

Beschreibung
Halbleiterspeicherzelle mit Grabenkondensator und Auswahl- transistor und Verfahren zu ihrer Herstellung
Die vorliegende Erfindung betrifft eine Halbleiterspeicherzelle mit einem Grabenkondensator und einem Auswahltransistor sowie ein Verfahren zu ihrer Herstellung.
Integrierte Schaltungen (ICs) oder Chips verwenden Kondensatoren zum Zwecke der Ladungsspeicherung, wie z.B. ein dynamischer Schreib-/Lesespeicher mit wahlfreiem Zugriff (DRAM) . Der Ladungszustand in dem Kondensator repräsentiert dabei ein Datenbit .
Ein DRAM-Chip enthält eine Matrix von Speicherzellen, welche in Form von Zeilen und Spalten angeordnet sind und von Wort- leitungen und Bitleitungen angesteuert werden. Das Auslesen von Daten aus den Speicherzellen oder das Schreiben von Daten in die Speicherzellen wird durch die Aktivierung geeigneter Wortleitungen und Bitleitungen bewerkstelligt.
Üblicherweise enthält eine DRAM-Speicherzelle einen mit einem Kondensator verbundenen Transistor. Der Transistor enthält zwei Diffusionsgebiete, welche durch einen Kanal voneinander getrennt sind, der von einem Gate gesteuert wird. Abhängig von der Richtung des Stromflusses wird ein Diffusionsgebiet als Drain und das andere als Source bezeichnet. Das Drain-Gebiet ist mit der Bitleitung, das Source-Gebiet mit dem Gra- benkondensator und das Gate mit der Wortleitung verbunden.
Durch Anlegen geeigneter Spannungen an das Gate wird der Transistor so gesteuert, daß ein Stromfluß zwischen dem Drain- und dem Source-Gebiet durch den Kanal ein- und ausgeschaltet wird.
Die in dem Kondensator gespeicherte Ladung baut sich mit der Zeit aufgrund von Leckströmen ab. Bevor sich die Ladung auf einen unbestimmten Pegel unterhalb eines Schwellwertes abgebaut hat, muß der Kondensator aufgefrischt werden. Aus diesem Grund werden diese Speicherzellen als dynamisches RAM (DRAM) bezeichnet. Eine typische Ausgestaltung eines Halbleiterspei- chers mit einem Grabenkondensator und einem Auswahltransistor ist in der Patentschrift US 5,867,420 angegeben.
Ein Problem bei den bekannten DRAM-Varianten ist die Erzeugung einer ausreichend großen Kapazität des Grabenkondensa- tors . Diese Problematik verschärft sich in Zukunft durch die fortschreitende Miniaturisierung von Halbleiterbauelementen. Die kontinuierliche Erhöhung der Integrationsdichte bedeutet, daß die pro Speicherzelle zur Verfügung stehende Fläche und damit die Kapazität des Grabenkondensators immer weiter ab- nimmt. Eine zu geringe Kapazität des Grabenkondensators kann die Funktionstüchtigkeit und Verwendbarkeit der Speichervorrichtung widrig beeinflussen, da eine zu geringe Ladungsmenge in dem Grabenkondensator gespeichert wird.
Beispielsweise erfordern Leseverstärker einen ausreichenden Signalpegel für ein zuverlässiges Auslesen der in der Speicherzelle befindlichen Informationen. Das Verhältnis der Speicherkapazität des Grabenkondensators zu der Bitleitungskapazität ist entscheidend bei der Bestimmung des Signalpe- gels. Falls die Speicherkapazität des Grabenkondensators zu gering ist, kann dieses Verhältnis zu klein zur Erzeugung eines ausreichenden Signals in dem Leseverstärker sein.
Ebenfalls erfordert eine geringe Speicherkapazität eine hö- here Auffrischfrequenz, denn die in dem Grabenkondensator gespeicherte Ladungsmenge ist durch seine Kapazität begrenzt und nimmt zusätzlich durch Leckströme ab. Wird eine Mindest- ladungsmenge in dem Speicherkondensator unterschritten, so ist es nicht mehr möglich, die in ihm gespeicherte Informa- tion mit den angeschlossenen Leseverstärkern auszulesen, die Information geht verloren und es kommt zu Lesefehlern. ω
findet, hergestellt wird. Die Ausdiffusion des Dotierstoffs erstreckt sich dabei typischerweise über Strecken zwischen 50 und 150 Nanometer (nm) . Hierbei muß sichergestellt werden, daß der Dotierstoff nicht in den Kanal des Auswahltransistors diffundiert, wo er zu erhöhten Leckströmen durch den Transistor führen kann, welche die betreffende Speicherzelle unbrauchbar machen. Das bedeutet, daß eine theoretisch ohne Ausdiffusion mögliche Speicherzelle um die Größe der Ausdiffusion vergrößert werden muß.
Es ist die Aufgabe der Erfindung, eine Halbleiterspeicherzelle mit verringertem Platzbedarf und verbesserter Speicherzeit, sowie ein Verfahren zu ihrer Herstellung anzugeben.
Die Aufgabe wird gelöst durch eine Halbleiterspeicherzelle mit :
- Einem Graben, in dem ein Grabenkondensator angeordnet ist;
- einem Auswahltransistor, der als planarer Transistor oberhalb des Grabenkondensators ausgebildet ist; - einem Kondensatordielektrikum, das in dem Graben angeordnet ist;
- einer leitenden Grabenfüllung, die in dem Graben angeordnet ist ;
- einer Diffusionsbarriere, die auf der leitenden Grabenfül- lung angeordnet ist;
- einer epitaktisch über die Diffusionsbarriere gewachsenen Epitaxieschicht ;
- einem Source-Dotiergebiet des Auswahltransistors, das in der Epitaxieschicht angeordnet ist.
Durch die erfindungsgemäße Anordnung wird zunächst eine Diffusionsbarriere auf der leitenden Grabenfüllung angeordnet. Die Diffusionsbarriere hat die Aufgabe, in der leitenden Grabenfüllung befindlichen Dotierstoff an einer Ausdiffusion zu hindern, die den Auswahltransistor schädigen könnte. Neu ist dabei, daß die Diffusionsbarriere horizontal ausgebildet ist. Um den von der Speicherzelle verwendeten Platz möglichst
liegenden epitaktisch aufgewachsenen Epitaxieschicht. Das Innenloch in der Deckschicht gewährleistet allerdings, daß ein elektrischer Kontakt zwischen der leitenden Grabenfüllung und dem in der Epitaxieschicht angeordneten Source-Dotiergebiet des Auswahltransistors hergestellt werden kann. Eine weitere Variante der Erfindung sieht vor, daß in dem Innenloch ein leitender Kontakt angeordnet ist. Der leitende Kontakt ist so ausgebildet, daß er die leitende Grabenfüllung kontaktiert und das Innenloch der dielektrischen Schicht ausfüllt. Bei- spielsweise umfaßt die leitende Grabenfüllung Wolfram, Wolframnitrid, Titannitrid, Arsen oder Phosphor dotiertes Poly- bzw. amorphes Silizium.
Eine weitere vorteilhafte Ausgestaltung der Erfindung sieht vor, daß der leitende Kontakt die leitende Grabenfüllung an das Source-Dotiergebiet des Auswahltransistö s anschließt. Diese Anordnung stellt einen leitenden Kontakt zwischen dem Grabenkondensator und dem Auswahltransistor her.
In einer weiteren vorteilhaften Ausgestaltung der Erfindung ist die Querschnittsfläche des Innenlochs in der dielektrischen Schicht kleiner als die Querschnittsfläche des Grabens . Durch diese Ausgestaltung ist gewährleistet, daß der Graben einen großen Querschnitt aufweisen kann, und damit der Gra- benkondensator eine große Kapazität besitzt, selbst wenn der Auswahltransistor relativ klein ausgebildet wird. Dadurch wird ein kleines Source-Dotiergebiet ermöglicht, da die Querschnittsfläche des Innenlochs kleiner ausgebildet wird als die Querschnittsfläche des Grabens, die somit an die Größe des Source-Dotiergebiets angepaßt werden kann. Das kleine
Source-Dotiergebiet besitzt zusätzlich den Vorteil, daß der Leckstrom zwischen Kanal und Source-Dotiergebiet reduziert ist.
Weiterhin ist vorgesehen, daß die isolierende Deckschicht als seitlicher Randsteg ausgebildet ist. Die Ausbildung der isolierenden Deckschicht als seitlicher Randsteg umfaßt bei- spielsweise, daß die isolierende Deckschicht mit einer Spacer-Technik hergestellt wird. Dazu wird eine isolierende Schicht konform auf der Oberfläche abgeschieden und zurückgeätzt, wobei die isolierende Deckschicht als seitlicher Rand- steg in dem Graben ausgebildet wird.
Eine weitere Ausgestaltung der Erfindung sieht vor, daß die isolierende Deckschicht eine Oberkante aufweist, und die Diffusionsbarriere vollständig unterhalb der Oberkante angeord- net ist. Der Vorteil dieser Anordnung ist eine kostengünstige Herstellung. Ein weiterer Vorteil ist, falls sich Kristallversetzungen an der Grenzfläche bilden, so können diese wegen der dielektrischen ringförmigen Schicht nicht durch Gleiten den Kontaktbereich verlassen.
Eine weitere Ausgestaltung der erfindungsgemäßen Anordnung sieht vor, daß die Deckschicht eine Oberkante aufweist und der leitende Kontakt oberhalb der Oberkante angeordnet ist . Der Vorteil dieser Anordnung ist eine größere Kontaktfläche und somit ein reduzierter Widerstand, insbesondere dann wenn eine dünne dielektrische Barriere wie z.B. 1 nm dickes Siliziumnitrid verwendet wird.
Weiterhin ist vorgesehen, daß die Diffusionsbarriere auf dem leitenden Kontakt angeordnet ist.
Bezüglich des Verfahrens wird die gestellte Aufgabe gelöst durch ein Verfahren zur Herstellung einer Halbleiterspeicherzelle mit: - Bilden eines Grabenkondensators in einem Graben, der einen oberen Bereich und einen unteren Bereich aufweist und mit einer leitenden Grabenfüllung gefüllt ist; - Bilden einer Diffusionsbarriere auf der leitenden Grabenfüllung; - Epitaktisches Überwachsen der Diffusionsbarriere mit einer Epitaxieschicht ; - anschließend Bilden eines Auswahltransistors als planaren Transistor oberhalb des Grabenkondensators, wobei ein Source-Dotiergebiet des Auswahltransistors in der Epitaxieschicht gebildet wird.
Eine Ausgestaltung des erfindungsgemäßen Verfahren sieht vor, daß nach einem epitaktischen Überwachsen der Diffusionsbarriere ein Reflow-Prozeß bei einer höheren Temperatur durchgeführt wird als das epitaktische Überwachsen. Der Vorteil ei- nes Reflow-Prozesses besteht darin, daß das epitaktisch aufgewachsene Silizium durch die erhöhte Temperatur beispielsweise durch einen Fließeffekt eine Oberfläche planarisieren kann und Wachstumsdefekte ausgeheilt werden.
Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß der Reflow-Prozeß unter Zugabe von Wasserstoff durchgeführt wird. Der Vorteil dieses Verfahrensschrittes besteht darin, daß eine verbesserte Planarisierung und eine weitere Reduzierung von Wachstumsdefekten erreicht wird.
Weitere vorteilhafte Ausgestaltungen sind Gegenstand der abhängigen Ansprüche .
Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen und Figuren näher erläutert. In den Figuren zeigen:
Figur 1 einen Grabenkondensator mit einem Auswahltransistor;
Figur 2 ein weiteres Ausführungsbeispiel eines Grabenkondensators mit einem Auswahltransistor;
Figur 3 ein weiteres Beispiel eines Grabenkondensators mit Auswahltransistor, wobei der Grabenkondensator mit einem leitenden Kontakt an den Auswahltransistor angeschlossen ist; Figuren 4 bis 8 ein Herstellungsverfahren zur Bildung der in Figur 3 dargestellten Speicherzelle;
Figuren 9 bis 11 ein Herstellungsverfahren zur Bildung der in Figur 2 dargestellten Speicherzelle.
In Figur 1 ist eine erfindungsgemäße Speicherzelle 1 dargestellt. Die Speicherzelle 1 ist in einem Substrat 2 gebildet. Üblicherweise handelt es sich bei dem Substrat 2 um Silizium, welches leicht p- bzw. n-dotiert (1015 - 1017 Dotierstoffatome pro Kubikzentimeter) sein kann. Die Speicherzelle 1 umfaßt einen Grabenkondensator 3 und einen Auswahltransistor 4. Der Grabenkondensator 3 ist in einem Graben 5 gebildet, wobei der untere Bereich des Grabens 5 von einer vergrabenen Platte 6 umgeben ist. Bei der vergrabenen Platte 6 handelt es sich um eine leitfähige Schicht, die beispielsweise durch Einbringen von Dotierstoff in das Substrat 2 gebildet werden kann. Entsprechend der Grunddo ierung des Substrats 2, die n- bzw. p- Dotierung aufweisen kann, ist die vergrabene Platte mit bis zu 1021 Dotierstoffe/cm3 wesentlich stärker dotiert. Die vergrabene Platte 6 wird von einer vergrabenen Wanne 7 elektrisch kontaktiert, bei der es sich ebenfalls um eine dotierte Schicht handelt, die den gleichen Dotierstofftyp auf- weist wie die vergrabene Platte 6. In einem oberen Bereich des Grabens 5 ist ein Isolationskragen 9 angeordnet. Üblicherweise ist der Isolationskragen 9 aus Siliziumoxid, Siliziumnitrid bzw. einem Siliziu oxynitrid gebildet. Weiterhin ist in dem Graben 5 eine dielektrische Schicht 8 gebildet, die in dem unteren Bereich des Grabens 5 die vergrabene
Platte 6 isoliert und in dem oberen Bereich des Grabens 5 auf dem Isolationskragen 9 verläuft. Die dielektrische Schicht 8 ist beispielsweise aus einem Siliziumoxynitrid gebildet. Wahlweise kann es sich auch um einen Schichtstapel aus Sili- ziumoxid, Siliziumnitrid und Siliziumoxynitrid handeln. Die dielektrische Schicht 8 hat die Aufgabe, die vergrabene Platte 6 gegen eine leitende Grabenfüllung 10, die in dem Graben 5 angeordnet ist, zu isolieren. Die vergrabene Platte 6 stellt dabei eine äußere Kondensatorelektrode, die leitende Grabenfüllung 10 eine innere Kondensatorelektrode und die dielektrische Schicht 8 das Kondensatordielektrikum dar.
Zur Isolation von benachbarten Speicherzellen, die in Figur 1 nicht weiter dargestellt sind, dient ein Isolationsgraben 11, der üblicherweise als STI (shallow trench Isolation) bezeichnet wird. Der Auswahltransistor 4 umfaßt ein Source-Gebiet 12, ein Drain-Gebiet 13 und ein Gate 14, auf dem eine Wort- leitung 15 angeordnet ist. Das Source-Gebiet 12 ist mit einem Bitleitungskontakt 16 an eine Bitleitung 17 angeschlossen. Die Bitleitung 17 wird von der Wortleitung 15 mittels einer Zwischenisolation 18 isoliert. Das Drain-Gebiet 13 liegt oberhalb des Grabens 5, wobei das Drain-Gebiet 13 mittels einer Diffusionsbarriere 19 an die leitende Grabenfüllung 10 angeschlossen ist. Üblicherweise ist die leitende Grabenfüllung 10 als hochdotiertes und damit niederohmiges Silizium ausgebildet. Um zu verhindern, daß die Dotierung der leiten- den Grabenfüllung 10 in das Drain-Gebiet 13 oder womöglich in den Kanal des Auswahltransistors 4 diffundiert, ist eine Diffusionsbarriere 19 zwischen der leitenden Grabenfüllung 10 und dem Drain-Dotiergebiet 13 angeordnet. In diesem Ausführungsbeispiel ist die Diffusionsbarriere 19 planar auf der leitenden Grabenfüllung 10 angeordnet. Die Diffusionsbarriere 19 erstreckt sich dabei von der dielektrischen Schicht 8 bis zu dem Isolationsgraben 11.
In Figur 2 ist ein weiteres Ausführungsbeispiel einer erfin- dungsgemäßen Speicherzelle 1 dargestellt. Der Unterschied zu Figur 1 besteht darin, daß auf der leitenden Grabenfüllung 10 eine isolierende Deckschicht 20 mit einem Innenloch 21 angeordnet ist. In dem Innenloch 21 ist in diesem Ausführungsbei- spiel die Diffusionsbarriere 19 angeordnet. Beispielsweise ist die isolierende Deckschicht 20 aus Siliziumoxid oder Siliziumnitrid bzw. einem Siliziumoxynitrid gebildet. Die Diffusionsbarriere 19 kontaktiert die leitende Grabenfüllung 10 mit dem Drain-Dotiergebiet 13. Da ein Teil der Querschnittsfläche des Grabens 5 von der isolierenden Deckschicht 20 bedeckt wird, und lediglich der Bereich des Innenlochs 21 und die Diffusionsbarriere 19 von dem Drain-Gebiet 13 kontaktiert werden, kann das Drain-Gebiet 13 und damit der Auswahltransistor 4 wesentlich kleiner ausgebildet werden. Dies hat den Vorteil, daß ein größerer Anteil der Substratoberfläche von dem Grabenkondensator 3 genutzt werden kann, und damit die Kapazität des Grabenkondensators 3 gesteigert werden kann.
Mit Bezug auf Figur 3 ist ein weiteres Ausführungsbeispiel einer erfindungsgemäßen Speicherzelle 1 dargestellt. Der Unterschied zu Figur 2 besteht darin, daß in dem Innenloch 21, das in der isolierenden Deckschicht 20 angeordnet ist, ein leitender Kontakt 22 gebildet ist. Der leitende Kontakt 22 ist seinerseits mit einer Diffusionsbarriere 19 bedeckt, so daß die Ausdiffusion von Dotierstoff aus der leitenden Grabenfüllung 10 durch die Diffusionsbarriere 19 verhindert wird. Der leitende Kontakt 22 ist so gebildet, daß er über eine Oberkante 27 der isolierenden Deckschicht 20 hinausragt und somit in das Drain-Dotiergebiet 13 hineinragt . Dadurch wird ein niederohmiger Kontakt zwischen der leitenden Grabenfüllung 10 und dem Drain-Gebiet 13 gewährleistet.
Mit Bezug auf die Figuren 4 bis 8 wird ein Verfahren zur Herstellung der in Figur 3 dargestellten Speicherzelle 1 beschrieben. Mit Bezug auf Figur 4 wird ein Substrat 2, bei dem es sich beispielsweise um ein p-dotiertes Siliziumsubstrat handelt, bereitgestellt. Auf dem Substrat 2 wird eine Maske 23 angeordnet, die dazu verwendet wird, den Graben 5 zu ätzen. Mit den üblichen Verfahren wird anschließend der Isolationskragen 9 in dem oberen Bereich des Grabens 5 gebildet. Durch Einbringen von Dotierstoff in den Graben 5 wird in dem unteren Bereich des Grabens 5 die vergrabene Platte 6 gebil- det . Da das Substrat 2 schwach p-dotiert ist, wird als Dotierung der vergrabenen Platte 6 eine hohe n-Dotierung gewählt. Die vergrabene Wanne 7 kann beispielsweise durch eine Implan- ω C* to t μ> 1
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Schicht bzw. eine Diffusionsbarriere 19 auf dem leitenden Kontakt 22 gebildet werden.
Mit Bezug auf Figur 7 wird der Isolationskragen 9 und die isolierende Deckschicht 20 zurückgeätzt. Dies kann beispielsweise mit einer zeitgesteuerten Bor-Flußsäure-Naßätzung bzw. einem reaktiven Ionenätzen mit CF4 durchgeführt werden.
Mit Bezug auf Figur 8 wird in dem Graben 5 oberhalb des Iso- lationskragens 9 auf das freigelegte Substrat 2 eine selektive Silizium-Epitaxieschicht gebildet. Dazu wird beispielsweise eine trockene Flußsäure-Vorreinigung 'durchgeführt . Anschließend kann bei 900 °C unter Zugabe von Wasserstoff mit einem Druck von 20 Torr die Interfacefläche zu dem Substrat 2 von einem natürlichen Oxid gereinigt werden. Es wird eine selektive Epitaxie bei 800 - 1000 °C unter Zugabe von Silan und Wasserstoff für eine undotierte Siliziumschicht, oder unter Zugabe von Silan, Wasserstoff und Arsin bzw. Phosphin für eine in situ Dotierung der aufgewachsenen Epitaxieschicht eingeleitet. Geeignet ist auch zunächst eine undotierte Epitaxieschicht zu wachsen, einen Reflow-Prozeß durchzuführen und anschließend eine Arsen bzw. Phosphor in situ dotierte Epitaxieschicht aufzuwachsen, die Prozeßelemente bestehend aus undotierter Epitaxie, dotierter Epitaxie und Reflow-Pro- zeß können in entsprechenden Sequenzen auch mehrmals hintereinander ausgeführt werden. Durch einen bzw. mehrere während der selektiven Epitaxie durchgeführte Reflow-Prozesse, die unter Zugabe von Wasserstoff bei 900 - 1100 °C durchgeführt werden, wird die Oberfläche der aufgewachsenen Epitaxie- Schicht planarisiert und es werden eventuelle Wachstumsdefekte in der Epitaxieschicht beseitigt . Im Vergleich zur herkömmlichen Epitaxie, die ebenfalls durchgeführt werden kann, hat dieser neuartige Prozeß den Vorteil, daß durch einen in situ Wasserstoff-Reflow-Prozeß bei einer Temperatur, die hö- her als die Wachstumstemperatur ist, die Defektdichte bzw. die Wachstumsdefekte in der Epitaxieschicht vermindert werden können. Der angegebene Reflow-Prozeß kann während einer Epi- <- t t F> F1 cπ o n o cn O cn
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Substrates 2 planarisiert. Dies wird beispielsweise mit einem RIE-Einsenkprozeß oder mit einem Reflow-Prozeß erreicht . Das epitaktische Wachstum der Epitaxieschicht 24 kann auch in diesem Ausführungsbeispiel durch einen oder mehrere zwischenzeitlich durchgeführte Reflow-Prozesse verbessert werden, wodurch Wachstumsdefekte in der Epitaxieschicht verringert werden.

Claims

Patentansprüche
1. Halbleiterspeicher mit:
- einem Graben (5) , in dem ein Grabenkondensator (3) angeord- net ist;
- einem Auswahltransistor (4) , der als planarer Transistor oberhalb des Grabenkondensators (3) angeordnet ist;
- einem Kondensatordielektrikum (8) , das in dem Graben (5) angeordnet ist; - einer leitenden Grabenfüllung (10) , die in dem Graben (5) angeordnet ist;
- einer Diffusionsbarriere (19) , die auf der leitenden Grabenfüllung (10) angeordnet ist;
- einer epitaktisch über die Diffusionsbarriere (19) gewach- senen Epitaxieschicht (24) ;
- einem Drain-Dotiergebiet (13) des Auswahltransistors (4) , das in der Epitaxieschicht (24) angeordnet ist.
2. Halbleiterspeicher nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß das Drain-Dotiergebiet (13) des Auswahltransistors (4) von unten mit der Diffusionsbarriere (19) kontaktiert wird.
3. Halbleiterspeicher nach einem der Ansprüche 1 oder 2, d a du r c h g e k e n n z e i c hn e t, daß die Diffusionsbarriere (19) horizontal angeordnet ist.
4. Anordnung nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß auf der leitenden Grabenfüllung (10) eine isolierende Deckschicht (20) mit einem Innenloch (21) angeordnet ist.
5. Halbleiterspeicher nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t, daß in dem Innenloch (21) ein leitender Kontakt (22) angeordnet ist .
6. Halbleiterspeicher nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß der leitende Kontakt (22) die leitende Grabenfüllung (10) an das Drain-Dotiergebiet (13) des Auswahltransistors (4) an- schließt.
7. Halbleiterspeicher nach einem der Ansprüche 4 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß die Querschnittsfläche des Innenlochs (21) in der isolieren- den Deckschicht (20) kleiner ist als die Querschnittsfläche des Grabens (5) .
8. Halbleiterspeicher nach einem der Ansprüche 4 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß die isolie- rende Deckschicht (20) als seitlicher Randsteg ausgebildet ist .
9. Halbleiterspeicher nach einem der Ansprüche 4 bis 8, d a d u r c h g e k e n n z e i c h n e t, daß die isolierende Deckschicht (20) eine Oberkante (27) aufweist und die Diffusionsbarriere (19) vollständig unterhalb der Oberkante (27) angeordnet ist.
10. Halbleiterspeicher nach einem der Ansprüche 4 bis 9, d a d u r c h g e k e n n z e i c h n e t, daß die isolierende Deckschicht (20) eine Oberkante (27) aufweist und der leitende Kontakt (22) oberhalb der Oberkante (27) angeordnet ist .
11. Halbleiterspeicher nach einem der Ansprüche 5 bis 10, d a d u r c h g e k e n n z e i c h n e t, daß die Diffusionsbarriere (19) auf dem leitenden Kontakt (22) angeordnet ist.
12. Verfahren zur Herstellung einer Halbleiterspeicherzelle mit den Schritten: - Bilden eines Grabenkondensators (3) in einem Graben (5) , der einen oberen Bereich und einen unteren Bereich aufweist und mit einer leitenden Grabenfüllung (10) gefüllt ist;
- Bilden einer Diffusionsbarriere (19) auf der leitenden Gra- benfüllung (10) ;
- epitaktisches Überwachsen der Diffusionsbarriere (19) mit einer Epitaxieschicht (24) ;
- anschließendes Bilden eines Auswahltransistors (4) als planarer Transistor oberhalb des Grabenkondensators (3), wobei ein Drain-Gebiet (13) des Auswahltransistors (4) in der Epitaxieschicht (24) gebildet wird.
13. Verfahren nach Anspruch 12, d a d u r c h g e k e n n z e i c h n e t, daß nach einem epitaktischen Überwachsen der Dif usionsbar- riere (19) ein Reflow-Prozeß bei einer höheren Temperatur durchgeführt wird als das epitaktische Überwachsen.
14. Verfahren nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t, daß der Reflow-Prozeß unter Zugabe von Wasserstoff durchgeführt wird.
15. Verfahren nach einem der Ansprüche 13 oder 14, d a d u r c h g e k e n n z e i c h n e t, daß die Prozeßabfolge bestehend aus epitaktischem Aufwachsen und Reflow-Prozeß mindestens einmal wiederholt wird.
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