EP1122680A1 - Analogmultiplizierer - Google Patents

Analogmultiplizierer Download PDF

Info

Publication number
EP1122680A1
EP1122680A1 EP01101088A EP01101088A EP1122680A1 EP 1122680 A1 EP1122680 A1 EP 1122680A1 EP 01101088 A EP01101088 A EP 01101088A EP 01101088 A EP01101088 A EP 01101088A EP 1122680 A1 EP1122680 A1 EP 1122680A1
Authority
EP
European Patent Office
Prior art keywords
transistors
signal
analog multiplier
emitter
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP01101088A
Other languages
English (en)
French (fr)
Inventor
Guenter Donig
Josef Schmal
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1122680A1 publication Critical patent/EP1122680A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
    • G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function

Definitions

  • the invention relates to an analog multiplier circuit for multiplying two difference signals.
  • Analog multipliers multiply two difference signals with each other so that at the output of an analog multiplier the multiplied signal can be derived.
  • Analog multiplier are used, for example, in mobile radio applications.
  • the intermediate frequency is formed, for example, in the GSM mobile radio standard the received signal coupled into the antenna preamplified and in an analog multiplier respectively Down mixer with a local oscillator signal multiplied so that at the output of the analog multiplier a multiplied signal, the intermediate frequency signal, for further processing is available.
  • a generic analog multiplier is a Gilbert cell known and for example in Gray, Meyer: “Analysis and Design of Analog Integrated Circuits ", third edition 1993, John Wiley and Sons, pages 667-681.
  • This Gilbert multiplier circuit is bipolar npn transistors built. An emitter-coupled The pair of transistors is in series with two, cross-coupled, emitter-coupled pairs of transistors.
  • the Gilbert cell allows the multiplication of two difference signals, a four-quadrant multiplication is possible is.
  • the Gilbert cell described has the disadvantage that that it has only a very small linear range.
  • the DC transfer characteristic the Gilbert cell is the product of the hyperbolic Tangent functions of the two differential input voltages.
  • the tangent hyperbolic function is but only for small arguments, i.e. small differential voltage values, linear. However, only in the linear range the differential voltage signals without distortion by the multiplier processed further.
  • Mobile radio systems are increasingly used in motor vehicles used. For example, with car phones, in their Receiving path analog multiplier used as a down mixer higher linearity is required or a larger linearity range of the Mixer.
  • the object of the present invention is an analog multiplier specify which has a higher linearity.
  • this task is performed by an analog multiplier solved, with two first transistors connected to each other are connected, and to which a first difference signal can be supplied is, with two second, emitter-coupled transistors, with two third, emitter-coupled transistors, the two second transistors with the two third transistors are cross-coupled, with a first transistor in series to the two second transistors, and being another first transistor in series with the two third transistors is connected, the two second and two third transistors a second difference signal can be supplied, and wherein on the two second and on the two third transistors a third differential signal can be derived as an output signal is, the two first transistors MOS transistors are whose gates are interconnected.
  • MOS transistors are used as an input stage.
  • the analog multiplier has two first transistors, which are connected to each other and to which a first one multiplying difference signal can be supplied.
  • the first two transistors are each emitter-coupled Transistor pair switched, two second transistors each, the emitters of which are connected to one another, and two third transistors, whose emitters are connected, one Form transistor pair. These pairs of transistors are crossed coupled with each other.
  • the base connections of the second respectively third transistor is a second one to be multiplied Differential signal can be supplied. At the collector connections of the second and third transistors the multiplied signal can be tapped.
  • the one described Circuit for forming an analog multiplier has the Advantage of a higher linearity or a larger one linear range.
  • MOS transistors each through a resistor switched to ground.
  • the gates of the two MOS transistors connected and the connection node is connected to ground via a capacitor. At this point a bias voltage can be set.
  • fourth transistors for Formation of a cascode circuit arranged. It is in each case a fourth transistor in series between a first transistor and one of the second and third transistors, respectively formed, emitter-coupled transistor pair switched. This arrangement has the advantage of higher linearity to combine with a low supply voltage.
  • MOS transistors have between drain and source respectively parasitic capacitances between gate and drain. At high Frequencies will be without the use of the fourth transistors the path from the emitter nodes of the second transistors or from the emitter nodes of the third transistors relatively low impedance by mass. That to the multiplier circuit Generatable second difference signal generated at the emitter nodes of the second or third Transistors through a rectification process on the base-emitter diodes of the second and third transistors a common mode voltage signal at twice the frequency of the second, feedable difference signal. This Common mode voltage signal generates a common mode current signal, because of the MOS transistors with parasitic capacitances low-resistance paths are formed.
  • This Common mode current signal in turn generates at the output of the circuit at a connectable load resistor Common mode voltage signal, which has a high signal amplitude if the load resistance is large.
  • the high Common mode voltage signal is superimposed on the useful signal on Exit, that is to the second or third Transistors tapped third difference signal. It leads that the useful signal output level of the multiplier circuit even before the actual linearity limit in the Limit reached.
  • An increase in the supply voltage reduces the limitation of the useful signal level at the output of the Multiplier.
  • the insertion of fourth transistors in the Circuit prevents low-resistance paths from being formed and thus this circuit has besides the advantage of the higher one Linearity added the advantage of the low supply voltage on. Because there is an increase in the supply voltage due to the system often impossible or not desirable.
  • Figure 1 shows a first embodiment of an analog multiplier with a MOS input stage.
  • the entrance stage has two first transistors in MOS technology, wherein the gates of the first transistors connected together are.
  • the source connections of the transistors are each one Resistor R1, R1 'connected to ground.
  • the connected Gates of transistors T1, T1 ' are via a capacitor C1 laid by mass.
  • a bias bias U1 is across capacitor C1 and on respectively can be applied to the gate of the first transistors T1, T1 '.
  • the drain connections of the first transistors T1, T1 ' are each with the emitter connections of an emitter-coupled transistor pair connected.
  • two second transistors and two third transistors each a pair of transistors.
  • the emitters of the two second transistors are connected in node E2, the emitter connections of the two third transistors are in Node E3 connected.
  • the two of the second and third Transistors pairs formed by transistors are cross-coupled.
  • the basic connections of the two neighboring ones are Transistors T2 ', T3 connected, as well as the base connections of the transistors T2, T3 '.
  • These basic connections a second difference signal LO, LO 'can be supplied.
  • the collector connections of the transistors T2, T3 and T2 ', T3' connected with each other. At the collector connections of this the two pairs of transistors is the multiplied signal as third differential signal can be derived.
  • the use of a MOS input stage leads to an advantageous, larger linearity range the multiplier circuit.
  • MOS transistors have larger ones than bipolar transistors parasitic capacitances, especially between gate and Drain and between drain and substrate. These capacities of MOS transistors are also called feedback capacitance and Designated output capacity.
  • FLO frequency of the at the second difference signal input LO, LO 'feedable signal through a rectification process on the base-emitter diodes the second and third transistors T2, T2 ', T3, T3' as a common mode voltage signal with twice the frequency (two times FLO) is measurable at the emitter nodes E2, E3.
  • Illustration 2 shows the circuit arrangement with the shown parasitic capacitances CDS, CDS ', CGD, CGD ', as well as with the common mode currents caused thereby, I, I 'of the frequency two times FLO. If at the output of the analog multiplier, that means at the collector connections of the second and third transistors, high load resistance is connected, so the common mode current signal at the output into a common mode voltage signal of high signal amplitude converted.
  • FIG. 3 shows a second embodiment of the present Invention in which the increased linearity range is reached without increasing the supply voltage.
  • Bipolar transistors have significantly lower parasitic capacities compared to MOS transistors. Because of this, there are additional ones Bipolar transistors T4, T4 'between the emitter nodes E2, E3 and the drain connections of the first transistors T1, T1 'switched.
  • the collector connection is the Transistors T4, T4 'each connected to an emitter node E2, E3, and the emitter terminals of the fourth transistors T4, T4 'are with the drain connections of the first transistors T1, T1 'connected.
  • FIG. 4 finally shows an application example of the described Analog multiplier circuit AM in the receiver path of a mobile radio system.
  • the second differential signal input of the analog multiplier AM is with a Local oscillator connected to the inputs LO, LO '.
  • the multiplied signal is at the outputs MO, MO 'of the analog multiplier to disposal. In the reception path of a mobile radio system this output signal is the intermediate frequency signal.
  • the increased linearity range of an analog multiplier now allows a circuit arrangement according to FIG 4 in an advantageous manner, for example in motor vehicle mobile radio systems to use.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Amplifiers (AREA)

Abstract

Die vorliegende Erfindung sieht einen Analogmultiplizierer (AM) mit einer MOS-Eingangsstufe (T1, T1') vor. Dadurch ist eine Vergrößerung des Linearitätsbereichs des Multiplizierers erreichbar. In einer Weiterbildung der Erfindung ist eine Kaskode-Schaltung mit einem zusätzlichen Paar von Bipolar-Transistoren (T4, T4') angegeben, wodurch eine höhere Linearität ohne Erhöhung der Versorgungsspannung erreichbar ist. Solche Analogmultiplizierer (AM) werden beispielsweise als Abwärtsmischer in Empfangspfaden von Mobilfunksystemen eingesetzt.

Description

Die Erfindung betrifft eine Analog-Multiplizierer-Schaltung zur Multiplikation zweier Differenzsignale.
Analogmultiplizierer multiplizieren zwei Differenzsignale miteinander, so daß am Ausgang eines Analogmultiplizierers das multiplizierte Signal ableitbar ist. Analogmultiplizierer werden beispielsweise in Mobilfunkanwendungen eingesetzt. Zur Bildung der Zwischenfrequenz wird beispielsweise beim GSM-Mobilfunk-Standard das in die Antenne eingekoppelte Empfangssignal vorverstärkt und in einem Analogmultiplizierer beziehungsweise Abwärtsmischer mit einem Lokaloszillator-Signal multipliziert, so daß am Ausgang des Analogmultiplizierers ein multipliziertes Signal, das Zwischenfrequenz-Signal, zur weiteren Verarbeitung zur Verfügung steht.
Ein gattungsbildender Analogmultiplizierer ist als Gilbert-Zelle bekannt und beispielsweise in Gray, Meyer: "Analysis and Design of Analog Integrated Circuits", third edition 1993, John Wiley and Sons, auf den Seiten 667 bis 681 beschrieben. Diese Gilbert-Multiplizierschaltung ist aus bipolaren npn-Transistoren aufgebaut. Ein emittergekoppeltes Transistorenpaar ist in Serie zu zwei, über Kreuz gekoppelten, emittergekoppelten Transistorenpaaren geschaltet. Die Gilbert-Zelle erlaubt die Multiplikation zweier DifferenzSignale, wobei eine Vier-Quadranten-Multiplikation möglich ist. Die beschriebene Gilbert-Zelle weist den Nachteil auf, daß sie nur einen sehr kleinen linearen Bereich hat. Die DC-Transferkennlinie der Gilbert-Zelle ist das Produkt der hyperbolischen Tangensfunktionen der beiden Differenz-Eingangsspannungen. Die Tangens-Hyperbolicus-Funktion ist aber nur für kleine Argumente, das heißt kleine Differenzspannungswerte, linear. Nur im linearen Bereich jedoch werden die Differenzspannungssignale verzerrungsfrei durch den Multiplizierer weiterverarbeitet.
Mobilfunksysteme werden in zunehmendem Maße in Kraftfahrzeugen eingesetzt. Beispielsweise bei Autotelefonen, in deren Empfangspfad Analogmultiplizierer als Abwärtsmischer eingesetzt werden, besteht die Forderung nach einer höheren Linearität beziehungsweise einem größeren Linearitätsbereich des Mischers.
Aufgabe der vorliegenden Erfindung ist es, einen Analogmultiplizierer anzugeben, welcher eine höhere Linearität aufweist.
Erfindungsgemäß wird diese Aufgabe von einem Analogmultiplizierer gelöst, mit zwei ersten Transistoren, die miteinander verbunden sind, und denen ein erstes Differenz-Signal zuführbar ist, mit zwei zweiten, emittergekoppelten Transistoren, mit zwei dritten, emittergekoppelten Transistoren, wobei die zwei zweiten Transistoren mit den zwei dritten Transistoren über Kreuz gekoppelt sind, wobei ein erster Transistor in Serie zu den zwei zweiten Transistoren, und wobei ein anderer erster Transistor in Serie zu den zwei dritten Transistoren geschaltet ist, wobei den zwei zweiten und zwei dritten Transistoren ein zweites Differenz-Signal zuführbar ist, und wobei an den zwei zweiten und an den zwei dritten Transistoren ein drittes Differenz-Signal als Ausgangssignal ableitbar ist, wobei die zwei ersten Transistoren MOS-Transistoren sind, deren Gates miteinander verbunden sind.
Um den Linearitätsbereich des Analogmultiplizierers zu vergrößern, werden MOS-Transistoren als Eingangsstufe verwendet.
Der Analogmultiplizierer weist zwei erste Transistoren auf, welche miteinander verbunden sind, und denen ein erstes, zu multiplizierendes Differenz-Signal zuführbar ist. In Serie zu den beiden ersten Transistoren ist jeweils ein emittergekoppeltes Transistorpaar geschaltet, wobei je zwei zweite Transistoren, deren Emitter miteinander verbunden sind, sowie zwei dritte Transistoren, deren Emitter verbunden sind, ein Transistorpaar bilden. Diese Transistorpaare sind über Kreuz miteinander gekoppelt. Den Basisanschlüssen der zweiten beziehungsweise dritten Transistoren ist ein zweites, zu multiplizierendes Differenz-Signal zuführbar. An den Kollektoranschlüssen der zweiten beziehungsweise dritten Transistoren ist das multiplizierte Signal abgreifbar. Die beschriebene Schaltung zur Bildung eines Analogmultiplizierers weist den Vorteil einer höheren Linearität beziehungsweise eines größeren linearen Bereichs auf.
In einer vorteilhaften Ausführungsform der vorliegenden Erfindung sind die MOS-Transistoren über je einen Widerstand nach Masse geschaltet.
In einer weiteren vorteilhaften Ausbildung der Erfindung sind die Gates der beiden MOS-Transistoren verbunden und der Verbindungsknoten ist über einen Kondensator nach Masse geschaltet. An diesem Punkt ist eine Bias-Spannung einstellbar.
In einer weiteren, vorteilhaften Ausführungsform der vorliegenden Erfindung sind zusätzliche, vierte Transistoren zur Bildung einer Kaskode-Schaltung angeordnet. Dabei ist jeweils ein vierter Transistor in Serie zwischen einem ersten Transistor und ein von den zweiten beziehungsweise dritten Transistoren gebildetes, emittergekoppeltes Transistorpaar geschaltet. Diese Anordnung hat den Vorteil, die höhere Linearität mit einer geringen Versorgungsspannung zu kombinieren.
MOS-Transistoren haben zwischen Drain und Source beziehungsweise zwischen Gate und Drain parasitäre Kapazitäten. Bei hohen Frequenzen wird ohne die Verwendung der vierten Transistoren der Pfad von den Emitterknoten der zweiten Transistoren beziehungsweise von den Emitterknoten der dritten Transistoren nach Masse relativ niederohmig. Das an die Multipliziererschaltung anlegbare zweite Differenz-Signal generiert an den Emitterknoten der zweiten beziehungsweise dritten Transistoren durch einen Gleichrichtvorgang an den Basis-Emitter-Dioden der zweiten beziehungsweise dritten Transistoren ein Gleichtaktspannungssignal mit der doppelten Frequenz des zweiten, zuführbaren Differenz-Signals. Dieses Gleichtaktspannungssignal erzeugt ein Gleichtaktstromsignal, da durch die mit parasitären Kapazitäten behafteten MOS-Transistoren niederohmige Pfade gebildet sind. Dieses Gleichtaktstromsignal erzeugt wiederum am Ausgang der Schaltung an einem anschließbaren Lastwiderstand ein Gleichtaktspannungssignal, welches eine hohe Signalamplitude aufweist, wenn der Lastwiderstand groß ist. Das hohe Gleichtaktspannungssignal überlagert sich dem Nutzsignal am Ausgang, das heißt dem an den zweiten beziehungsweise dritten Transistoren abgreifbaren dritten Differenz-Signal. Es führt dazu, daß der Nutzsignalausgangspegel der Multipliziererschaltung schon vor der eigentlichen Linearitätsgrenze in die Begrenzung gelangt. Eine Erhöhung der Versorgungsspannung verringert die Begrenzung des Nutzsignalpegels am Ausgang des Multiplizierers. Das Einfügen von vierten Transistoren in die Schaltung verhindert, daß niederohmige Pfade gebildet werden, und somit weist diese Schaltung neben dem Vorteil der höheren Linearität zusätzlichen den Vorteil der geringen Versorgungsspannung auf. Denn eine Erhöhung der Versorgungsspannung ist systembedingt oft unmöglich beziehungsweise nicht wünschenswert.
In einer weiteren, vorteilhaften Ausführungsform der vorliegenden Erfindung sind die vierten Transistoren in einem Knoten miteinander verbunden, wobei dieser Knoten an einem zweiten Kondensator angeschlossen ist, welcher mit Masse verbunden ist. An diesem Knoten ist eine zweite Bias-Spannung zuführbar.
Weitere Einzelheiten und Ausführungsformen der vorliegenden Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Zeichnungen näher erläutert.
Es zeigen:
Figur 1
Eine erste Ausführungsform der vorliegenden Erfindung an einem Blockschaltbild,
Figur 2
Das Ausführungsbeispiel gemäß Figur 1, wobei die parasitären Kapazitäten der MOS-Transistoren eingezeichnet sind,
Figur 3
Eine Weiterbildung des Ausführungsbeispiels gemäß Figur 1, und
Figur 4
Ein Anwendungsbeispiel der Erfindung als Abwärtsmischer in einem Empfangspfad eines Mobilfunksystems.
Figur 1 zeigt eine erste Ausführungsform eines AnalogMultiplizierers mit einer MOS-Eingangsstufe. Die Eingangsstufe weist zwei erste Transistoren in MOS-Technologie auf, wobei die Gates der ersten Transistoren miteinander verbunden sind. Die Source-Anschlüsse der Transistoren sind über je einen Widerstand R1, R1' mit Masse verbunden. Die verbundenen Gates der Transistoren T1, T1' sind über einen Kondensator C1 nach Masse gelegt. Den Source-Anschlüssen der ersten Transistoren T1, T1', welche mit dem Substrat verbunden sind, ist ein erstes Differenz-Signal MI, MI' zuführbar. Eine Bias-Vorspannung U1 ist über dem Kondensator C1 beziehungsweise an dem Gate der ersten Transistoren T1, T1' anlegbar. Die Drain-Anschlüsse der ersten Transistoren T1, T1' sind jeweils mit den Emitteranschlüssen eines emittergekoppelten Transistorpaars verbunden. Hierbei bilden zwei zweite Transistoren und zwei dritte Transistoren je ein Transistorpaar. Die Emitter der zwei zweiten Transistoren sind im Knoten E2 verbunden, die Emitteranschlüsse der zwei dritten Transistoren sind im Knoten E3 verbunden. Die beiden von den zweiten und dritten Transistoren gebildeten Transistorpaare sind über Kreuz gekoppelt. Hierfür sind die Basisanschlüsse der beiden benachbarten Transistoren T2', T3 verbunden, sowie die Basisanschlüsse der Transistoren T2, T3'. Diesen Basisanschlüssen ist ein zweites Differenz-Signal LO, LO' zuführbar. Die Kollektoranschlüsse der Transistoren T2, T3 sowie T2', T3' sind miteinander verbunden. An den Kollektoranschlüssen dieser beiden Transistorpaare ist das multiplizierte Signal als drittes Differenz-Signal ableitbar. Die Verwendung einer MOS-Eingangsstufe führt zu einem vorteilhaften, größeren Linearitätsbereich der Multipliziererschaltung.
MOS-Transistoren weisen gegenüber Bipolar-Transistoren größere parasitäre Kapazitäten auf, insbesondere zwischen Gate und Drain und zwischen Drain und Substrat. Diese Kapazitäten der MOS-Transistoren werden auch als Rückwirkungskapazität und Ausgangskapazität bezeichnet. Bei hohen Frequenzen entsteht zwischen den Emitterknoten E2 beziehungsweise E3 nach Masse je ein relativ niederohmiger Pfad. Dies kann im Betrieb des Analogmultiplizierers dazu führen, daß die Frequenz FLO des am zweiten Differenz-Signal-Eingangs LO, LO' zuführbaren Signals durch einen Gleichrichtvorgang an den Basis-Emitter-Dioden der zweiten und dritten Transistoren T2, T2', T3, T3' als Gleichtaktspannungssignal mit der doppelten Frequenz (zwei mal FLO) an den Emitterknoten E2, E3 meßbar ist. Zur Veranschaulichung zeigt Figur 2 die Schaltungsanordnung mit den eingezeichneten, parasitären Kapazitäten CDS, CDS', CGD, CGD', sowie mit den dadurch verursachten Gleichtaktströmen, I, I' der Frequenz zwei mal FLO. Falls am Ausgang des Analogmultiplizierers, das heißt an den Kollektoranschlüssen der zweiten und dritten Transistoren, ein hoher Lastwiderstand angeschlossen ist, so wird das Gleichtaktstromsignal am Ausgang in ein Gleichtaktspannungssignal hoher Signalamplitude konvertiert. Dieses hohe Gleichtaktspannungssignal, welches sich dem Nutzsignal überlagert, das an den Anschlüssen MO, MO' der Analogmultipliziererschaltung abgreifbar ist, führt dazu, daß die Versorgungsspannung der Schaltungsanordnung erhöht werden muß, um zu verhindern, daß der Pegel des Nutzsignals am Ausgang des Multiplizierers schon vor der eigentlichen Linearitätsgrenze in die Begrenzung getrieben wird.
Figur 3 zeigt ein zweites Ausführungsbeispiel der vorliegenden Erfindung, bei welcher der vergrößerte Linearitätsbereich ohne Erhöhung der Versorgungsspannung erreicht ist. Bipolar-Transistoren haben signifikant geringere parasitäre Kapazitäten gegenüber MOS-Transistoren. Aus diesem Grund sind zusätzliche Bipolar-Transistoren T4, T4' zwischen die Emitterknoten E2, E3 und die Drain-Anschlüsse der ersten Transistoren T1, T1' geschaltet. Dabei ist jeweils der Kollektoranschluß der Transistoren T4, T4' mit je einem Emitterknoten E2, E3 verbunden, und die Emitteranschlüsse der vierten Transistoren T4, T4' sind mit den Drain-Anschlüssen der ersten Transistoren T1, T1' verbunden. Die Basis-Anschlüsse der vierten Transistoren T4, T4' sind miteinander in einem Knoten verbunden, an den ein Kondensator C2, welcher gegen Masse geschaltet ist, angeschlossen ist. Über diesen Kondensator C2 ist eine zweite Bias-Spannung U2 anlegbar. Durch das serielle Einfügen zusätzlicher, vierter Transistoren T4, T4' unter Bildung einer Kaskode-Stufe werden die Pfade von den Emitterpunkten E2, E3 über die ersten Transistoren T1, T1' nach Masse auch bei hohen Frequenzen nicht niederohmig. Die Entstehung eines Gleichtaktsignals, welches doppelte Frequenz gegenüber dem am zweiten Differenz-Signal-Eingang der Schaltung zuführbaren Signal aufweist, wird hierdurch stark unterdrückt. Folglich kommt es nicht zur Überlagerung eines Gleichtaktsignals mit dem Nutzsignal am Ausgang MO, MO' der Multipliziererschaltung. Deshalb kann auf eine Erhöhung der Versorgungsspannung verzichtet werden. Somit weist die Schaltung eines Analogmultiplizierers gemäß Figur 3 den Vorteil auf, daß ein Multiplizierer mit vergrößerter Linearität auch in solchen Systemen einsetzbar ist, die systembedingt eine Erhöhung der Versorgungsspannung nicht erlauben.
Figur 4 schließlich zeigt ein Anwendungsbeispiel der beschriebenen Analogmultipliziererschaltung AM im Empfängerpfad eines Mobilfunksystems. Hierbei wird ein an einer Antenne ANT einkoppelndes Empfangssignal in einem rauscharmen Vorverstärker AMP vorverstärkt und einem Abwärtsmischer, welcher als Analogmultiplizierer AM ausgeführt ist, an dessen ersten Differenz-Signal-Eingang MI, MI' zugeführt. Der zweite Differenz-Signal-Eingang des Analogmultiplizierers AM ist mit einem Lokaloszillator an den Eingängen LO, LO' verbunden. Das multiplizierte Signal steht an den Ausgängen MO, MO' des Analogmultiplizierers zur Verfügung. In Empfangspfaden eines Mobilfunksystems ist dieses Ausgangssignal das Zwischenfrequenz-Signal.
Der vergrößerte Linearitätsbereich eines Analogmultiplizierers erlaubt es nunmehr, eine Schaltungsanordnung gemäß Figur 4 in vorteilhafter Weise beispielsweise in Kraftfahrzeug-Mobilfunksystemen einzusetzen.

Claims (6)

  1. Analogmultiplizierer
    mit zwei ersten Transistoren (T1, T1'), die miteinander verbunden sind, und denen ein erstes Differenz-Signal (MI, MI') zuführbar ist,
    mit zwei zweiten, emittergekoppelten Transistoren (T2, T2') ,
    mit zwei dritten, emittergekoppelten Transistoren (T3, T3') ,
    welche mit den zwei zweiten Transistoren (T2, T2') über Kreuz gekoppelt sind,
    wobei ein erster Transistor (T1) in Serie zu den zwei zweiten Transistoren (T2, T2'), und ein anderer erster Transistor (T1') in Serie zu den zwei dritten Transistoren (T3, T3') geschaltet ist,
    wobei den zwei zweiten und den zwei dritten Transistoren ein zweites Differenz-Signal (LO, LO') zuführbar ist, und
    wobei an den zwei zweiten und an den zwei dritten Transistoren (T2, T2', T3, T3') ein drittes Differenz-Signal (MO, MO') als Ausgangssignal ableitbar ist,
       dadurch gekennzeichnet, daß
    die zwei ersten Transistoren (T1, T1') MOS-Transistoren sind, deren Gates miteinander verbunden sind.
  2. Analogmultiplizierer nach Anspruch 1,
    dadurch gekennzeichnet, daß die MOS-Transistoren (T1, T1') über je einen Widerstand (R1, R1') mit Masse verbunden sind.
  3. Analogmultiplizierer nach Anspruch 1 oder 2,
    dadurch gekennzeichnet, daß die Gates der MOS-Transistoren (T1, T1') über einen Kondensator (C1) mit Masse verbunden sind.
  4. Analogmultiplizierer nach einem der Ansprüche 1 bis 3,
    dadurch gekennzeichnet, daß zwischen einem ersten Transistor (T1) und den beiden zweiten Transistoren (T2, T2') sowie zwischen einem anderen ersten Transistor (T1') und den beiden dritten Transistoren (T3, T3') jeweils ein vierter Transistor (T4, T4') zur Bildung einer Kaskode-Schaltung in Serie geschaltet ist.
  5. Analogmultiplizierer nach Anspruch 4,
    dadurch gekennzeichnet, daß die vierten Transistoren (T4, T4') in einem Knoten miteinander verbunden sind, an dem ein zweiter Kondensator (C2) angeschlossen ist, der mit Masse verbunden ist.
  6. Analogmultiplizierer nach einem der Ansprüche 1 bis 5 zur Verwendung in einem Mobilfunksystem,
    dadurch gekennzeichnet, daß das erste zuführbare Differenz-Signal (MI, MI') ein Empfangssignal ist, daß das zweite zuführbare Differenz-Signal (LO, LO') von einem Lokal-Oszillator generiert ist, und daß das dritte Differenz-Signal (MO, MO') ein Zwischenfrequenzsignal ist.
EP01101088A 2000-02-04 2001-01-18 Analogmultiplizierer Withdrawn EP1122680A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10004995A DE10004995A1 (de) 2000-02-04 2000-02-04 Analogmultiplizierer
DE10004995 2000-02-04

Publications (1)

Publication Number Publication Date
EP1122680A1 true EP1122680A1 (de) 2001-08-08

Family

ID=7629868

Family Applications (1)

Application Number Title Priority Date Filing Date
EP01101088A Withdrawn EP1122680A1 (de) 2000-02-04 2001-01-18 Analogmultiplizierer

Country Status (3)

Country Link
US (1) US6810240B2 (de)
EP (1) EP1122680A1 (de)
DE (1) DE10004995A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7509111B2 (en) * 2002-04-30 2009-03-24 Infineon Technologies Ag Integrated circuit having a mixer circuit
DE102005005332A1 (de) * 2005-01-28 2006-08-10 Atmel Germany Gmbh Mischstufe und Verfahren zur Mischung von Signalen verschiedener Frequenzen
US7355466B2 (en) * 2006-01-26 2008-04-08 Honeywell International Inc. Passive mixer with direct current bias
US11771339B2 (en) 2021-06-29 2023-10-03 Biosense Webster (Israel) Ltd. Heterodyne catheter calibration system

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5557228A (en) * 1995-07-26 1996-09-17 National Science Council Four-quadrant multiplier

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6115426A (ja) * 1984-06-29 1986-01-23 Matsushita Electric Ind Co Ltd ミキサ装置
GB2239143B (en) * 1989-12-16 1993-06-16 Stc Plc Cross-coupled mixer stage for zero if radio
US5809410A (en) * 1993-07-12 1998-09-15 Harris Corporation Low voltage RF amplifier and mixed with single bias block and method
GB2284117B (en) * 1993-11-10 1998-06-24 Nec Corp Operational transconductance amplifier and Bi-Mos multiplier
US5532637A (en) * 1995-06-29 1996-07-02 Northern Telecom Limited Linear low-noise mixer
GB2321352B (en) * 1997-01-11 2001-04-04 Plessey Semiconductors Ltd Image reject mixer
US5933771A (en) * 1997-06-20 1999-08-03 Nortel Networks Corporation Low voltage gain controlled mixer
JP3372198B2 (ja) * 1997-09-17 2003-01-27 株式会社東芝 周波数逓倍器
US6054889A (en) * 1997-11-11 2000-04-25 Trw Inc. Mixer with improved linear range
US6205325B1 (en) * 1998-12-31 2001-03-20 Nokia Mobile Phones, Limited Active radio frequency mixer circuit with feedback
JP4056739B2 (ja) * 1999-06-29 2008-03-05 三菱電機株式会社 高調波ミクサ
US6157822A (en) * 1999-07-08 2000-12-05 Motorola, Inc. Tuned low power/low noise mixer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5557228A (en) * 1995-07-26 1996-09-17 National Science Council Four-quadrant multiplier

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KATSUJI KIMURA: "SOME CIRCUIT DESIGN TECHNIQUES USING TWO CROSS-COUPLED, EMITTER-COUPLED PAIRS", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I: FUNDAMENTAL THEORY AND APPLICATIONS,US,IEEE INC. NEW YORK, vol. 41, no. 5, 1 May 1994 (1994-05-01), pages 411 - 423, XP000460413, ISSN: 1057-7122 *

Also Published As

Publication number Publication date
US6810240B2 (en) 2004-10-26
US20010016481A1 (en) 2001-08-23
DE10004995A1 (de) 2001-08-09

Similar Documents

Publication Publication Date Title
DE69706953T2 (de) Mischer mit Unterdrückung der Spiegelfrequenz
DE69426650T2 (de) Mischer für Sender, mit einem Eingang im Strom-Modus
EP1067679B1 (de) Differenzverstärker
DE69812540T2 (de) Mischeranordnungen mit Spiegelfrequenz-Unterdrückung
DE69422010T2 (de) Phasenschiebverstärker und seine Verwendung in einer Zusammenführungsschaltung
DE69903702T2 (de) Abgestimmter komplementärer Mischer
EP0073929B1 (de) Integrierbare signalverarbeitende Halbleiterschaltung
DE10245609B4 (de) Mischvorrichtung
DE102015115225A1 (de) Elektronische Vorrichtung für eine Hochfrequenzsignal-Empfangskette, die eine rauscharme Transkonduktanzverstärkerstufe umfasst
EP1831989B1 (de) Mischerschaltkreis, empfangsschaltkreis, sendeschaltkreis und verfahren zum betreiben eines mischerschaltkreises
DE69814558T2 (de) Verstärker mit hohem Verstärkungsgrad und begrenzter Ausgangsdynamik
EP0417334B1 (de) Kippschaltung mit Schalthysterese
DE60123157T2 (de) Frequenzumsetzer mit Unterdrückung der Spiegelfrequenzen
EP1122680A1 (de) Analogmultiplizierer
DE10344876B3 (de) Signalverarbeitungseinrichtung, insbesondere für den Mobilfunk
DE102007052803A1 (de) Rauscharmer Mischer
DE3103204A1 (de) Integrierte schaltung mit mindestens zwei verstaerkerstufen
EP0557741B1 (de) HF-Mischstufe in Basisschaltung
DE102006019887B4 (de) Multifunktions-RF-Schaltung
EP0766380B1 (de) Integrierter Mikrowellen-Silizium-Baustein
DE60312415T2 (de) Elektronische Abstimmeinheit
DE19754114C2 (de) Mischvorrichtung zum Mischen eines ersten und eines zweiten Signals mit gegenseitig verschiedenen Frequenzen
DE2928367C2 (de) Mehrkanal-Signalverarbeitungsschaltung in integrierter Bauweise
DE19844636A1 (de) Schaltung hoher Impedanz
DE19532989C1 (de) Multiplikative Mischstufe

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): DE FR GB

AX Request for extension of the european patent

Free format text: AL;LT;LV;MK;RO;SI

17P Request for examination filed

Effective date: 20020108

AKX Designation fees paid

Free format text: DE FR GB

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION HAS BEEN WITHDRAWN

18W Application withdrawn

Effective date: 20090508