DE69922921T2

DE69922921T2 - Digital-Analog-Wandleranordnung

Info

Publication number: DE69922921T2
Application number: DE69922921T
Authority: DE
Inventors: Yasunori Osaka-shi Tani; Yoshinori Fushimi-ku Miyada; Kazuyuki Matsubara-shi Hyobu
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1999-03-02
Filing date: 1999-03-02
Publication date: 2005-12-08
Anticipated expiration: 2019-03-03
Also published as: DE69922921D1

Description

ALLGEMEINER STAND DER TECHNIK
1. Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf eine Digital-Analog-Wandleranordnung (D/A-Wandleranordnung) zum Umsetzen eines Digitalsignals in ein Analogsignal, und insbesondere auf eine D/A-Wandleranordnung der Oversampling-Art, die die D/A-Umsetzung unter Verwendung einer Abtastfrequenz ausführt, die höher ist als die Abtastfrequenz des digitalen Eingangssignals.
2. Beschreibung des Standes der Technik
Unter D/A-Wandlern ist eine D/A-Wandleranordnung bekannt, die einen Rauschformer und eine 1-Bit-D/A-Wandleranordnung verwendet. Eine D/A-Wandleranordnung dieser Art gemäß dem Stand der Technik ist nachstehend anhand 6 beschrieben. Die in dieser Anordnung verwendeten Techniken sind in den folgenden Dokumenten A und B offenbart.

Dokument A: Japanische ungeprüfte Patentveröffentlichung Nummer 5-335963
Dokument B: Technical Report of IEICE, CAS93-9

6 ist ein Blockdiagramm, das ein Beispiel der D/A-Wandleranordnung nach dem Stand der Technik zeigt. In 6 ist ein Digitalfilter 10 vorgesehen, um die Abtastfrequenz f_s vom eingegebenen Digitalsignal, beispielsweise das digitale Audiosignal, das von einer CD kommt, um einen Faktor von k zu erhöhen (k ist eine Ganzzahl). Zum Zwecke der Erläuterung wird hier k mit 64 angenommen.
Ein Rauschformer 11 wird verwendet zum Quantisieren (Wortlängenbegrenzung) des digitalen Ausgangssignals vom Digitalfilter 10 und zum Ändern der Frequenzkennlinie eines Rauschens in gesteuerter Weise. Genauer gesagt, in diesem Falle wird die Frequenzkennlinie geändert, beispielsweise in der Weise, daß der Rauschpegel bei niedrigen Frequenz reduziert wird, während er bei hohen Frequenzen erhöht wird. Ein Rauschformer mit einer Kennlinie zweiter Ordnung wird hier verwendet, dessen Ausgangssignal Y für das Eingangssignal X durch die nachstehende Gleichung (1) ausgedrückt wird.
Gleichung 1 Y = X + (1-z-1)·Vq Wobei V_q der Quantisierungsfehler
z^-1 = cosθ-j·sinθ und
j die Imaginäreinheit ist.
Bei der folgenden Beschreibung wird angenommen, daß das Ausgangssignal Y sieben (= p) Pegel (0 bis 6) annimmt.
Ein Zeiger 50 gibt einen Rest vom akkumulierten Wert des Eingangssignals ab. In diesem Beispiel wird das Ausgangssignal des Rauschformers 11 akkumuliert und ein Restmodulo 6 wird abgegeben. Bezeichnet man das Eingangssignal zum Zeiger 50 zur gegebenen Zeit t mit X_t, dann wird das Ausgangssignal Y_t mit der nachstehenden Gleichung (2) beschrieben.
Gleichung 2 Yt = (Xt-1 + Yt-1) mod 6wobei X_t-1 das Eingangssignal eines Abtastrückens und
Y_t-1 das Ausgangssignal eines Abtastrückens ist.
Ein ROM (Nurlesespeicher) 51 gibt 6-Bit-Daten als Reaktion auf eine Adresse mit dem Eingangssignal als Teil niedriger Ordnung und das Ausgangssignal des Zeigers 50 als Teil hoher Ordnung ab.
Eine 1-Bit-D/A-Wandleranordnung 52 besteht aus sechs (= n) identischen 1-Bit-D/A-Wandlern 521 bis 526 und setzt die 6-Bit-Daten aus dem ROM 51 in Analogsignale um.
Ein Analogaddierer 14D summiert die sechs Analogsignale aus den 1-Bit-D/A-Wandlern 521 bis 526 und gibt das Ergebnis als Analogsignal ab.
Die 1-Bit-D/A-Wandler 521 bis 526 und der Analogaddierer 14D bilden gemeinsam eine D/A-Wandlerschaltung 15D.
Die D/A-Wandleranordnung von 6 verwendet die sogenannte D/A-Umsetzkonfiguration der Oversampling-Art, bei der das Digitalfilter 10 und der Rauschformer 11 das digitale Eingangssignal umsetzen in ein Signal mit sieben (= p) Pegeln bei einer Abtastfrequenz von 64f_s, dann wird das Sieben-Pegel-Signal vom Zeiger 50 und vom ROM 51 umgesetzt in sechs 1-Bit-Signale, die weiter umgesetzt werden in ein Analogsignal von der D/A-Wandlerschaltung 15D, womit die Digital-zu-Analog-Umsetzung mit höherer Frequenz realisiert wird.
7 zeigt das Spektrum vom Ausgangssignal der D/A-Wandlervorrichtung von 6, die man erzielt durch Computersimulation unter der Annahme der Verwendung einer idealen D/A-Wandlerschaltung 15D. Zur Vereinfachung ist das Signal hier im Bereich von 0 bis 2f_s gezeigt. Obwohl das Analogsignal aus dem Digitalsignal wiederhergestellt wird, das nur sieben Pegel enthält, wie zuvor erwähnt, wird ein Dynamikbereich erzielt, der größer als 90 dB im Signalband von 0 bis f_s/2 ist, wie in 7 gezeigt, dank der Verschiebung der Rauschfrequenzeigenschaft durch den Rauschformer 11.
In einer praktischen Schaltung ist es jedoch nicht möglich, die 1-Bit-D/A-Wandler 521 bis 526 alle mit identischen Eigenschaften herzustellen, aber ein gewisser Variationsgrad (Relativfehler) tritt inhärent zwischen den Ausgangsignalen auf, was zu einer Rauscherzeugung führt. Im Folgenden beschrieben ist ein Verfahren, bei dem die 1-Bit-D/A-Wandler 521 bis 526 in zyklischer Weise verwendet werden, um dieses Rauschen zu unterdrücken.
Zuerst akkumuliert der Zeiger 50 das Sieben-Pegel-Signal (0 bis 6) aus dem Rauschformer 11 von 6 und erzielt ein Restmodulo 6 für das Ausgangssignal. Der Zeiger 50 stellt somit sechs mögliche Ausgangssignale 0 bis 5 dar.
Als nächstes erzielt wird eine Adresse, die aus dem Eingangssignal (dem Ausgangssignal vom Rauschformer 11) als Teil niedriger Ordnung und aus dem Ausgangssignal des Zeigers 50 als Teil hoher Ordnung besteht, an den ROM 51 geliefert, und 6-Bit-Daten werden gewonnen. Die 6-Bit-Daten stellen sechs nichtgewichtete 1-Bit-Signale dar. Tabelle 1 zeigt die Beziehung zwischen der Adresse (Dezimalnotation) und den Daten (sechs 1-Bit-Signale) zu dieser Zeit. In Tabelle 1 sind die Daten 0 zur besseren Übersichtlichkeit durch Symbol dargestellt.
Tabelle 1
Zum Beschreiben der Tabelle enthalten die 6-Bit-Daten so viele Einsen, wie durch den numerischen Wert vom Eingangssignal aufgezeigt, das heißt, den Teil niedriger Ordnung der Adresse, so daß die Summe der Bits gleich dem Eingangssignal wird. Des weiteren werden die Bits in zyklischer Art nach links um dieselbe Anzahl von Bitpositionen verschoben, wie durch den numerischen Wert vom Ausgangssignal des Zeigers 50 aufgezeigt, das heißt, der Teil hoher Ordnung der Adresse, irgendein Überlaufbit, das von rechts auftritt. Wenn der ROM 51 in der in Tabelle 1 gezeigten Weise festgelegt ist, werden Daten als Beispiel abgegeben, wie sie in Tabelle 2 gezeigt sind, für die Daten zu jeweiligen Zeiten.
Tabelle 2
Wie aus Tabelle 2 ersichtlich, werden die Daten so abgegeben, daß dieselbe Anzahl von Einsen, wie aufgezeigt durch den numerischen Wert des Eingangsignals, in zyklischer Art durch die 6-Bit-Daten verschoben werden. Das bedeutet, daß es keinerlei Korrelation zwischen dem numerischen Wert vom Eingangssignal und irgendeinem speziellen Bit in den 6-Bit-Daten gibt. Dies dient dem Reduzieren des Bandrauschens, selbst wenn es Variationen zwischen den Ausgangssignalen der 1-Bit-D/A-Wandleranordnung 52 gibt, mit der die 6-Bit-Daten gekoppelt sind.
Die in 6 gezeigte Konfiguration erfordert jedoch so viele 1-Bit-D/A-Wandler 521 bis 526 wie die Anzahl von Ausgangspegeln des Rauschformers 11 minus Eins. Eine D/A-Wandleranordnung der Oversampling-Art kann im allgemeinen einen größeren Dynamikbereich erzielen, wenn sich die Anzahl von Ausgangspegeln des Rauschformers erhöht; wenn der Dynamikbereich zu erhöhen ist, muß folglich die Anzahl von 1-Bit-D/A-Wandlern entsprechend erhöht werden, was zu einem entsprechenden Anstieg des Schaltungsumfangs führt.
Wenn die Konfiguration der D/A-Wandleranordnung als symmetrische Schaltung vorliegt, hat die symmetrische Schaltung im allgemeinen eine Konfiguration, die erzielt wird unter Verwendung zweier identischer D/A-Wandlerschaltungen und durch Umsetzen digitaler Signale entgegengesetzter Phasen in Analogsignale und durch Summieren der Analogsignale mit den Signalen, deren Phase invertiert ist. Jedoch verdoppelt sich damit der Schaltungsaufbau und stellt das Problem erhöhten Schaltungsaufwands dar.
Das Dokument US 5 856 799 offenbart einen D/A-Wandler mit einem Decoder, einem Rotator und einem Gewichtungsabschnitt. Der Rotator stellt sicher, daß dieselbe Anzahl von Gewichtungselementen in jeder der Vielzahl von Unterperioden einer Hauptperiode aktiviert wird, und daß jedes der Vielzahl von Gewichtungselementen in derselben Häufigkeit während der gesamten Hauptperiode aktiviert wird.
Ein anderes Beispiel bezieht sich auf die Verwendung von Impulsbreitenmodulationsschaltungen zum Umsetzen von Digitalsignalen in Analogsignale. Dieses Ziel enthält nicht das Erhöhen des Schaltungsumfangs, sondern erfordert, daß die Taktfrequenz für die Impulsbreitenmodulation extrem hoch gewählt wird, womit sich das Problem stellt, daß Modulationstaktjitter eine signifikante Auswirkung bezüglich der Umsetzleistung hat, womit die Umsetzleistung verschlechtert wird.
ZUSAMMENFASSUNG DER ERFINDUNG
Eine erste Aufgabe der vorliegenden Erfindung ist es, eine D/A-Wandleranordnung zu schaffen, die den Anstieg des Schaltungsumfangs minimieren kann, wenn die Anzahl von Ausgangspegeln erhöht wird.
Eine zweite Aufgabe der vorliegenden Erfindung ist es, eine D/A-Wandleranordnung zu schaffen, die eine symmetrische Schaltungskonfiguration erzielt, wobei die Erhöhung des Schaltungsumfangs minimiert wird.
Eine dritte Aufgabe der vorliegenden Erfindung ist es, eine D/A-Wandleranordnung zu schaffen, die die Verschlechterung der Umsetzleistung minimiert, die vom Umsetztaktjitter aufkommt, wenn die Anzahl von Ausgangspegeln erhöht wird.
Zum Lösen dieser Aufgabe sieht die Erfindung eine D/A-Wandleranordnung vor, wie sie im Patentanspruch 1 angegeben ist. Das heißt, die D/A-Wandlervorrichtung ist ausgestattet mit:
einem Decodierer (12A; 12B) zum Umsetzen eines digitalen Eingangssignal in n m-wertige Signale, deren Summe dem digitalen Eingangssignal entspricht (wobei m eine Ganzzahl und nicht kleiner als 3 und n eine Ganzzahl nicht kleiner als 2 ist, wobei jedes der m-wertigen Signale 0, 1, 2,..., m-1 ist);
n m-wertigen D/A-Umsetzern zum Umsetzen der n m-wertigen Signale aus dem Decodierer in Analogsignale; und mit einem Analogaddierer zum Summieren der Analogsignale aus den n m-wertigen D/A-Umsetzern.
Bei der obigen Konfiguration bilder der Decoder den digitalen Eingabewert der n m-wertigen Signale mit "1" gleichzeitig in zyklischer Art durch Vorangehen von einem zum nächsten Signal ab, so daß die Summe der n m-wertigen Signale gleich dem digitalen Eingangswert wird. Der Ausdruck "zyklisch" bedeutet hier nicht nur, daß ein Digitaleingabewert der n m-wertigen Signale mit "1" gleichzeitig in zyklischer Art durch Vorangehen von einem Signal zum nächsten abgebildet wird, sondern bedeutet auch, daß die Abbildung des vorliegenden Digitaleingangswertes in die n m-wertigen Signale beginnend mit dem m-wertigen Signal ausgeführt wird, das unmittelbar dem m-wertigen Signal folgt, zu dem der vorangehende Digitaleingangswert zuletzt abgebildet wurde.
Die Arbeitsweise vom Decoder ist nachstehend unter Verwendung mathematischer Gleichungen beschrieben. Indem die größte Ganzzahl im numerischen Wert x als [x] enthalten ist, setzt der Decoder einen Digitaleingangswert D(t_j) (0 ≤ D(t_j) ≤ mn-n, wobei D(t_j) eine Ganzzahl ist), angewandt auf die Zeit t_j entsprechend dem j-ten Abtasttakt, um in die n m-wertigen Signale A₁(t_j), A₂(t_j), ..., A_n(t_j) (0 ≤ A_i(t_j) ≤ m-1, wobei i = 1, 2, ..., n und j = 0, 2, ... ist), so daß ein beliebiges n-wertiges Signal A_i(t_j) für den Digitaleingangswert D(t_j) angegeben wird mit Ai(tj) = [{D(tj) + Li(tj)} : n]wobei i = 1, 2, ..., n
und j = 0, 1, 2, ... ist.
Die Beziehung zwischen dem Wert L_i(t_j) (0 ≤ L_i(t_j) ≤ m-1, wobei L_i(t_j) eine Ganzzahl ist) und dem Wert L_i(t_j+1) einen Abtasttakt später wird ausgedrückt mit: Li(tj+1) = (Li(tj) + D(tj)) mod nund Li(t0) = n-i (i = 1, 2, ..., n)wie als Anfangswert gegeben.
Der m-wertige D/A-Wandler enthält Impulsbreitenmodulationsschaltungen zur Abgabe von Impulsen mit Impulsbreiten, die beispielsweise den Werten der m-wertigen Signale entsprechen.
Die obige Konfiguration läßt sich so abwandeln, daß einige der n m-wertigen Signale aus dem Decoder als invertierte Signale abgegeben werden, nachdem diese in analoge Form umgesetzt worden sind vom m-wertigen D/A-Wandler, wobei die anderen m-wertigen Signale als in analoge Form umgesetzt angenommen werden.
Vorkehrungen können getroffen werden, so daß die m-wertigen Signale, die als invertierte Signale abzugehen sind, abwechselnd angeordnet sind mit den m-wertigen Signalen zur Ausgabe als nichtinvertierte Signale in einer zyklischen Signalabbildungssequenz.
Wie zuvor nach der vorliegenden Erfindung beschrieben, kann unter Verwendung der m-wertigen D/A-Umsetzer anstelle der 1-Bit-D/A-Umsetzer ein D/A-Wandleranordnung erzielt werden, um den Anstieg des Schaltungsaufwands zu minimieren, wenn die Anzahl von Ausgabepegeln erhöht wird.
Wie zuvor im Verhältnis zum Stand der Technik beschrieben, wird in einer D/A-Wandleranordnung unter Verwendung einer Vielzahl von 1-Bit-D/A-Wandlern die Anzahl von Ausgangsamplitudenfehlern zwischen den D/A-Wandlern ein Faktor, der die D/A-Umsetzgenauigkeit verschlechtert. Dieses Problem läßt sich vermeiden unter Verwendung der 1-Bit-D/A-Wandler in zyklischer Art.
Nun wird angenommen, daß das Ausgangssignal des ersten m-wertigen D/A-Wandlers im vorliegenden Ausführungsbeispiel die Summe der Ausgangssignale der (m-1) 1-Bit-D/A-Wandler ist, wobei die 1-Bit-D/A-Wandler bezeichnet sind mit
DA₁₁, DA₁₂, DA₁₃, ..., DA_1(m-1)
Gleichermaßen werden die zweiten bis n-ten D/A-Wandler angenommen, als bestünden sie jeweils aus
DA₂₁, DA₂₂, DA₂₃, ..., DA_2(m-1)
DA_n1, DA_n2, DA_n3, ..., DA_n(m-1)
Beim Auflisten des Digitaleingangswertes, der Eingabe eines jeden Eingangstaktes zu den jeweiligen 1-Bit-D/A-Wandlern, werden die 1-Bit-D/A-Wandler als zu einer Zeile angeordnet angenommen, und zwar in der Reihenfolge
DA₁₁, DA₂₁, ..., DA_n1, DA₁₂, ..., DA_n2, DA₁₃, ..., DA_n(m-1) und Signale werden so aufgelistet, daß das Auflisten des vorliegenden Digitaleingangswertes zu den 1-Bit-D/A-Wandlern beginnend mit dem 1-Bit-D/A-Wandler ausgeführt wird, der unmittelbar dem 1-Bit-D/A-Wandler folgt, zu dem der vorangehende Digitaleingangswert zuletzt aufgelistet wurde. Indem dies so geschieht, können die Ausgabeamplitudenfehler zwischen den 1-Bit-D/A-Wandlern unterdrückt werden, wie bei der D/A-Wandleranordnung nach dem Stand der Technik. Die Signalauflistungsergebnisse werden dann zurück umgesetzt und an die m-wertigen D/A-Wandler angelegt.
Wenn die obige Operation in Hinsicht auf die Auflistung des Digitaleingangssignals zu den n m-wertigen Signalen beschrieben wird, so erfolgt das Auflisten des Digitaleingangswertes zu den n m-wertigen Signalen bei "1" zu einer Zeit in einer zyklischen Fortschrittsart vom einen Signal zum nächsten Signal, so daß die Summe der n m-wertigen Signale dem Digitaleingangswert gleicht.
Da gemäß der vorliegenden Erfindung die m-wertigen D/A-Wandler in Hinsicht auf die Amplitudengewichtung und die Ausgangssignalkomponente gleich sind, wenn man dies von der analogen Seite her sieht, wenn die phaseninvertierten Signale an einige der m-wertigen D/A-Wandler eingegeben werden und deren analoge Ausgangssignale phaseninvertiert sind und mit den analogen Ausgangssignalen der anderen m-wertigen D/A-Wandler summiert werden, kann eine symmetrische Schaltungskonfiguration erzielt werden.
Genauigkeitsfehler zwischen entgegengesetzten Phasen einer phaseninvertierenden Addierschaltung sind größer als die Ausgangsamplitudenfehler zwischen den m-wertigen D/A-Wandlern, die mit demselben Schaltungsaufbau hergestellt worden sind. Um die Verteilung der Wirkungen der Fehler aus dem Niederfrequenzbereich zum Hochfrequenzbereich zu verschieben, sollten daher die Signale entgegengesetzter Phasen in abwechselnder Art in einer zyklischen Signalauflistungssequenz aufgelistet werden.
Wegen der Bereitstellung des Decoders zum Umsetzen des Digitaleingangssignals in n m-wertige Signale und der n m-wertigen D/A-Wandler zum Umsetzen der Decoderausgangssignale in Analogsignale nach der vorliegenden Erfindung kann eine weitgehend genaue D/A-Umsetzung erzielt werden, ohne daß es hoher Genauigkeit in den Analogschaltungen bedarf, und eine D/A-Wandleranordnung kann solchermaßen realisiert werden, die den Anstieg des Schaltungsaufbaus minimieren kann, wenn die Anzahl der Ausgangspegel anwächst. Die Erfindung erzielt weiterhin das Realisieren einer hervorragenden D/A-Wandleranordnung, die eine symmetrische Schaltungskonfiguration erzielen kann, ohne daß damit der Schaltungsumfang anwächst, indem Vorkehrungen getroffen werden, einige der Signale intern zu invertieren.
Die m-wertigen D/A-Wandler sind aufgebaut unter Verwendung von Impulsbreitenmodulatoren, und der Digitaleingangswert wird der D/A-Umsetzung unter Verwendung der n m-wertigen D/A-Wandler umgesetzt. Bei dieser Konfiguration kann die Auflösung eines jeden m-wertigen D/A-Wandlers so klein wie m gemacht werden, und folglich kann der Modulationstakt für die Impulsbreitenmodulation relativ niedrig in der Frequenz sein; im Ergebnis wird die Wirkung des Modulationstaktjitters verringert, und ein Anstieg der D/A-Umsetzgenauigkeit verbunden mit der Impulsbreitenmodulation kann somit minimiert werden.
KURZE BESCHREIBUNG DER ZEICHNUNG
1 ist ein Blockdiagramm, das eine D/A-Wandleranordnung zeigt, nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
2 ist ein Blockdiagramm, das die Konfiguration der D/A-Wandleranordnung im ersten Ausführungsbeispiel nach der vorliegenden Erfindung zeigt, insbesondere für den Fall, daß m = 4 und n = 2 ist;
3 ist ein Schaltdiagramm, das ein spezielles Beispiel einer D/A-Wanderschaltung in der D/A-Wandleranordnung von 2 zeigt;
4 ist ein Blockdiagramm, das ein spezielles Beispiel ein eines Decoders in einer D/A-Wandleranordnung von 2;
5 ist ein Schaltungsdiagramm, das ein spezifiziertes Beispiel einer D/A-Wandlerschaltung in einer D/A-Wandleranordnung zeigt, nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
6 ist ein Blockdiagramm, das ein Beispiel einer D/A-Wandleranordnung nach dem Stand der Technik zeigt; und
4 ist ein Ausgangssignalspektrum einer D/A-Wandleranordnung von 6, die durch Computersimulation geschaffen wurde.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Ausführungsbeispiel 1
1 ist ein Blockdiagramm, das eine D/A-Wandleranordnung nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt. In 1 sind das Digitalfilter 10 und der Rauschformer 11 dieselben wie in der Konfiguration und in der Funktion der zugehörigen in 6 gezeigten Komponenten.
Ein Decoder 12A gibt n m-wertige Signale A₁(t_j) bis A_n(t_j) {D(t_j) = A₁(t_j) + ... + A_n(t_j)} ab für einen Digitaleingangswert D(t_j) aus dem Rauschformer 11 zur Zeit t_j entsprechend dem j-ten Abtasttakt. In diesem Falle listet der Decoder 12A den Digitaleingangswert D(t_j) zu den n m-wertigen Signalen A₁(t_j) bis A_n(t_j) a "1" gleichzeitig in einer Verarbeitung zyklischer Art auf von einem Signal zum nächsten Signal, so daß die Summe der n m-wertigen Signale A₁(t_j) bis A_n(t_j) dem Digitaleingangswert D(t_j) gleicht. Der Ausdruck "zyklisch" bedeutet hier nicht nur, daß ein Digitaleingangswert D(t_j) aufgelistet wird zu den n m-wertigen Signalen A₁(t_j) bis A_n(t_j) a "1" zu einer Zeit der Weiterverarbeitung in zyklischer Art von einem Signal zum nächsten, sondern auch, daß der vorliegende Digitaleingangswert D(t_j) zu den n m-wertigen Signalen A₁(t_j) bis A_n(t_j) aufgelistet wird, beginnend mit dem m-wertigen Signal, das unmittelbar dem m-wertigen Signal folgt, dem der vorhergehende Digitaleingangswert D(t_j-1) zuletzt hinzugefügt wurde.
Hier ist m eine Ganzzahl, die nicht kleiner als 3 ist und n ist eine Ganzzahl, die nicht kleiner als 2 ist. Weiterhin gilt j = 0, 1, 2, 3, ...
Die n m-wertigen D/A-Wandler 131 bis 13n haben identische Eigenschaften und setzen die n m-wertigen Signale A₁(t_j) bis A_n(t_j) um in entsprechende Analogsignale.
Ein Analogaddierer 14A summiert die n Analogsignale aus den n m-wertigen D/A-Umsetzern 131 bis 13n und gibt das Ergebnis eines Analogsignals ab. Die n m-wertigen D/A-Wandler 131 bis 13n und der Analogaddierer 14A bilden gemeinsam eine D/A-Wandlerschaltung 15A.
Die Auflistfunktion vom Decoder 12A ist nachstehend mit mathematischen Gleichungen beschrieben. Das heißt, indem die größte Ganzzahl den enthaltenen numerischen Wert x mit [x] bezeichnet, setzt der Decoder 12A den Digitaleingangswert D(t_j) (0 ≤ D(t_j) ≤ mn-n, wobei D(t_j) eine Ganzzahl ist), um, angelegt zur Zeit t_j entsprechend dem j-ten Abtasttakt, in die n m-wertigen Signale A₁(t_j), A₂(t_j), ..., A_n(t_j) (0 ≤ A_i(t_j) ≤ m-1, wobei i = 1, 2, ..., n und j = 0, 1, 2, .., ist), so daß ein beliebiges m-wertiges Signal A_i(t_j) für den Digitaleingangswert D(t_j) anzugeben ist mit Ai(tj) = [{D(tj) + Li(tj)} ⁒ n] wobei i = 1, 2, ..., n ist und
j = 0, 1, 2, ... ist.
Hier ist die Beziehung zwischen dem Wert L_i(t_j) (0 ≤ L_i(t_j) ≤ m-1, wobei L_i(t_j) eine Ganzzahl ist) und der Wert L_i(t_j+1) ein Abtasttakt danach ist, der ausgedrückt wird mit Li(tj+1) = Li(tj) + D(tj) mod nund Li(t0) = n-1 (i = 1, 2, ..., n)als Anfangswert.
2 ist ein Blockdiagramm, das die Konfiguration der D/A-Wandleranordnung von 1 für den Fall zeigt, bei dem m = 4 und n = 2 ist. In 2 sind das Digitalfilter 10 und der Rauschformer 11 dieselben wie in der Konfiguration und in der Funktion der in 6 gezeigten Komponenten.
Für den Digitaleingangswert D(t_j) aus dem Rauschformer 11 gilt, daß ein Decoder 12B zwei 4-wertige Signale A₁(t_j) und A₂(t_j) {D(t_j) = A₁(t_j) + A₂(t_j)} abgibt, dessen Arbeitsweise dieselbe wie beim Decoder 12A ist, wenn m = 4 und n = 2 ist.
Die beiden 4-wertigen D/A-Wandler 131B und 132B haben identische Eigenschaften und setzen die 4-wertigen Signale A₁(t_j) und A₂(t_j) um in entsprechende Analogsignale.
Ein Analogaddierer 14B summiert die beiden Analogsignale aus den beiden 4-wertigen D/A-Anordnungen 131B und 132B und gibt das Ergebnis als Analogsignal ab. Die 4-wertigen D/A-Wandler 131B und 132B und der Analogaddierer 14B bilden gemeinsam eine D/A-Wandlerschaltung 15B.
Die D/A-Wandlervorrichtung von 2 verwendet die sogenannte D/A-Umsetzkonfiguration des Oversamplings, wobei das Digitalfilter C und der Rauschformer 11 den Digitaleingangswert D(t_j) umsetzen in ein Signal von sieben (= p) Pegeln mit einer Abtastfrequenz von 64f_s, dann wird das Sieben-Pegel-Signal umgesetzt vom Decoder 12B in zwei 4-wertige Signale A₁(t_j) und A₂(t_j), die weiterhin umgesetzt werden in ein Analogsignal von der D/A-Wandlerschaltung 15B, womit die Digital-zu-Analog-Umsetzung mit höherer Abtastfrequenz bewerkstelligt ist.
Ein spezielles Beispiel der D/A-Wandlerschaltung 15B von 2 ist in 3 gezeigt. In 3 sind die 4-wertigen D/A-Wandler 131B und 132B und der Analogaddierer 14B dieselben wie die entsprechenden in 2 gezeigten Komponenten. Pulsbreitenmodulationsschaltung 201 und 202 setzen die 4-wertigen Eingangssignale A₁(t_j) und A₂(t_j) um in 1-Bit-Signale mit Impulsbreiten entsprechend den jeweiligen Ausgangssignalen. An einen Operationsverstärker 24 sind Widerstände 221, 222 und 226 und ein Kondensator 26 angeschlossen.
Nachstehend beschrieben ist die Arbeitsweise gemäß 3. Da der nichtinvertierende Eingangsanschluß des Operationsverstärkers 24 mit Masse verbunden ist, arbeitet der invertierende Eingangsanschluß als virtuelle Masse. Die 4-wertigen Signale A₁(t_j) und A₂(t_j) werden umgesetzt von jeweiligen Impulsbreitenmodulationsschaltungen 201 und 202 in 1-Bit-Signale mit Impulsbreiten entsprechend den Werten der jeweiligen 4-wertigen Signale A₁(t_j) und A₂(t_j). Diese 1-Bit-Signale sind beide mit dem nichtinvertierenden Eingangsanschluß des Operationsverstärkers 24 über die Inverter 211 und 212 und die Widerstände 221 und 222 verbunden, und weiterhin mit dem Ausgangsanschluß des Operationsverstärkers 24 über eine Parallelschaltung, die aufgebaut ist aus dem Widerstand 23 und dem Kondensator 26. Eine Stromsummierschaltung, die aus den Widerständen 221, 222 und 223 besteht, ist solchermaßen ebenfalls vorgesehen für die Arbeitsweise eines Tiefpaßfilters.
Indem der Widerstandswert vom Widerstand 221 im 4-wertigen D/A-Wandler 131B mit R₁ bezeichnet ist, werden der Widerstandswert des Widerstands 222 im 4-wertigen D/A-Wandler 132B mit R₂ und der Widerstandswert vom Widerstand 23 als R_f bezeichnet, die Analogausgangsspannung E₀ wird gewonnen unter Verwendung der nachstehenden Gleichung (3). Mit dem Widerstand 23, der dem Kondensator 26 parallel geschaltet ist, arbeitet der Analogaddierer 14B im dargestellten Beispiel ebenfalls als Tiefpaßfilter, um die Hochfrequenzkomponenten auszufiltern, die die Impulsbreitenmodulationsschaltung 201 und 202 erzeugen, und die die Niederfrequenzkomponenten allein auslesen, wodurch die Signale von den Invertern 211 und 212 in ein Signal umgesetzt werden, das äquivalent ist mit einem solchen, das 4-wertige Amplituden S₁ und S₂ hat (beispielsweise vier Werte von 0, 1/4, 1/2 und 3/4) entsprechend den Werten der jeweiligen 4-wertigen Signale A₁(t_j) und A₂(t_j). Gleichung 3
wobei S1, S2 die Inverterausgangsamplituden sind.
Da die 4-wertigen D/A-Umsetzer 131B und 132B im Aufbau identisch sind, sind auch die Widerstandswerte R₁ und R₂ der Widerstände 221 und 222 identisch, das heißt, R1 = R2
Solchermaßen folgt, daß ein der Summe der Eingangssignale (A₁(t_j) + A₂(t_j)) der analogen Ausgangsspannung E₀ gleicht, die die Ausgangsspannung vom Operationsverstärker 24 ist.
In einer praktischen Schaltung ist es jedoch nicht möglich, die Widerstände 221 und 222 in den 4-wertigen D/A-Wandlern 131B und 132B so herzustellen, daß sie in ihren Eigenschaften exakt identisch sind, sondern es tritt ein relativer Fehler auf, der diesen innewohnt.
Ein spezielles Beispiel vom Decoder 12B von 2 stellt 4 dar. In 4 umfaßt eine Decodereinheit 121 einen Addierer 301, einen Subtrahierer 311, einen Quantisierer 321, der [X ÷ 2] für das Eingangssignal x abgibt, einen Multiplizierer 331, der das Ausgangssignal vom Quantisierer 321 mit dem Wert 2 (= n) multipliziert, und einen D-Flipflop 341, der eine Verzögerung vermittelt, die dem Abtasttakt äquivalent ist.
Gleichermaßen umfaßt eine Decodiereinheit 122 einen Addierer 302, einen Subtrahierer 312, einen Quantisierer 322, der (X ⁒ 2] für das Eingangssignal x abgibt, einen Multiplizierer 332, der das Ausgangssignal vom Quantisierer 322 mit dem Wert 2 (= 2) multipliziert, und einen D-Flipflop 342, der eine dem Abtasttakt äquivalente Verzögerung einfügt.
Der Decoder 12B ist aufgebaut aus den zwei (= n) Decodereinheiten 121 und 122. In der folgenden Beschreibung wird angenommen, daß der Digitaleingangswert D(t_j) ein Siebenpegelsignal ist (0 bis 6).
Nachstehend beschrieben ist die Arbeitsweise in 4. Zunächst hält der D-Flipflop 341 in der Decodiereinheit 121 eine 1 als Anfangswerteinheit (= L₁(t₀)), während der D-Flipflop 342 in der Decodiereinheit 122 0 als Anfangswerteinheit hält (= L₂(t₀)).
Wenn als nächstes der Digitaleingangswert D(t_j) die Decodiereinheiten 121 und 122 beaufschlagt, wird die Digitaleinheit 121 den Digitaleingangswert D(t_j) mit dem Ausgangssignal L₁(t_j) vom D-Flipflop 341 vom Addierer 301 summieren, und das Ergebnis wird vom Quantisierer 321 zur Ausgabe quantisiert. Bei der Decodiereinheit 122 wird andererseits der Digitaleingangswert D(t_j) mit dem Ausgangssignal L₂(t_j) vom D-Flipflop 342 vom Addierer 302 summiert, und das Ergebnis quantisiert der Quantisierer 322 zur Ausgabe. Die Beziehung zwischen Eingangssignal und Ausgangssignal der Decodiereinheiten 121 und 122 läßt sich folgendermaßen ausdrücken A1(tj) = [{D(tj) + L1(tj)} ⁒ 2] A2(tj) = [{D(tj) + L2(tj)} ⁒ 2]
Von daher gilt, D(t_j) = A₁(t_j) + A₂(t_j).
Das Ausgangssignal des Quantisierers 321 wird mit 2 im Multiplizierer 331 multipliziert und dann im Subtrahierer 311 vom Eingangssignal des Quantisierers 321 abgezogen, und das Ergebnis wird dem D-Flipflop 341 zugeführt. Da dessen Ausgangswert L₁(t_j+1) oder L₂(t_j+1) der Rest ist, der erzielt wird durch Teilen des Eingangssignals vom Quantisierer 341 durch 2, läßt sich ausdrücken mit L1(tj+1) = (D(tj) + L1(tj)) mod 2 L2(tj+1) = (D(tj) + L2(tj)) mod 2.
Folglich sind die gegebenen Anfangswerte L₁(t₀) und L₂(t₀) die Werte von (L₁(t_j), L₂(t_j)) eine der Kombinationen (0, 1) oder (1, 0).
Die obige Decodierausgangssignale sind nachstehend anhand Tabelle 3 erläutert. Wie zuvor in Verbindung mit Wirkung der Erfindung beschrieben, listet die vorliegende Erfindung Signale in zyklischer Art auf unter der Annahme, daß jeder m-wertige D/A-Wandler eine Ansammlung von (m-1) 1-Bit-D/A-Wandlern ist, und daß die Gesamtsumme von (m-1)Gruppen von n 1-Bit-D/A-Wandlern zeilenweise angeordnet ist. Folglich kann in diesem Ausführungsbeispiel angenommen werden, daß zwei Gruppen von 1-Bit-D/A-Wandlern in einer Zeile angeordnet sind. Tabelle 3 zeigt die Entsprechung zwischen den virtuellen Signaldaten, die in den 1-Bit-D/A-Wandlern für den Digitaleingangswert D(t_j) aufgelistet sind, und dann auch die Ausgangssignale A₁ und A₂. In Tabelle 3 sind Daten 1 mit dem Symbol zur besseren Übersichtlichkeit angeordnet.
Tabelle 3
Aus Obigem ist ersichtlich, wie der Digitaleingangswert D(t_j) zu den Ausgangssignalen A₁ und A₂ a "1" gleichzeitig in einer Sequenz aufgelistet wird. Wenn der Digitaleingangswert D(t_j) ein geradzahliger Wert ist, erfolgt wegen des Wertes (L₁(t_j), L₂(t_j) keine Änderung, dieselbe Tabelle wird für den nächsten Abtasttakt verwendet, und wenn der Digitaleingangswert D ein ungeradzahliger Wert ist, ändert sich der Wert in (L₁(t_j), L₂(t_j)) und die Tabelle auf der gegenüberliegenden Seite wird für den nächsten Abtasttakt verwendet. Genauer gesagt, Daten werden zur Ausgabe zu jeder Zeit abgegeben, wie beispielsweise in Tabelle 4 gezeigt. Dasselbe Eingangsdatenbeispiel, wie es in Tabelle 2 gezeigt ist, wird auch in Tabelle 4 als Beispiel von Eingabedaten zu jeweiligen Zeiten verwendet. Die Positionen von Einsen in 1-Bit-Virtuelldaten, gezeigt in Tabelle 4, können sich von den in Tabelle 3 gezeigten Positionen unterscheiden, aber dieses gilt nur für virtuelle Daten, die zum Zwecke der Veranschaulichung gegeben werden, wie die Bitposition, zu der das Auflisten beginnt, und zwar in der zyklischen Auflistungsarbeitsweise, die in zyklischer Art entsprechend dem unmittelbar vorhergehenden Ausgangssignal verschoben wird; aktuelle Ausgangssignale sind A₁ und A₂.
Tabelle 4
Die obige Arbeitsweise ist im wesentlichen der anhand Tabelle 2 zyklischen Arbeitsweise äquivalent, und die Ausgabeamplitudenfehler zwischen den m-wertigen D/A-Wandlern werden auf der Grundlage desselben Prinzips ausgedrückt, wie zuvor beschrieben. Der einzige Unterschied besteht darin, daß anders als bei der 1-Bit-D/A-Wandleranordnung das Konzept der Position nicht auf die m-wertigen D/A-Wandler angewandt wird, sondern lediglich in Hinsicht auf den numerischen Wert.
Wenn eine Verriegelung der Daten in der 1-Bit-Virtuelldatenspalte der Ausgangssignalspalte in Tabelle 4 verriegelt wird, ist es offensichtlich, daß nicht nur ein Digitaleingangswert D(t_j) den beiden 4-wertigen Signalen A₁(t_j) und A₂(t_j) a "1" gleichzeitig in zyklischer Verarbeitung eines Signals zum nächsten erfolgt, sondern auch das Auflisten des vorliegenden Digitaleingangswertes D(t_j) den beiden 4-wertigen Signalen A₁(t_j) und A₂(t_j) bei Beginn des 4-wertigen Signals erfolgt, das unmittelbar dem 4-wertigen Signal folgt, dem der vorhergehende Digitaleingangswert D(t_j-1) zuletzt hinzugefügt wurde.
Ausführungsbeispiel 2
Nachstehend unter Bezug auf die Zeichnung beschrieben ist ein zweites Ausführungsbeispiel nach der vorliegenden Erfindung.
5 ist ein Blockdiagramm, das eine D/A-Wandlerschaltung 15C zeigt, die anstelle der D/A-Wandlerschaltung 15B in der D/A-Wandleranordnung des ersten Ausführungsbeispiels nach der in 2 gezeigten Erfindung darstellt. In 5 sind die 4-wertigen D/A-Wandler 131B und 132B dieselben wie die in 2 gezeigten zugehörigen Komponenten. Ein Analogaddierer 14C, anders als der in 2 gezeigte, ist als phaseninvertierende Addierschaltung aufgebaut. Die Impulsbreitenmodulationsschaltungen 201 und 202 setzen die 4-wertigen Eingangssignale A₁(t_j) und /A₂(t_j) um in 1-Bit-Signale mit Impulsbreiten, die den Werten der Eingangssignale entsprechen. Das 4-wertige Signal /A₂(t_j) ist das Komplement zum 4-wertigen Signal A₂(t_j). Die Inverter 211 und 212 invertieren die 1-Bit-Signale zur Abgabe. Widerstände 221, 222, 23 und 25 und Kondensatoren 26 und 27 sind an den Operationsverstärker 24 angeschlossen.
Nachstehend beschrieben ist die Arbeitsweise gemäß 5. Das 4-wertige Eingangssignal A₁(t_j) und das invertierte Signal /A₂(t_j) vom 4-wertigen Eingangssignal A₂(t_j) werden von Impulsbreitenmodulationsschaltungen 201 beziehungsweise 202 umgesetzt in Bit-Signale mit Impulsbreiten entsprechend den Werten, die die 4-wertigen Eingangssignale A₁(t_j) und A₂(t_j) annehmen. Die 1-Bit-Signale gelangen jeweils in den invertierenden Eingangsanschluß und in den nichtinvertierenden Eingangsanschluß des Operationsverstärkers 24 über die Inverter 211 und 212 und die Widerstände 221 und 222. Das Signal am invertierenden Eingangsanschluß des Operationsverstärkers 24 gelangt auch in den Ausgangsanschluß des Operationsverstärkers 24 über eine Parallelschaltung, die aus dem Widerstand 23 und dem Kondensator 26 besteht, während der nichtinvertierende Eingangsanschluß über eine Parallelschaltung aus dem Widerstand 25 und dem Kondensator 27 mit Masse verbunden ist. Das heißt, die Widerstände 221, 222, 23 und 25 und der Operationsverstärker 24 bilden gemeinsam eine Analogphaseninvertieraddierschaltung, die auch die Funktion eines Tiefpaßfilters bereitstellt.
Der Widerstandswert vom Widerstand 221 im 4-wertigen D/A-Umsetzer 131B ist hier mit R₁ bezeichnet, der Widerstandswert vom Widerstand 222 im 4-wertigen D/A-Umsetzer 132B ist mit R₂ bezeichnet, der Widerstandswert vom Widerstand 23 ist mit R_f bezeichnet und der Widerstandswert vom Widerstand 25 ist mit R_s bezeichnet, wobei die analoge Ausgangsspannung E_o nach folgender Gleichung (4) gewonnen wird. Im dargestellten Beispiel ist der Widerstand 23 parallel geschaltet mit dem Kondensator 26, und der Widerstand 25 ist mit dem Kondensator 27 parallel geschaltet; diese Konfiguration arbeitet zum Ausfiltern von Hochfrequenzkomponenten, die von den Impulsbreitenmodulationsschaltungen 201 und 202 erzeugt werden, und liest lediglich die Niederfrequenzkomponenten aus, wodurch die Signale aus den Invertern 211 und 212 in Signale umgesetzt werden, die in äquivalenter Weise 4-wertige Amplituden S₁ und S₂ (beispielsweise vier Werte 0, 1/4, 1/2 und 3/4) entsprechend den Werten haben, die die jeweiligen 4-wertigen Signale A₁(t_j) und A₂(t_j) einnehmen. (Gleichung 4)
wobei S₁, S₂ Inverterausgangsamplituden sind.
Da die 4-wertigenn D/A-Umsetzer 131B und 132B identisch in ihrem Aufbau sind, sind auch die Widerstandswerte R₁ und R₂ der Widerstände 221 und 222 identisch, das heißt R1 = R2
Wenn die Widerstandswerte R_f und R_s der Widerstände 23 und 25 ebenfalls identisch sind, dann folgt, daß das Ausgangssignal, das heißt das Ausgangssignal des Operationsverstärkers 24, proportional ist zu (-S₁ + S₂).
Da diese Inverterausgangsamplituden -S₁ und S₂ die Ausgangssignale der Inverter 211 und 212 sind, ist die analoge Ausgangsspannung Eo proportional zur Differenz zwischen den 4-wertigen Signalen A₁(t_j) und A₂(t_j) (das heißt A₁(t_j) - A₂(t_j)). Durch Anwenden des Komplements des 4-wertigen Signals A₂(t_j), wie zuerst beschrieben, wird dann das Analogausgangssignal A₁(t_j) + A₂(t_j), und dasselbe Ausgangssignal wie das von der D/A-Umsetzschaltung von 3 kann somit erzielt werden.
Bei einer praktischen Schaltung wird jedoch die Stromversorgung, wie die Inverter 211 und 212, Rauschen erzeugen, das als mitphasiges Rauschen aus den 4-wertigen D/A-Umsetzern 131B und 132B kommt, da aber deren Ausgangssignale miteinander von der Phaseninvertieraddierschaltung mit einem der phaseninvertierten Ausgangssignale addiert werden, werden die mitphasigen Komponenten ausgegliedert, und nur die Signalkomponenten A₁(t_j) + A₂(t_j)) werden abgegeben.
Das obige Prinzip ist allgemein bekannt als symmetrische Schaltung und hat die Eigenschaft, daß die Ausgangssignale der 4-wertigen D/A-Umsetzer 131B und 132B, wenn phaseninvertiert und miteinander addiert, geringer mit dem Problem von Fehlern behaftet sind im Vergleich mit dem herkömmlichen Verfahren, da sie einander gleichen, einschließlich der Additionsfehler der Phaseninvertierschaltung nach dem Ausführungsbeispiel der vorliegenden Erfindung.
Wenn weiterhin invertierte Signale und nichtinvertierte Signale in abwechselnder Art in einer Sequenz von n Signalen angeordnet sind, wird ein Rauschen, das aufgrund der Fehler auftritt, bei höheren Frequenzen liegen, und somit können die Wirkungen des Rauschens auf dem Signalband minimiert werden.
Die Konfiguration des D/A-Umsetzgerätes ist beschrieben worden. In den obigen Ausführungsbeispielen ist der Rauschformer 11, dessen Eigenschaften in Gleichung (1) dargestellt sind, benutzt worden, aber beliebige andere Rauschformer, die die Ordnungszahlen, Eigenschaften und die Anzahl von Ausgangspegeln untereinander haben, anders als zuvor beschrieben, können ebenfalls verwendet werden, sofern die Konfiguration zum Ausführen der beabsichtigten Rauschformungsfunktion gegeben ist. Die Konfiguration vom Decoder 12B, der in 4 gezeigt ist, ist ein Beispiel, das lediglich zur Veranschaulichung dient, und es ist anzunehmen, daß die Decodierkonfiguration nicht auf den dargestellten Decoder beschränkt ist. Die Schaltungskonfiguration von der D/A-Umsetzschaltung 15B oder 15C ist ebenfalls nicht auf die in 3 oder in 5 dargestellte beschränkt; beispielsweise können die Impulsbreitenmodulationsschaltungen 201 und 202 durch andere Schaltschemata ersetzt werden, die eine mehrwertige D/A-Umsetzung ausführen. Das einzige Erfordernis besteht hier bezüglich der Schaltungskonfiguration, nämlich daß eine D/A-Umsetzung des mehrwertigen Signalzuges und die analoge Addition der Signale ausgeführt wird.

Claims

Digital-Analog-Wandleranordnung, mit: einem Decodierer (12A; 12B) zum Umsetzen eines digitalen Eingangssignal in n m-wertige Signale, deren Summe dem digitalen Eingangssignal entspricht (wobei m eine Ganzzahl und nicht kleiner als 3 und n eine Ganzzahl nicht kleiner als 2 ist, wobei jedes der m-wertigen Signale 0, 1, 2, ..., m-1 ist); n m-wertigen D/A-Umsetzern (131-13n; 131B, 132B) zum Umsetzen der n m-wertigen Signale aus dem Decodierer (12A; 12B) in Analogsignale; und mit einem Analogaddierer (14A; 14B) zum Summieren der Analogsignale aus den n m-wertigen D/A-Umsetzern (131-13n; 131B, 132B), und wobei der Decodierer (12A, 12B) das digitale Eingangssignal den n m-wertigen Signalen eine "1" zur Zeit einer zyklischen Verarbeitung aus einem Signal zum nächsten zuordnet, so daß die Summe der n m-wertigen Signale dem digitalen Eingangssignal gleicht, wobei das digitale Eingangssignal 0, 1, ..., nx(m-1) ist.
Digital-Analog-Wandleranordnung nach Anspruch 1, der die größte im numerischen Wert x enthaltene Ganzzahl als [x] benennt, der Decodierer (12A, 12B) setzt einen digitalen Eingangswert D(t_j) (0 ≤ D(t_j) ≤ nx(m-1), wobei D (t_j) eine Ganzzahl ist), angelegt zur Zeit t_j entsprechend dem j-ten Abtasttakt, in die n m-wertigen Signale A₁(t_j), A₂(t_j), ..., A_n(t_j) (0 ≤ A_i(t_j) ≤ m-1, wobei i = 1, 2, ..., n, und j = 0, 1, 2, ...ist) um, so daß ein beliebiges m-wertiges Signal A₁(t_j) für den digitalen Eingangswert D(t_j) angegeben wird mit Ai(tj) = [{D(tj) + Li(tj))} ⁒ n] wobei i = 1, 2, ..., n j = 0, 1, 2, und wobei die Beziehung zwischen dem Wert L_i(t_j) (0 ≤ L_i(t_j) ≤ m-1, wobei L_i(t_j) eine Ganzzahl ist) und dem Wert L_i(t_j+1) ein Abtasttakt danach ausgedrückt wird mit Li(tj+1) = (Li(tj) + D(tj)) mod nund als Anfangswert mit Li(t0) = n - i (i = 1, 2, ..., n).
Digital-Analog-Wandleranordnung nach Anspruch 1 oder 2, wobei einige der n m-wertigen Signale aus dem Decodierer (12A, 12B) als invertierte Signale ausgegeben werden, die nach ihrer Umsetzung von den m-wertigen D/A-Umsetzern (131-13n; 131B, 132B) in Analogform mit den anderen in Analogform umgesetzten m-wertigen Signalen addiert werden.
Digital-Analog-Wandleranordnung nach Anspruch 3, bei dem die als invertierte Signale abzugebenden m-wertigen Signale abwechselnd mit den m-wertigen Signalen angeordnet sind, um in einer zyklischen Signalzuordnungssequenz als nichtinvertierte Signale abgegeben zu werden.
Digital-Analog-Wandleranordnung nach Anspruch 1 oder 2, deren m-wertige D/A-Umsetzer (131-13n; 131B, 132B) über Impulsbreitenmodulationsschaltungen (201, 202) verfügen, um Impulse mit Impulsbreiten entsprechend den Werten der m-wertigen Signale abzugeben.