CH677992A5 - - Google Patents

Description

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Beschreibung

Dîe Erfindung betrifft eine hochauflösende Ana-log-Digital-Wandleranordnung mit Überabtastung, die in der Rückführung einen nach einem speziellen Prinzip angesteuerten Digital-Anafog-Wandler (im folgenden D/A-Wandler genannt) enthält.

Der bei der Digitalisierung analoger Signale nach dem Verfahren der sukzessiven Approximation er-zrelbare Signal-Rauschabstand hängt entscheidend von der Auflösung des benutzten A/D-Wandlers ab. Um z.B. bei Tonsignalen einen Signal-Rauschabstand von 98 dB sicherstellen zu können, bedarf es einer Amplitudenauflösung von 16 Bit je Abtastwert. Diese hohe Amplitudenauflösung von 1:65 536 erfordert extrem kleine Bauelementetoleranzen der für den Digitalisiervorgang notwendigen Bauelemente. Dies ist nur mit aufwendigen Fertigungsmethoden (Laserabgleich) erreichbar. Darüber hinaus muss bei diesem Prinzip der Analogwert während des schrittweisen Wandlungsvorgangs mittels einer S&H-Schaltung konstant gehalten werden. Ferner ist ein sehr steilflankiges analoges Tiefpassfilter notwendig, das bei der halben Abtastfrequenz fs bereits eine sehr hohe Dämpfung aufweist. Ein solches Filter ist jedoch nicht kostengünstig herstellbar.

Die durch das Verfahren der sukzessiven Approximation bedingten Nachteile lassen sich vermeiden, wenn man sich des Verfahrens der interpolati-ven A/D-Umsetzung bedient. Hierbei wird eine hohe Amplitidenauflösung nicht durch hochgenaue Referenzelemente erreicht, sondern durch Interpolation grob quantisierter Abtastwerte, die durch Abtastung mit einem Vielfachen der PCM-Wandlungs-frequenz fs gewonnen werden.

Aus der von H.U.Weidenbruch vorgelegten Dissertation mit dem Titel «ANALYSE DER FEHLER INTERPOLATIVER ANALOG-DIGITAL-UMSET-ZER» (1985, Hannover), ist ein solcher interpolati-ver A/D-Wandler bekannt. Ein analoges Eingangssignal gelangt über einen analogen Tiefpass auf einen Summierer. Im Summlerer wird die Differenz aus dem bandbegrenzten Eingangssignal und einem über einen D/A-Wandler rückgeführten Signal gebildet. Diese Differenz wird einem integrierenden Netzwerk zugeführt. Das Ausgangssignal des integrierenden Netzwerkes gelangt auf einen Abtaster und wird dort mit einem Vielfachen der PCM-Wand-lungsfrequenz abgetastet. Die gewonnenen Abtastwerte werden in einem dem Abtaster folgenden A/D-Wandler geringer Amplitudenauflösung digitalisiert. Die digitalen Signale gelangen danach auf ein digitales Filter (Tiefpass), das mit derselben Frequenz getaktet wird, mit der der Abtaster die Abtastwerte erzeugt. Das Ausgangssignal des digitalen Tiefpasses wird einem mit der PGM-Wandlungsfrequenz arbeitenden Abtaster zugeführt, an dessen Ausgang schliesslich ein PGM-Signal zur Verfügung steht.

Das Ausgangssignai des A/D-Wandlers wird nicht nur auf den digitalen Tiefpass gegeben, sondern zusätzlich über einen bereits erwähnten D/AWandler und ein Halteglied auf den Summierer, in dem es vom bandbegrenzten Tonsignal subtrahiert wird.

Die von Weidenbruch beschriebene Anordnung arbeitet mit einer Amplitudenauflösung von 1 Bit Der A/D-Wandler reduziert sich dann auf einen Komparator, der D/A-Wandler auf einen Impulsformer. Der Analogteil des Wandlers und das digitale Filter können ohne Präzisionsbauelemente hergestellt werden. Das Verfahren der Interpolativen A/D-Wandlung ist daher im Prinzip für den Entwurf eines PCM-Coders in integrierter Bauweise gut geeignet.

Durch die Rückführung des quantlsierten Signales auf das integrierende Netzwerk wird das dem Nutzsignal überlagerte Störspektrum in dem Frequenzbereich, in welchem das Nutzsignal liegt, im folgenden auch Basisband genannt, verringert. Ausserhalb des Basisbandes wird es jedoch angehoben. Das durch die A/D-Wandlung erzeugte Quantisierungsrauschen wird somit spektral zu höheren Frequenzen hin und somit ausserhalb des Basisbandes umverteilt. Für dieses Verfahren hat sich daher auch der Name «noise-shaping» eingebürgert. Die digitale Filterung des quantisierten Signales entfernt den hochfrequenten Anteil des Quantisierungsrauschen aus dem Basisband. Nach anschliessender Unterabtastung mit der PCM-Wandlungsfrequenz fs steht dann ein Signal mit hoher Amplitudenaufiösung und grossem Signal-Rauschabstand zur Verfügung.

Weiterhin ist aus dem Aufsatz von Robert W. Adams «Design and Implementation of an Audio 18-Bit Analog-to-Digital Converter Using Oversam-pling Techniques», erschienen im Journal of the Audio Eng. Soc. Vol. 34,153-166, (März 1986) ein mit Überabtastung arbeitender A/D-Wandler bekannt, der anstelle eines Komparators einen A/D-Wandler mit einer Auflösung von 4 Bit benutzt. In der Rückführung ist dann ebenfalls ein 4 Bit D/A-Wandler erforderlich. Adams schlägt vor, anstelle der sonst in D/A-Wandlern üblichen gewichteten Referenzelemente ungewichtete Referenzelemente zu verwenden, wodurch eine weitere Verbesserung des Signai-Rauschabstandes erzielt wird. Bei prozentual gleichen Bauelementetoleranzen ist das von einem D/A-Wandler mit gewichteten Referenzelementen erzeugte Störspektrum grösser als das von einem D/A-Wandler mit nicht gewichteten Referenzelementen.

Die von Adams vorgeschlagene Anordnung enthält Widerstände als Referenzelemente, die in bekannter Weise über Schalter auf einen aktiven Summierer (Operationsverstärker) geführt werden. Bei einem 4-Bit-D/A-Wandler sind also 24 Widerstände vorgesehen. Von diesen 24 Widerständen werden jeweils die ersten k mit dem virtuellen Nullpunkt des Operationsverstärkers verbunden, an dessen Ausgang dann ein dem digitalen Signalwert entsprechendes analoges Signal entsteht.

Der von Weidenbruch vorgeschlagene interpola-tive A/D-Wandler hat den Nachteil, dass er aufgrund der sehr hohen Abtastrate bezüglich des immer auftretenden Jitters und des Energieübersprechens bei zeitlich aufeinanderfolgenden Impulsen

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schwer beherrschbar wird. Die von Adams vorgeschlagene Lösung ist in dieser Hinsicht günstiger, da infolge der mehrstufigen Quantisierung zur Erzielung desselben Signal-Rauschabstandes die Abtastfrequenz verringert werden kann. Die Anordnung arbeitet jedoch in der Art und Weise der An-steuerung des D/A-Wandlers nicht optimal. Ein durch die Toleranzen der Referenzelemente erzeugter Linearitätsfehler bewirkt immer noch einen zu grossen Beitrag zum Störspektrum im Basisband.

Aufgabe der Erfindung ist es, einen interpolati-ven A/D-Wandler so zu verbessern, dass er vollständig in C-MOS-Technologie herstellbar ist und trotz der relativ grossen Toleranzen im «Matching» analoger Teilströme einen grossen Signal-Rauschabstand gewährleistet. Diese Aufgabe wird gelöst durch eine Anordnung mit der Merkmalskombination des Anspruches 1.

Die erfindungsgemässe Anordnung hat den Vorteil, dass durch die geschickte Ansteuerung der Referenzelemente des D/A-Wandlers der Beitrag des toleranzbedingten Störspektrums im Basisband vermindert wird. Somit ist eine Amplitudenauflösung von 16 bis 20 Bit auch in C-MOS-Technologie möglich. Gegenüber einem 1-Bit-Wandler hat die Anordnung den Vorteil, dass zur Erzielung gleicher Auflösung mit einer wesentlich geringeren Abtastrate abgetastet werden kann. Bei einer Amplitudenauflösung von 5 Bit, entsprechend 32 Amplitudenwerten, reduziert sich die Abtastfrequenz um den Faktor 3. Die Komplexität des digitalen Tiefpasses verringert sich ebenfalls etwa um einen Faktor 3 und die Verlustleistung etwa um den Faktor 9. Anschliessend sei noch erwähnt, dass das Intermodulationsverhal-ten des D/A-Wandlers, falls er in Switched-Capaci-tor-Technik aufgebaut ist, durch die Verlängerung der Taktperiode verbessert wird. Auf- und Entladevorgänge an den Kondensatoren sind weitgehend abgeschlossen, was zu einer Verringerung des Energie-Übersprechens aufeinanderfolgender Impulse führt. Auch Zeitfehler durch Jitter haben in dieser Technik nur einen sehr geringen Einfluss auf das Störspektrum.

Ausführungsbeispiele der Erfindung sind in den Fig. 1 bis 7 dargestellt und werden in der nachfolgenden Beschreibung näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild des A/D-Wandlers mit Überabtastung,

Fig. 2 D/A-Wandler mit Widerständen als Referenzelemente,

Fig. 3 D/A-Wandler mit Stromquellen als Referenzelemente,

Fig. 4 D/A-Wandler in Switched-Capacitor Technik,

Fig. 5a Ansteuerlogik für zufällige Auswahl der Referenzelemente,

Fig. 5b zufällige Auswahl mit ROM und Pseudo-Zufallszahlengenerator,

Fig. 5c zufällige Auswahl mit RAM und Vertauschen von Speicherinhalten,

Fig. 6 Veranschaullchung der zyklischen Weiterschaltung der Referenzelemente,

Fig. 7a Ansteuerlogik für die zyklische Weiterschaltung der Referenzelemente,

Fig. 7b Zuordnungsschema.

Im Blockschaltbild nach Fig. 1 gelangt ein mit A bezeichnetes analoges Signal auf einen mit 1 bezeichneten Tiefpass. Das Ausgangssignal des Tiefpasses A' wird einem Summierer 2 zugeführt. Im Summierer 2 wird die Differenz des Signales A' und eines später noch zu besprechenden Signales E gebildet. Diese Differenz, mit B bezeichnet, gelangt auf ein Integrierendes Netzwerk 3. Am Ausgang des integrierenden Netzwerkes 3 steht ein Signal C zur Verfügung, das einem A/D-Wandler 4 zugeführt wird. Beim A/D-Wandler 4 handelt es sich um einen Flash-A/D-Wandler. Am Ausgang des A/D-Wandlers steht ein Datenwort D von n Bit zur Verfügung. Dieses Datenwort wird über eine Rückführleitung 5 einem D/A-Wandler 6 zugeführt. Im D/AWandler 6 wird das digitale Signal in ein analoges Signal E zurück verwandelt und dem Summierer 2 zugeführt. Das Ausgangssignal des A/D-Wandlers 4 gelangt zusätzlich auch auf ein digitales Filter 7, auf das eine Abtasteinrichtung 8 folgt. Am Ausgang der Abtasteinrichtung 8 steht das puls-code-modu-lierte Signal G zur Verfügung.

Der Flash-A/D-Wandler 4 und der D/A-Wandler 6 werden mit einer höheren Taktrate als nach dem Abtasttheorem erforderlich getaktet (Überabtastung). Die nach dem Abtasttheorem erforderliche Taktrate ist mit fs bezeichnet. Der A/D-Wandler 4 und der D/A-Wandler 6 werden mit einem ganzzahligen Vielfachen N fs getaktet. Erst das Ausgangssignal F des digitalen Filters 7 wird im Abtaster 8 mit einer Abtastrate fs abgetastet (Unterabtastung, Decimation).

Fig. 2 zeigt ein erstes Ausführungsbeispiel für den D/A-Wandler 6 nach Fig. 1. Die für den D/A-Wandler erforderlichen nichtgewichteten Schaltstufen sind hier durch mit 21 gekennzeichnete Widerstände realisiert. Die Zahl der Widerstände hängt von der Grösse der zu verarbeitenden Worte ab. Bei digitalen Worten D(K), die aus n Bit bestehen, sind insgesamt 2n—1 Widerstände vorzusehen. Das obere Ende der Widerstände ist mit einer Referenzspannung Uref verbunden. Das untere Ende wird über mit 22 bezeichnete Schalter, von denen ebenfalls 2n-1 vorhanden sein müssen, entweder auf den negativen Eingang eines Operationsverstärkers 23 (Schalterstellung 1), oder aber auf Massepotential gelegt (Schalterstellung 2). Der Operationsverstärker 23 dient als Summierer, in dem die algebraische Summe der Teilströme gebildet wird. In seinem Rückkopplungszweig 24 enthält er einen mit R1 bezeichneten Widerstand. Am Ausgang des Operationsverstärkers 23 steht das dem digitalen Signal D(K) entsprechende Signal als analoge Spannung zur Verfügung. Mit 20 ist in Fig. 2 eine Steuereinrichtung gekennzeichnet, die zur Ansteuerung der Schalter St bis S(2M) dient. Diese Ansteuer-einrichtung wird mit einer Frequenz fc = N fs getaktet. Die Wirkungsweise der Steuereinrichtung 20 wird an anderer Stelle genau erläutert.

Fig. 3 zeigt ein zweites Ausführungsbeispiel des D/A-Wandlers 6. Die mit 21 bezeichneten Widerstände R nach Fig. 2 sind hier durch mit 30 bezeichnete Konstantstromquellen ersetzt worden. Elemen-

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te, die dieselben Bezugszeichen tragen wie in Fig. 2, bezeichnen auch dieselben Einrichtungen. Im gesamten folgenden Text bezeichnen gleiche Bezugszeichen die gleichen Elemente.

Fig. 4 zeigt ein Ausführungsbeispiel des A/D-Wandlers in Switched-Capacitor-Technik. Das analoge Tonsignal A gelangt auf den bereits bekannten Tiefpass 1, Vom Ausgang dieses Tiefpasses gelangt das bandbegrenzte Signal zu einem mit 40 bezeichneten Schalter St. Der Schalter Si ist über eine mit 42 gekennzeichnete Kapazität Ci mit einem Schalter S2 verbunden. In der gezeichneten Stellung wird der Kondensator Gl auf den momentanen Spannungswert des Signales A' aufgeladen. In der gestrichelten Stellung der beiden Schalter S1 und S2 wird die Ladung des Kondensators C1 auf einen mit 43 bezeichneten Kondensator C2 umgeladen. Der Kondensator C2 liegt im Gegenkopplungszweig des als Integrator arbeitenden Operationsverstärkers 23. Das Ausgangssignal des Integrators wird in einem nachgeschalteten Filterbaustein 44, der ebenfalls in Switched-Capacitor-Technik ausgeführt ist, zusätzlich bandbegrenzt. Am Ausgang dieses Netzwerkes steht das Signal C zur Verfügung, das im A/D-Wandler digitalisiert wird. Am Ausgang des A/D-Wandlers steht ein n Bit breites, mit D bezeichnetes Datenwort zur Verfügung. Dieses n-Bit-Datenwort wird über die bereits bekannte Leitung 5 dem D/A-Wandler 6 zugeführt. Der D/A-Wandler enthält die bereits erwähnte Ansteuerschaltung 20, Die Ansteuerschaltung 20 und die beiden Schalter S1 und S2 werden über eine mit 45 bezeichnete Leitung mit der Taktfrequenz fc = N fs getaktet. Der D/A-Wandler besteht aus zwei Reihen von Schaltern, deren erste mit dem Bezugszeichen 46 und deren zweite mit dem Bezugszeichen 47 versehen ist. Die Schalter mit dem Bezugszeichen 46 sind von S3(1) bis 83(2") durchnumeriert, die Schalter mit dem Bezugszeichen 47 von S4(1) bis S4(2n). Mittels der Schalter 46 und 47 werden Kapazitäten G3 geschaltet, die das Bezugszeichen 48 tragen. Insgesamt sind 2n Kapazitäten C3 vorhanden.

Theoretisch genügen für einen n-bit D/A-Wand-ler 21-1 geschaltete Kondensatoren, Da die später beschriebene Ansteuerschaltung bei den Versionen mit Modulo-Arithmetik mit 2n-Ausgängen jedoch einfacher zu realisieren ist, sind statt 2M in allen folgenden Ausführungsbeispielen 2n geschaltete Kondensatoren realisiert. Die Schalter 46 und 47 werden über Ansteuerleitungen AI bis A(2") angesteuert. Diese Ansteuerleitungen sind mit dem Bezugszeichen 54 versehen. Mit 53 ist eine Leitung bezeichnet, die die Kapazitäten C3 mit einer Referenzspannungsquelle verbindet. Desweiteren enthält der D/A-Wandler einen mit S5 bezeichneten Schalter 49 und einen mit S6 bezeichneten Schalter 50, durch die eine mit 51 bezeichnete Kapazität C4 umgeschaltet wird. Die Schalter S5 und S6 werden über eine Taktleitung 52 mit der Frequenz fc getaktet

Der A/D-Wandler arbeitet wie folgt: Das bandbegrenzte Signal A' wird mit Hilfe der beiden Schalter S1 und S2 auf den Operationsverstärker 23 geschaltet. In der gestrichelt gezeichneten Schaltstellung fliesst ein Strom Ii auf den virtuellen Nullpunkt (Summenpunkt) des Operationsverstärkers. Diesem Strom Ii überlagert sich der mit I4 gekennzeichnete Ausgangsstrom des D/A-Wandlers 6. Die Summe der Ströme Ii und I4 wird im Kondensator C2 integriert. Das Ausgangssignal des Operationsverstärkers wird in dem mit 44 bezeichneten Tiefpass bandbegrenzt, an dessen Ausgang das Signal C zur Verfügung steht. Die Reihenschaltung Integrator und SC-Filter ist als integrierendes Netzwerk aufzufassen. Der Filtergrad dieses Netzwerkes ist vom zweiten oder dritten Grad. Das Ausgangssignal C wird im Flash-A/D-Wandler digitalisiert. Die Anordnung nach Fig. 4 unterscheidet sich von der nach Fig. 1 dadurch, dass der D/A-Wandler 6 und das integrierende Netzwerk 3 in Switched-Capacitor-Technik ausgeführt sind. Der D/A-Wandler in Switched-Capacitor-Technik arbeitet wie folgt:

Über die Leitung 5 gelangt ein binär codiertes n-Bit-Datenwort D (K) auf den Eingang des D/A-Wandlers 6. Das Datenwort stelle den Wert m dar. Die Ansteuerschaltung 20 wählt nun aus den 2n möglichen Referenzelementen m aus. Somit werden m der 2n Kondensatoren C3 mit dem Operationsverstärker und der Referenzspannungsquelle verbunden. Die zugehörigen Schalter werden dazu über m der Ansteuerleitungen AI bis A(2n) von der Stellung 2 in die Stellung 1 geschaltet. Auf dem Kondensator 43 erscheint dann das m-fache der auf einem der Kondensatoren C3 gespeicherten Ladung. Die Verschiebung der Einzelladungen ist in Fig. 4 durch Teilströme I41 bis Ufen) dargestellt, die sich in Leitung 55 zu einem Gesamtstrom I4 aufaddieren. Der Gesamtstrom I4 + Ii fliesst über den virtuellen Nullpunkt des Operationsverstärkers 23 zum Kondensator 43.

Durch die Art der Ansteuerung der Kondensatoren 48 wird der Kondensator 43, der im Rückkopplungszweig des Operationsverstärkers liegt, ständig aufgeladen, jedoch nie entladen, da die Polarität der Referenzspannung Uref unverändert bleibt. Dies würde im Laufe einiger Takte zu einem nicht erwünschten Offset führen. Zur Kompensation dieses Effektes dient der Kondensator G4 (Bezugszeichen 51) in Verbindung mit den beiden Schaltern 49 und 50, die ebenfalls mit der Taktfrequenz fc getaktet werden. Zum Verständnis seiner Funktion dient die folgende Überlegung:

Der n-Bit A/D-Wandler 4 liefert im Mittel ein Signal von 2n-i-0,5, falls sein kleinstes Signal 0, sein grösstes 2n-1 ist. Der Kondensator 43 wird also im Mittel von den Kondensatoren 48 mit einer Ladung

Q1 = C3 Uref (2»-l-0,5)

aufgeladen. Diese «mittlere Ladung» Q1 soll über den Kondensator C4 wieder abgeführt werden. Das ist dann der Fall, wenn gilt:

Q2 = —Q1 = 04*Uref oder C3 = C3(2n-1-0,5).

Ein Kondensator der Grösse C4 = C3-(2n-'l-0J5) kompensiert auf diese Weise die den Kondensator

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43 aufladende mittlere Ladung Q1.

Eine andere Möglichkeit zur Kompensation des Offsets besteht darin, dem Signal A' eine Spannung

UO so zu überlagern, dass h = -I4, d.h. der Mittelwert von I4 durch den Mittelwert von Ii kompensiert wird. Die Schalter 49 und 50 können dadurch entfallen.

Eine weitere Möglichkeit, bei der auf den Kompensationskondensator 51 sowie auf die Kompensationsspannung UO verzichtet werden kann, besteht darin, anstelle von 2n Kondensatoren C3 doppelt so viele, d.h. 2n+1 und auch doppelt so viele Schalter zu verwenden.

Durch entsprechende Schalterstellungen können dann positive und negative Teilströme I4 erzeugt und somit der Mittelwert von U zu null gemacht werden. Diese Lösung ist beim 1-Bit-Prinzip Stand der Technik.

Links oben in Fig. 4 ist mit 56 der zeitliche Verlauf des Taktsignales f0, das zur Ansteuerung der Schalter S1, S2, S5 und S6 dient, bezeichnet, mit 57 der zeitliche Verlauf der Ansteuersignale A. Die Taktperiode sei T. Günstig ist eine Ansteuerung, bei der die Schalter S1, S2, S5 und S6 etwa T/2 in Stellung 1 und T/2 in Stellung 2 verweilen. Bei der hier dargestellten Schaltung steht zum Auf- oder Entladen der Kondensatoren ebenfalls die halbe Taktperiode zur Verfügung. Es sei jedoch darauf hingewiesen, dass bei Überabtastung mit sehr hohen Abtastraten (z.B. 4 MHz) die Auf- und Entladezeiten für die Kondensatoren G3 nicht mehr ausreichen, um diese voll aufzuladen oder voll zu entladen. Daraus ergibt sich ein Energie-Übersprechen bei aufeinanderfolgenden Impulsen (intersymbol-interfe-rence). Bei der im folgenden beschriebenen zyklischen Weiterschaltung kann die Verweilzeit der Schalter von J/2 auf T vergrössert und dadurch das Energle-Übersprechen weiter verringert werden. Dies bedingt allerdings eine Verdopplung der Schalterstufen 46 und 47 und der Kondensatoren 48.

Bisher wurde über die Funktion der Ansteuerschaltung 20 in Fig. 4 nichts ausgesagt. Fig. 5a zeigt ein Blockschaltbild, in dem die für eine statistische Auswahl der Referenzelemente des D/AWandlers erforderliche Logik enthalten ist. Mit 60 ist ein m aus 2n-Decoder bezeichnet, mit 61 sind Schalter S1 bis S(2n) bezeichnet. 62 kennzeichnet 2" Leitungen, 63 ein Register und 6 den bereits bekannten D/A-Wandler mit nicht gewichteten Referenzelementen. 64 bezeichnet 2n Speicher SP1 bis SP(2n), die über p-Bit-Adressen 85 gemeinsam adressiert werden. 65 sind Ansteuerleitungen, die jeweils einen der Speicher mit je einem von den 2n Schaltern 61 verbinden. Mit 66 sind 2n Verbindungsleitungen gekennzeichnet, die eine Daten-übertragungs- und Adressiereinrichtung 75 mit den Speichern 64 verbinden, 68 bezeichnet einen Pseu-do-Zufallszahlengenerator, der ein p-Bit breites Adresswort über eine Leitung 67 an die Speicher 64 übermittelt. Der Pseudo-Zufallszahlengenerator 68 ist über Leitungen 73 und 86 mit der Datenübertra-gungs- und AdresslereinriGhtung 75 verbunden. 69 kennzeichnet einen n-Bit Zähler, der über mit 74

und 87 bezeichnete Leitungen in Verbindung mit der Einrichtung 75 steht. Mit 72 ist ein Zwischenspeicher gekennzeichnet, der über Leitungen 88 und 89 mit der Einrichtung 75 verbunden ist. Mit 80 und 81 sind Datenleitungen gekennzeichnet, 82 bezeichnet eine Modulo-Arithmetik, die einen Summierer 83 und ein Verzögerungselement 84 enthält. Die Modulo-Arithmetik 82 liefert p-Bit breite Adressworte über eine Leitung 85 an die Speicher 64.

Die Anordnung nach Fig. 5a kann in unterschiedlicher Art und Welse betrieben werden. Im folgenden werden drei Versionen beschrieben. In allen drei Versionen wird angenommen, dass n-Bit breite Datenworte in analoge Werte umgesetzt werden sollen und die Speicher eine Adressbreite von p Bit haben.

Version 1 :

Quasistatistische Methode mit Pseudo-Zufallszahlengenerator und ROM.

Bei Version 1 bleiben die Modulo-Arithmetik 82, der n-Bit-Zähler 69, der Zwischenspeicher 72 und die Daten-Übertragungs- und Adressiereinrichtung 75 ausser Betracht.

Über die Leitungen 80 und 81 gelangt bei jedem Takt ein n-breites Datenwort D(K), beispielsweise binärcodiert, auf den m aus 2n-Decoder 60. Der Decoder 60 bestimmt, wieviele von den Schaltern 61 (S1 bis S2") insgesamt zur Darstellung des Wertes D(K) geschaltet werden müssen. Um welche Schalterstellungen es sich dabei handeln wird, hängt vom Pseudo-Zufallszahlengenerator 68 und den Speichern 64 ab. Zur Verdeutlichung dient eine in Fig. 5b gezeigte Tabelle. Es werden vereinfacht p = 4 und n = 3 angenommen. In der untersten Zeile der Tabelle sind 2p = 16 Adressen 0...15 aufgetragen. Die linke Spalte ist von oben nach unten mit Speicher 1 (SPI) bis Speicher 8 (SP8) durchnumeriert. Die Speicher sind in einem ROM mit insgesamt 2" x 2P Speicherplätzen enthalten. Die Tabelle spiegelt die Anordnung der Speicherplätze im ROM wieder.

Unter der Adresse 0 seien die Zahlen 1 bis 8 in aufsteigender Reihenfolge den Speichern SP1 bis SP8 zugeordnet. Unter den Adressen 1 bis 15 wird die Reihenfolge der Zahlen verändert. Von den insgesamt 2"! möglichen Permutationen ist somit eine Teilmenge von 2p realisiert. Der Pseudo-Zufallszahlengenerator 68 erzeugt bei jedem Takt eine der Adressen 0 bis 15, beispielsweise 4. Das bedeutet dann, dass der Schalter S1 in Position 2, der Schalter S2 in Position 3... und schliesslich Schalter S8 in Position 5 gebracht wird. Die Information, in welche Stellung die Schalter gebracht werden sollen, wird über Ansteuerleitungen 65 von den Speichern an die Schalter übertragen. Mit Hilfe des Decoders 60 ist sichergestellt, dass nur die zur Darstellung des Wertes D(K) notwendigen Schaltverbindungen im D/A-Wandler hergestellt werden. Die ausgewählten Schaltpositionen werden mittels der Verbindungsleitungen 62 auf das Register 63 übertragen. Register 63 dient zur Unterdrückung der Glitch-Energie durch Laufzeitunterschiede. Bei jedem Takt werden im D/A-Wandler die Referenzelemente aktiviert, die

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durch die aktiven Verbindungsleitungen 61 vorgegeben sind. Der dem Auswahtverfahren der Schaltpositionen zugrundeliegende Zufallsprozess nähert sich einer gewünschten Verteilung umso besser, je mehr Adressen zur Verfügung stehen, mit anderen Worten, je grösser das verwendete ROM ist.

Version 2:

Quasistatistische Methode mit Modulo-Arithmetik und ROM

Bei Version 2 gelten dieselben Voraussetzungen wie bei Version 1. Die Datenübertragungs- und Adressiereinrichtung 75, der n-Bit Zähler 69 und der Zwischenspeicher 72 bleiben weiterhin ausser Betracht. Darüber hinaus entfällt jetzt auch der Pseudo-Zufallszahlengenerator 68, da die Adressen durch die Modulo-Arithmetik 82 erzeugt werden. tn der Modulo-Arithmetik werden aus den Datenworten D(K) und D(K-1) Zahlen Modulo 2P gebildet, die zur Auswahl der Adressen in den Speichern SP1 bis SP8 dienen. Mit Ausnahme der Auswahl der Adressen arbeitet Version 2 dann genauso wie Version 1.

Version 3:

Statistische Methode durch Umspeicherung von RAM-Speicherinhalten

Bei dieser Version wird anstelle eines ROM ein RAM für die Speicher SP1 bis SP2n verwendet. Unter jeder von der Datenübertragungs- und Adressiereinheit 75 gebildeten Adresse werden zunächst die Zahlenwerte 1 bis 2n durch Inkrementierung des Zählers 69 in die Speicher SP1 bis SP2n geschrieben. Verdeutlicht wird dies durch Fig. 5c, in der ein Ausschnitt aus dem RAM dargestellt ist (n = 3, Adressen 0 bis 2), Nach dem Beschreiben der RAM-Speicherplätze folgen Vertauschungszy-klen. Vertauscht werden Speicherinhalte unter einer festen Adresse. Die jeweilige Adresse wird durch die Datenübertragungs- und Adressiereinheit durch Inkrementierung von 1 bis 2P gebildet und findet bei jedem Datenwechsel der Eingangsdaten D(K) statt. Im Beispiel nach Fig. 5c werden die Vertauschungen auf Adresse 2 vorgenommen. Im Ver-tauschungsschritt 91 werden die Inhalte der Speicher 2 und 6, im Schritt 92 die Inhalte der Speicher 4 und 7 und im Schritt 93 die Inhalte der Speicher 5 und 8 miteinander vertauscht. Ein Vertauschungs-vorgang zwischen zwei Speichern SPx und SPy läuft dabei wie folgt ab;

— Inhalt aus SPx entnehmen und in Zwischenspeicher 72 abspeichern,

— SPx mit Inhalt aus SPy überschreiben,

— SPy mit Inhalt aus Zwischenspeicher überschreiben.

Die Auswahl der Speicher SPx und SPy erfolgt durch den Pseudo-Zufallszahlengenerator 68, der über die Leitung 73 n-Bit-Datenworte an die Einrichtung 75 liefert.

Bei jedem Datenwechsel D(K) findet mindestens ein Vertauschungsvorgang statt. Die notwendige

Adressbreite des RAM reduziert sich, wenn pro Datentakt mehrere Vertauschungen vorgenommen werden. Bei einer Abtastrate fs = 32 kHz und einer 64-fachen Überabtastung erhält man eine Datenrate von 2,048 x 106/s. Wählt man vier Vertauschungen pro Takt D(K), so ist ein Systemtakt f0 von 2x4 x 2,048 x 106/s = 16,384 MHz erforderlich. In diesem Fall liefert eine Adressbreite von p = 3 oder 4 bereits eine gute Unterdrückung des toleranzbedingten Störgeräusches im Basisband.

Alternativ können die Speicheradressen auch durch den Zufallsgenerator 68 über die Leitung 67 erzeugt werden. Die Leitungen 86, 87, 88 und 90 sind Steuerleitungen, die zur Synchronisation der Elemente 68,69,72 und 64 dienen.

Eine weitere Möglichkeit zur Unterdrückung des toleranzbedingten Störspektrums im Basisband besteht darin, die Referenzelemente des D/A-Wandlers 6 bei jedem neu eintreffenden Datenwort zyklisch weiterzuschalten. Anhand von Fig. 6 soll dieses Verfahren näher erläutert werden. Die in Zeilen angeordneten Kästchen in Fig. 6 stehen stellvertretend für die Referenzelemente des D/AWandlers 6, z.B. für die Widerstände 21 in Fig. 2, die Stromquellen 30 in Fig. 3, oder die Kondensatoren 48 in Fig. 4. Der Einfachheit halber wird n = 3 angenommen. Eine 1 in einem Kästchen bedeutet, dass das jeweilige Referenzelement mit dem invertierenden Eingang des Operationsverstärkers 23 verbunden ist, eine 0 steht für das Gegenteil. Vor dem Eintreffen des Datenwortes D(1) = 4 stand in allen Kästchen eine 0. Beim Eintreffen von D(1) wird in die ersten vier Kästchen eine 1 geschrieben, während die übrigen weiter eine 0 enthalten. Am Ausgang des Operationsverstärkers 23 liegt dann ein den Wert 4 repräsentierender Analogwert. Beim nächsten Takt erscheint das digitale Datenwort D(2) = 3. Jetzt enthalten die Kästchen 5 bis 7 eine 1, während in den anderen eine 0 steht. Beim Datenwort D(3) = 5 steht im achten Kästchen und in den Kästchen 1 bis 4 eine 1, in den Kästchen 5 bis 7 eine 0. Beim Datenwort D(4) = 2 steht in Kästchen 5 und 6 jeweils eine 1, in den anderen eine 0.

Durch diese Art der Weiterschaltüng wird sichergestellt, dass jedes Referenzelement im Mittel gleich häufig benutzt wird, wodurch das durch die Bauteiltoleranzen bedingte Störspektrum im Basisband vermindert wird.

Fig. 7a zeigt eine Schaltung, mit der sich das soeben beschriebene Verfahren der zyklischen Weiterschaltung der Referenzelemente bewerkstelligen lässt. Fig. 7a enthält Elemente, die bereits aus anderen Figuren bekannt sind. Für gleiche Elemente werden gleiche Bezugszeichen benutzt.

Die Datenworte, hier als 5-Bit Worte angenommen, gelangen über Leitung 81 auf einen m aus 2n-Decoder 100. Der Ausgang des Decoders 100 ist auf einen aus 2n Leitungen bestehenden Datenbus 103 geschaltet. Der Datenbus dient dazu, den Ausgang des Decoders 100 mit Schalteinrichtungen 102 zu verbinden. Von diesen Schalteinrichtungen sind insgesamt 2n vorhanden, im Bild mit S1, S2, S3... bezeichnet. Jede dieser Schalteinrichtungen enthält 2" Einzelschalter, von denen jedoch der Übersicht5

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lichkeit halber jeweils nur einer pro Schalteinrichtung dargestellt ist. Die Schalteinrichtungen verbinden die Leitungen von Bus 103 mit den 2n Leitungen eines weiteren Datenbusses 104 nach folgendem Schema: Schalteinrichtung 1 verbindet Leitung 0 von Bus 103 mit Leitung 0 von Bus 104, Leitung 1 von Bus 103 mit Leitung 1 von Bus 104, und Leitung 2n~1 von Bus 103 mit Leitung 2r*~i von Bus 104.

Bei Schalteinrichtung 2 wird die Zuordnung der Leitungen um 1 versetzt, Schalter 2 ordnet also den Leitungen 0, 1, 2,...2<>-i von Bus 103 die Leitungen 1,2,3 ...2n_1, 0 von Bus 104 zu. Fig. 7b verdeutlicht das Zuordnungsschema. Der Datenbus 104 verbindet die Ausgänge der Schalteinrichtungen mit den Schaltern des D/A-Wandlers 6.

Die Datenworte D(K) gelangen über Leitungen 80 auf die bereits bekannte Modulo-Arithmetik, deren Ausgangssignal einen 1 aus 2«-Decoder 101 steuert. Bei jedem Takt wird durch den Decoder 101 diejenige Schalteinrichtung 102 aus den 2" Schalteinrichtungen bestimmt, die die Datenbusse 103 und 104 nach dem beschriebenen Vertauschungsschema verbindet. Decoder 101 bildet somit einen Zeiger, der anzeigt, von wo ab bei der zyklischen Weiterschaltung die durch das Eingangsdatenwort D(K) vorgegebene Zahl der Schaltstufen m aktivert werden sollen.

Erhöht man die Wortbreite der Modulo-Arithmetik am Ausgang Q(K) von n auf n + 1 und somit die Zahl der Schalter 46 und 47 und die der Kondensatoren 48 in Fig. 4 auf 2n+1, so kann die Umiadezeit der Kondensatoren von T/2 auf T erhöht werden. Dies ist möglich, da nun beim grössten Digitalwort D(K) maximal die Hälfte der möglichen Teilströme U erzeugt werden müssen. Somit entsteht automatisch eine Êntladezeit der Kondensatoren von mindestens T, Das Problem des Energie-Übersprechens durch Restladungen in den Kondensatoren wird dadurch vermindert.

Auf die Darstellung anderer Realisierungen der zyklischen Weiterschaltung wird verzichtet, da sie nicht den Kern der eigenen Erfindung darstellen.

Alle hier beschriebenen Ansteuerschaltungen für die Referenzelemente des D/A-Wandlers 6 verbessern den Signal-Rauschabstand des gesamten A/D-Wandlers, da der durch die Toleranzen der Referenzelemente bedingte Beitrag zum Störspektrum im Basisband vermindert wird.

Claims (12)

Patentansprüche

1. Schaltungsanordnung zur hochauflösenden in-terpolativen Analog-Digital-Wandlung mit Überabtastung, die folgende Elemente enthält:

a) einen Analog-Digital-Wandler b) eine Summationseinrichtung c) eine Abtastvorrichtung d) ein analoges Filter e) einen Digital-Analog-Wandler, bestehend aus mehreren nicht gewichteten Referenzelementen, gekennzeichnet durch f) eine Ansteuerschaltung, die für jeden am Digital-Analog-Wandler liegenden digitalen Signal-wert eine dem Signalwert entsprechende Anzahl von nicht gewichteten Referenzelementen aktiviert und die Referenzelemente bei aufeinanderfolgenden Signalwerten in wechselnder Reihenfolge aus den insgesamt vorhandenen auswählt.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Referenzelemente durch einen Zufallsprozess ausgewählt werden.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Referenzelemente bei aufeinanderfolgenden Signalwerten in zyklisch wechselnder Reihenfolge aus den insgesamt vorhandenen ausgewählt werden.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Referenzelemente des Digital-Analog-Wandlers Widerstände sind.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Referenzelemente des Digital-Analog-Wandlers Kondensatoren sind.

6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass das analoge Filter ein integrierendes Netzwerk höherer Ordnung ist.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Abtastrate ein ganzzahliges Vielfaches der PCM-Wandlungsfrequenz fs ist.

8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass dem integrierenden Netzwerk ein aus dem analogen Tonsignal und dem Ausgangssignal des Digital-Analog-Wandlers gebildetes Differenzsignal zugeführt wird,

9. Schaltungsanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass dem Analog-Digital-Wandler ein digitales Filter nachgeschaltet ist, dessen Durchlassbereich kleiner oder gleich der halben PCM-Wandlungsfrequenz ist.

10. Schaltungsanordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet", dass dem digitalen Filter eine Abtasteinrichtung zur Unterabtastung nachgeschaltet ist, die mit der PCM-Wandlungsfrequenz fs arbeitet.

11. Schaltungsanordnung nach einem der Ansprüche 1 bis 10, gekennzeichnet durch ihre Ausführung in integrierter C-MOS-Technologie.

12. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Referenzelemente des Digital-Analog-Wandlers Stromquellen sind.

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