DE3801774A1 - Hochaufloesender interpolativer analog-digital-wandler mit ueberabtastung und speziellem digital-analog-wandler in der rueckfuehrung - Google Patents
Hochaufloesender interpolativer analog-digital-wandler mit ueberabtastung und speziellem digital-analog-wandler in der rueckfuehrungInfo
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Description
Die Erfindung betrifft einen hochauflösenden
Analog-Digital-Wandler (im folgenden A/D-Wandler
genannt) mit Überabtastung, der in der Rückführung einen
nach einem speziellen Prinzip angesteuerten
Digital-Analog-Wandler (im folgenden D/A-Wandler
genannt) enthält.
Der bei der Digitalisierung analoger Signale nach dem
Verfahren der sukzessiven Approximation erzielbare
Signal-Rauschabstand hängt entscheidend von der
Auflösung des benutzten A/D-Wandlers ab. Um z. B. bei
Tonsignalen einen Signal-Rauschabstand von 98 dB
sicherstellen zu können, bedarf es einer
Amplitudenauflösung von 16 Bit je Abtastwert. Diese hohe
Amplitudenauflösung von 1 : 65.536 erfordert extrem kleine
Bauelementetoleranzen der für den
Digitalisierungsvorgang notwendigen Bauelemente. Dies
ist nur mit aufwendigen Fertigungsmethoden
(Laserabgleich) erreichbar. Darüber hinaus muß bei
diesem Prinzip der Analogwert während des schrittweisen
Wandlungsvorgangs mittels einer S konstant
gehalten werden. Ferner ist ein sehr steilflankiges
analoges Tiefpaßfilter notwendig, das bei der halben
Abtastfrequenz f s bereits eine sehr hohe Dämpfung
aufweist. Ein solches Filter ist jedoch nicht
kostengünstig herstellbar.
Die durch das Verfahren der sukzessiven Approximation
bedingten Nachteile lassen sich vermeiden, wenn man sich
des Verfahrens der interpolativen A/D-Umsetzung bedient.
Hierbei wird eine hohe Amplitudenauflösung nicht durch
hochgenaue Referenzelemente erreicht, sondern durch
Interpolation grob quantisierter Abtastwerte, die durch
Abtastung mit einem Vielfachen der PCM-Wandlungsfrequenz
f s gewonnen werden.
Aus der von H.U. Weidenbruch vorgelegten Dissertation
mit dem Titel "ANALYSE DER FEHLER INTERPOLATIVER
ANALOG-DIGITAL-UMSETZER" (1985, Hannover), ist ein
solcher interpolativer A/D-Umwandler bekannt. Ein analoges
Eingangssignal gelangt über einen analogen Tiefpaß auf
einen Summierer. Im Summierer wird die Differenz aus dem
bandbegrenzten Eingangssignal und einem über einen
D/A-Wandler rückgeführten Signal gebildet. Diese
Differenz wird einem integrierenden Netzwerk zugeführt.
Das Ausgangssignal des integrierenden Netzwerkes gelangt
auf einen Abtaster und wird dort mit einem Vielfachen
der PCM-Wandlungsfrequenz abgetastet. Die gewonnenen
Abtastwerte werden in einem der Abtaster folgenden
A/D-Wandler geringer Amplitudenauflösung digitalisiert.
Die digitalen Signale gelangen danach auf ein digitales
Filter (Tiefpaß), das mit derselben Frequenz getaktet
wird, mit der der Abtaster die Abtastwerte erzeugt. Das
Ausgangssignal des digitalen Tiefpasses wird einem mit
der PCM-Wandlungsfrequenz arbeitenden Abtaster
zugeführt, an dessen Ausgang schließlich ein PCM-Signal
zur Verfügung steht.
Das Ausgangssignal des A/D-Wandlers wird nicht nur auf
den digitalen Tiefpaß gegeben, sondern zusätzlich über
einen bereits erwähnten D/A-Wandler und ein Halteglied
auf den Summierer, in dem es vom bandbegrenzten
Tonsignal subtrahiert wird.
Die von Weidenbruch beschriebene Anordnung arbeitet mit
einer Amplitudenauflösung von 1 Bit. Der A/D-Wandler
reduziert sich dann auf einen Komparator, der
D/A-Wandler auf einen Impulsformer. Der Analogteil des
Wandlers und das digitale Filter können ohne
Präzisionsbauelemente hergestellt werden. Das Verfahren
der interpolativen A/D-Wandlung ist daher im Prinzip für
den Entwurf eines PCM-Coders in integrierter Bauweise
gut geeignet.
Durch die Rückführung des quantisierten Signales auf das
integrierende Netzwerk wird das dem Nutzsignal
überlagerte Störspektrum in dem Frequenzbereich, in
welchem das Nutzsignal liegt, im folgenden auch
Basisband genannt, verringert. Außerhalb des Basisbandes
wird es jedoch angehoben. Das durch die A/D-Wandlung
erzeugte Quantisierungsrauschen wird somit spektral zu
höheren Frequenzen hin und somit außerhalb des
Basisbandes umverteilt. Für dieses Verfahren hat sich
daher auch der Name "noise-shaping" eingebürgert. Die
digitale Filterung des quantisierten Signales entfernt
den hochfrequenten Anteil des Quantisierungsrauschen aus
dem Basisband. Nach anschließender Unterabtastung mit
der PCM-Wandungsfrequenz f s steht dann ein Signal mit
hoher Amplitudenauflösung und großem
Signal-Rauschabstand zur Verfügung.
Weiterhin ist aus dem Aufsatz von Robert W. Adams
"Design and Implementation of an Audio 18-Bit
Analog-to-Digital Converter Using Oversampling
Techniques", erschienen im Journal of the Audio Eng.
Soc. Vol. 34, 153-166, (März 1986) ein mit Überabtastung
arbeitender A/D-Wandler bekannt, der anstelle eines
Komparators einen A/D-Wandler mit einer Auflösung von 4
Bit benutzt. In der Rückführung ist dann ebenfalls ein 4-
Bit-D/A-Wandler erforderlich. Adams schlägt vor,
anstelle der sonst in D/A-Wandlern üblichen gewichteten
Referenzelemente ungewichtete Referenzelemente zu
verwenden, wodurch eine weitere Verbesserung des
Signal-Rauschabstandes erzielt wird. Bei prozentual
gleichen Bauelementetoleranzen ist das von einem
D/A-Wandler mit gewichteten Referenzelementen erzeugte
Störspektrum größer als das von einem D/A-Wandler mit
nicht gewichteten Referenzelementen.
Die von Adams vorgeschlagene Anordnung enthält
Widerstände als Referenzelemente, die in bekannter Weise
über Schalter auf einen aktiven Summierer
(Operationsverstärker) geführt werden. Bei einem
4-Bit-D/A-Wandler sind also 24 Widerstände vorgesehen.
Von diesen 24 Widerständen werden jeweils die ersten k
mit dem virtuellen Nullpunkt des Operationsverstärkers
verbunden, an dessen Ausgang dann ein dem digitalen
Signalwert entsprechendes analoges Signal entsteht.
Der von Weidenbruch vorgeschlagene interpolative
A/D-Wandler hat den Nachteil, daß er aufgrund der sehr
hohen Abtastrate bezüglich des immer auftretenden
Jitters und des Energieübersprechens bei zeitlich
aufeinanderfolgenden Impulsen schwer beherrschbar wird.
Die von Adams vorgeschlagene Lösung ist in dieser
Hinsicht günstiger, da infolge der mehrstufigen
Quantisierung zur Erzielung desselben
Signal-Rauschabstandes die Abtastfrequenz verringert
werden kann. Die Anordnung arbeitet jedoch in der Art
und Weise der Ansteuerung des D/A-Wandlers nicht
optimal. Ein durch die Toleranzen der Referenzelemente
erzeugter Linearitätsfehler bewirkt immer noch einen zu
großen Beitrag zum Störspektrum im Basisband.
Aufgabe der Erfindung ist es, einen interpolativen
A/D-Wandler so zu verbessern, daß er vollständig in
C-MOS-Technologie herstellbar ist und trotz der relativ
großen Toleranzen im "Matching" analoger Teilströme
einen großen Signal-Rauschabstand gewährleistet. Diese
Aufgabe wird gelöst durch eine Anordnung mit der
Merkmalskombination des Hauptanspruches.
Die erfindungsgemäße Anordnung hat den Vorteil, daß
durch die geschickte Ansteuerung der Referenzelemente
des D/A-Wandlers der Beitrag des toleranzbedingten
Störspektrums im Basisband vermindert wird. Somit ist
eine Amplitudenauflösung von 16 bis 20 Bit auch in
C-MOS-Technologie möglich. Gegenüber einem 1-Bit-Wandler
hat die Anordnung den Vorteil, daß zur Erzielung
gleicher Auflösung mit einer wesentlich geringeren
Abtastrate abgetastet werden kann. Bei einer
Amplitudenauflösung von 5 Bit, entsprechend 32
Amplitudenwerten, reduziert sich die Abtastfrequenz um
den Faktor 3. Die Komplexität des digitalen Tiefpasses
verringert sich ebenfalls etwa um einen Faktor 3 und die
Verlustleistung etwa um den Faktor 9. Abschließend sei
noch erwähnt, daß das Intermodulationsverhalten des
D/A-Wandlers, falls er in Switched-Capacitor-Technik
aufgebaut ist, durch die Verlängerung der Taktperiode
verbessert wird. Auf- und Entladevorgänge an den
Kondensatoren sind weitgehend abgeschlossen, was zu
einer Verringerung des Energie-Übersprechens
aufeinanderfolgender Impulse führt. Auch Zeitfehler
durch Jitter haben in dieser Technik nur einen sehr
geringen Einfluß auf das Störspektrum.
Ausführungsbeispiele der Erfindung sind in den Fig. 1
bis 7 dargestellt und werden in der nachfolgenden
Beschreibung näher erläutert. Es zeigt
Fig. 1 ein Blockschaltbild des A/D-Wandlers mit
Überabtastung,
Fig. 2 D/A-Wandler mit Widerständen als
Referenzelemente,
Fig. 3 D/A-Wandler mit Stromquellen als
Referenzelemente,
Fig. 4 D/A-Wandler in in Switched-Capacitor Technik,
Fig. 5a Ansteuerlogik für zufällige Auswahl der
Referenzelemente,
Fig. 5b zufällige Auswahl mit ROM und
Pseudo-Zufallszahlengenerator,
Fig. 5c zufällige Auswahl mit RAM und Vertauschen von
Speicherinhalten,
Fig. 6 Veranschaulichung der zyklischen Weiterschaltung
der Referenzelemente,
Fig. 7a Ansteuerlogik für die zyklische Weiterschaltung
der Referenzelemente,
Fig. 7b Zuordnungsschema.
Im Blockschaltbild nach Fig. 1 gelangt ein mit A
bezeichnetes analoges Signal auf einen mit 1
bezeichneten Tiefpaß. Das Ausgangssignal des
Tiefpasses A′ wird einem Summierer 2 zugeführt. Im
Summierer 2 wird die Differenz des Signales A′ und eines
später noch zu besprechenden Signales E gebildet. Diese
Differenz, mit B bezeichnet, gelangt auf ein
integrierendes Netzwerk 3. Am Ausgang des integrierenden
Netzwerkes 3 steht ein Signal C zur Verfügung, das einem
A/D-Wandler 4 zugeführt wird. Beim A/D-Wandler 4 handelt
es sich um einen Flash-A/D-Wandler. Am Ausgang des
A/D-Wandlers steht ein Datenwort D von n Bit zur
Verfügung. Dieses Datenwort wird über eine
Rückführleitung 5 einem D/A-Wandler 6 zugeführt. Im
D/A-Wandler 6 wird das digitale Signal in ein analoges
Signal E zurück verwandelt und dem Summierer 2
zugeführt. Das Ausgangssignal des A/D-Wandlers 4 gelangt
zusätzlich auch auf ein digitales Filter 7, auf das eine
Abtasteinrichtung 8 folgt. Am Ausgang der
Abtasteinrichtung 8 steht das puls-code-modulierte
Signal G zur Verfügung.
Der Flash-A/D-Wandler 4 und der D/A-Wandler 6 werden mit
einer höheren Taktrate als nach dem Abtasttheorem
erforderlich getaktet (Überabtastung). Die nach dem
Abtasttheorem erforderliche Taktrate ist mit f s
bezeichnet. Der A/D-Wandler 4 und der D/A-Wandler 6
werden mit einem ganzzahligen Vielfachen N · f s
getaktet. Auch das digitale Filter 7 wird mit N · f s
getaktet. Erst das Ausgangssignal F des digitalen
Filters 7 wird im Abtaster 8 mit einer Abtastrate f s
abgetastet (Unterabtastung, Decimation).
Fig. 2 zeigt ein erstes Ausführungsbeispiel für den
D/A-Wandler 6 nach Fig. 1. Die für den D/A-Wandler
erforderlichen nichtgewichteten Schaltstufen sind hier
durch mit 21 gekennzeichnete Widerstände realisiert. Die
Zahl der Widerstände hängt von der Größe der zu
verarbeitenden Worte ab. Bei digitalen Worten D(K), die
aus n Bit bestehen, sind insgesamt 2 n - 1 Widerstände
vorzusehen. Das obere Ende der Widerstände ist mit einer
Referenzspannung U ref verbunden. Das untere Ende wird
über mit 22 bezeichnete Schalter, von denen ebenfalls
2 n - 1 vorhanden sein müssen, entweder auf den negativen
Eingang eines Operationsverstärkers 23 (Schalterstellung
1), oder aber auf Massepotential gelegt
(Schalterstellung 2). Der Operationsverstärker 23 dient
als Summierer, in dem die algebraische Summe der
Teilströme gebildet wird. In seinem Rückkopplungszweig
24 enthält er einen mit R 1 bezeichneten Widerstnad. Am
Ausgang des Operationsverstärkers 23 steht das dem
digitalen Signal D(K) entsprechende Signal als analoge
Spannung zur Verfügung. Mit 20 ist in Fig. 2 eine
Steuereinrichtung gekennzeichnet, die zur Ansteuerung
der Schalter S 1 bis S (2 n - 1) dient. Diese
Ansteuereinrichtung wird mit einer Frequenz fc = N · f s
getaktet. Die Wirkungsweise der Steuereinrichtung 20
wird an anderer Stelle genau erläutert.
Fig. 3 zeigt ein zweites Ausführungsbeispiel des
D/A-Wandlers 6. Die mit 21 bezeichneten Widerstände R
nach Fig. 2 sind hier durch mit 30 bezeichnete
Konstantstromquellen ersetzt worden. Elemente, die
dieselben Bezugszeichen tragen wie in Fig. 2, bezeichnen
auch dieselben Einrichtungen. Im gesamten folgenden Text
bezeichnen gleiche Bezugszeichen die gleichen Elemente.
Fig. 4 zeigt ein Ausführungsbeispiel des A/D-Wandlers in
Switched-Capacitor-Technik. Das analoge Tonsignal A
gelangt auf den bereits bekannten Tiefpaß 1. Vom Ausgang
dieses Tiefpasses gelangt das bandbegrenzte Signal zu
einen mit 40 bezeichneten Schalter S 1. Der Schalter
S 1 ist über einem mit 42 gekennzeichnete Kapazität
C 1 mit einem Schalter S 2 verbunden. In der
gezeichneten Stellung wird der Kondensator C 1 auf den
monentanen Spannungswert des Signales A′ aufgeladen. In
der gestrichelten Stellung der beiden Schalter S 1 und S 2
wird die Ladung des Kondensators C 1 auf einen mit 43
bezeichneten Kondensator C 2 umgeladen. Der Kondensator
C 2 liegt im Gegenkopplungszweig des als Integrator
arbeitenden Operationsverstärkers 23. Das Ausgangssignal
des Integrators wird in einem nachgeschalteten
Filterbaustein 44, der ebenfalls in
Switched-Capacitor-Technik ausgeführt ist, zusätzlich
bandbegrenzt. Am Ausgang dieses Netzwerkes steht das
Signal C zur Verfügung, das im A/D-Wandler digitalisiert
wird. Am Ausgang des A/D-Wandlers steht ein n Bit
breites, mit D bezeichnetes, Datenwort zur Verfügung.
Dieses n Bit Datenwort wird über die bereits bekannte
Leitung 5 dem D/A-Wandler 6 zugeführt. Der D/A-Wandler
enthäl die bereits erwähnte Ansteuerschaltung 20. Die
Ansteuerschaltung 20 und die beiden Schalter S 1 und S 2
werden über eine mit 45 bezeichnete Leitung mit der
Taktfrequenz f c = N · f s getaktet. Der D/A-Wandler
besteht aus zwei Reihen von Schaltern, deren erste mit
dem Bezugszeichen 46, und deren zweite mit dem
Bezugszeichen 47 versehen ist. Die Schalter mit dem
Bezugszeichen 46 sind von S 3 (1) bis S 3 (2 n )
durchnumeriert, die Schalter mit dem Bezugszeichen 47
von S 4 (1) bis S 4 (2 n ). Mittels der Schalter 46 und 47
werden Kapazitäten C 3 geschaltet, die das Bezugszeichen
48 tragen. Insgesamt sind 2 n Kapazitäten C 3 vorhanden.
Theoretisch genügen für einen n-bit D/A-Wandler 2 n - 1
geschaltete Kondensatoren. Da die später beschriebene
Ansteuerschaltung bei den Versionen mit
Modulo-Arithmetik mit 2 n -Ausgängen jedoch einfacher zu
realisieren ist, sind statt 2 n - 1 in allen folgenden
Ausführungsbeispielen 2 n geschaltete Kondensatoren
realisiert. Die Schalter 46 und 47 werden über
Ansteuerleitungen A 1 bis A (2 n ) angesteuert. Diese
Ansteuerleitungen sind mit dem Bezugszeichen 54
versehen. Mit 53 ist eine Leitung bezeichnet, die die
Kapazitäten C 3 mit einer Referenzspannungsquelle
verbindet. Desweiteren enthält der D/A-Wandler einen mit
S 5 bezeichneten Schalter 49 und einen mit S 6
bezeichneten Schalter 50, durch die eine mit 51
bezeichnete Kapazität C 4 umgeschaltet wird. Die Schalter
S 5 und S 6 werden über eine Taktleitung 52 mit der
Frequenz f c getaktet.
Der A/D-Wandler arbeitet wie folgt:
Das bandbegrenzte
Signal A′ wird mit Hilfe der beiden Schalter S 1 und S 2
auf den Operationsverstärker 23 geschaltet. In der
gestrichelt gezeichneten Schaltstellung fließt ein Strom
I₁ auf den virtuellen Nullpunkt (Summenpunkt) des
Operationsverstärkers. Diesem Strom I₁ überlagert sich
der mit I₄ gekennzeichnete Ausgangsstrom des
D/A-Wandlers 6. Die Summe der Ströme I 1 und I 4 wird
im Kondensator C 2 integriert. Das Ausgangssignal des
Operationsverstärkers wird in dem mit 44
gekennzeichneten Tiefpaß bandbegrenzt, an dessen Ausgang
das Signal C zur Verfügung steht. Die Reihenschaltung
Integrator und SC-Filter ist als integrierendes Netzwerk
aufzufassen. Der Filtergrad dieses Netzwerkes ist vom
zweiten oder dritten Grad. Das Ausgangssignal C wird im
Flash-A/D-Wandler digitalisiert. Die Anordnung nach Fig.
4 unterscheidet sich von der nach Fig. 1 daduch, daß
der D/A-Wandler 6 und das integrierende Netzwerk 3 in
Switched-Capacitor-Technik ausgeführt sind. Der
D/A-Wandler in Switched-Capacitor-Technik arbeitet wie
folgt:
Über die Leitung 5 gelangt ein binär codiertes
n-Bit-Datenwort D(K) auf den Eingang des D/A-Wandlers
6. Das Datenwort stelle den Wert m dar. Die
Ansteuerschaltung 20 wählt nun aus den 2 n möglichen
Referenzelementen m aus. Somit werden m der 2 n
Kondensatoren C 3 mit dem Operationsverstärker und der
Referenzspannungsquelle verbunden. Die zugehörigen
Schalter werden dazu über m der Ansteuerleitungen A 1 bis
A (2 n ) von der Stellung 2 in die Stellung 1 geschaltet.
Auf dem Kondensator 43 erscheint dann das m-fache der
auf einem der Kondensatoren C 3 gespeicherten Ladung. Die
Verschiebung der Einzelladungen ist in Fig. 4 durch
Teilströme I 41 bis I 4(2 n ) dargestellt, die sich in
Leitung 55 zu einem Gesamtstrom I₄ aufaddieren. Der
Gesamtstrom I 4 + I 1 fließt über den virtuellen
Nullpunkt des Operationsverstärkers 23 zum Kondensator
43.
Durch die Art der Ansteuerung der Kondensatoren 48 wird
der Kondensator 43, der im Rückkopplungszweig des
Operationsverstärkers liegt, ständig aufgeladen, jedoch
nie entladen, da die Polarität der Referenzspannung
U ref unverändert bleibt. Dies würde im Laufe einiger
Takte zu einem nicht erwünschten Offset führen. Zur
Kompensation dieses Effektes dient der Kondensator C 4
(Bezugszeichen 51) in Verbindung mit den beiden
Schaltern 49 und 50, die ebenfalls mit der Taktfrequenz
fc getaktet werden. Zum Verständnis seiner Funktion
dient die folgende Überlegung:
Der n-Bit A/D-Wandler 4 liefert im Mittel ein Signal von
2 n -1-0,5, falls sein kleinstes Signal 0, sein größtes
2 n - 1 ist. Der Kondensator 43 wird also im Mittel von
den Kondensatoren 48 mit einer Ladung
Q 1 = C 3 · U ref · (2 n -1-0,5)
aufgeladen. Diese "mittlere Ladung" Q 1 soll über den
Kondensator C 4 wieder abgeführt werden. Das ist dann der
Fall, wenn gilt:
Q 2 = - Q 1 = Q 4 · U ref oder
C 4 = C 3 · (2 n -1-0,5).
Ein Kondensator der Größe C 4 = C 3 · (2 n -1-0,5)
kompensiert auf diese Weise die den Kondensator 43
aufladende mittlere Ladung Q 1.
Eine andere Möglichkeit zur Kompensation des Offsets
besteht darin, dem Signal A′ eine Spannung UO so zu
überlagern, daß 1 = 4, d. h. der Mittelwert von
I 4 durch den Mittelwert von I 1 kompensiert wird. Die
Schalter 49 und 50 können dadurch entfallen.
Eine weitere Möglichkeit, bei der auf den
Kompensationskondensator 51 sowie auf die
Kompensationsspannung UO verzichtet werden kann, besteht
darin, anstelle von 2 n Kondensatoren C 3 doppelt so
viele, d. h. 2 n +1 und auch doppelt so viele Schalter zu
verwenden.
Durch entsprechende Schalterstellungen können dann
positive und negative Teiltröme I₄ν erzeugt und
somit der Mittelwert von I 4 zu null gemacht werden.
Diese Lösung ist beim 1 Bit Prinzip Stand der Technik.
Links oben in Fig. 4 ist mit 56 der zeitliche Verlauf
des Taktsignales f c , das zur Ansteuerung der Schalter
S 1, S 2, S 5 und S 6 dient, bezeichnet, mit 57 der
zeitliche Verlauf der Ansteuersignale A. Die
Taktperiode sei T. Günstig ist eine Ansteuerung, bei der
die Schalter S 1′, S 2, S 5 und S 6 etwa T/ 2 in Stellung 1
und T/2 in Stellung 2 verweilen. Bei der hier
dargestellten Schaltung steht zum Auf- oder Entladen der
Kondensatoren ebenfalls die halbe Taktperiode zur
Verfügung. Es sei jedoch darauf hingewiesen, daß bei
Überabtastung mit sehr hohen Abtastraten (z. B. 4 MHz)
die Auf- und Entladezeiten für die Kondensatoren C 3
nicht mehr ausreichen, um diese voll aufzuladen oder
voll zu entladen. Daraus ergibt sich ein
Energie-Übersprechen bei aufeinanderfolgenden Impulsen
(intersymbol-interference). Bei der im folgenden
beschriebenen zyklischen Weiterschaltung kann die
Verweilzeit der Schalter von T/ 2 auf T vergrößert und
dadurch das Energieübersprechen weiter verringert
werden. Dies bedingt allerdings eine Verdopplung der
Schalterstufen 46 und 47 und der Kondensatoren 48.
Bisher wurde über die Funktion der Ansteuerschaltung 20
in Fig. 4 nichts ausgesagt. Fig. 5a zeigt ein
Blockschaltbild, in dem die für eine statistische
Auswahl der Referenzelemente des D/A-Wandlers
erforderliche Logik enthalten ist. Mit 60 ist ein m aus
2 n -Decoder bezeichnet, mit 61 sind Schalter S 1 bis
S (2 n ) bezeichnet. 62 kennzeichnet 2 n Leitungen, 63
ein Register und 6 den bereits bekannten D/A-Wandler mit
nicht gewichteten Referenzelementen. 64 bezeichnet 2 n
Speicher SP 1 bis SP (2 n ), die über p-Bit Adressen 85
gemeinsam adressiert werden. 65 sind Ansteuerleitungen,
die jeweils einen der Speicher mit je einem von den 2 n
Schaltern 61 verbinden. Mit 66 sind 2 n
Verbindungsleitungen gekennzeichnet, die eine
Datenübertragungs- und Adressiereinrichtung 75 mit den
Speichern 64 verbinden, 68 bezeichnet einen
Pseudo-Zufallszahlengenerator, der ein p-Bit breites
Adreßwort über eine Leitung 67 an die Speicher 64
übermittelt. Der Pseudo-Zufallszahlengenerator 68 ist
über Leitungen 73 und 86 mit der Datenübertragungs- und
Adressiereinrichtung 75 verbunden. 69 kennzeichnet einen
n-Bit Zähler, der über mit 74 und 87 bezeichnete
Leitungen in Verbindung mit der Einrichtung 75 steht.
Mit 72 ist ein Zwischenspeicher gekennzeichnet, der über
Leitungen 88 und 89 mit der Einrichtung 75 verbunden
ist. Mit 80 und 81 sind Datenleitungen gekennzeichnet,
82 bezeichnet eine Modulo-Arithmetik, die einen
Summierer 83 und ein Verzögerungselement 84 enthält. Die
Modulo-Arithmetik 82 liefert p-Bit breite Adreßworte
über eine Leitung 85 an die Speicher 64.
Die Anordnung nach Fig. 5a kann in unterschiedlicher Art
und Weise betrieben werden. Im folgenden werden drei
Versionen beschrieben. In allen drei Versionen wird
angenommen, daß n-Bit breite Datenworte in analoge Werte
umgesetzt werden sollen und die Speicher eine
Adreßbreite von p Bit haben.
Bei Version 1 bleiben die Modulo-Arithmetik 82, der
n-Bit Zähler 69, der Zwischenspeicher 72 und die Daten
Übertragungs- und Adressiereinrichtung 75 außer Betracht.
Über die Leitungen 80 und 81 gelangt bei jedem Takt ein
n-breites Datenwort D(K), beispielsweise binärcodiert,
auf den m aus 2 n -Decoder 60. Der Decoder 60 bestimmt,
wieviele von den Schaltern 61 (S 1 bis S 2 n ) insgesamt
zur Darstellung des Wertes D(K) geschaltet werden
müssen. Um welche Schalterstellungen es sich dabei
handeln wird, hängt vom Pseudo-Zufallszahlengenerator 68
und den Speichern 64 ab. Zur Verdeutlichung dient eine
in Fig. 5b gezeigte Tabelle. Es werden vereinfacht p = 4
und n = 3 angenommen. In der untersten Zeile der Tabelle
sind 2 p = 16 Adressen 0 . . . 15 aufgetragen. Die linke
Spalte ist von oben nach unten mit Speicher 1 (SP 1) bis
Speicher 8 (SP 8) durchnumeriert. Die Speicher sind in
einem ROM mit insgeamt 2 n × 2 p Speicherplätzen
enthalten. Die Tabelle spiegelt die Anordnung der
Speicherplätze im ROM wieder.
Unter der Adresse 0 seien die Zahlen 1 bis 8 in
aufsteigender Reihenfolge den Speichern SP 1 bis SP 8
zugeordnet. Unter den Adressen 1 bis 15 wird die
Reihenfolge der Zahlen verändert. Von den insgesamt
2 n ! möglichen Permutationen ist somit eine Teilmenge
von 2 p realisiert. Der Pseudo-Zufallszahlengenerator
68 erzeugt bei jedem Takt eine der Adressen 0 bis 15,
beispielsweise 4. Das bedeutet dann, daß der Schalter S 1
in Position 2, der Schalter S 2 in Position 3 . . . und
schließlich Schalter S 8 in Position 5 gebracht wird. Die
Information, in welche Stellung die Schalter gebracht
werden sollen, wird über Ansteuerleitungen 65 von den
Speichern an die Schalter übertragen. Mit Hilfe des
Decoders 60 ist sichergestellt, daß nur die zur
Darstellung des Wertes D(K) notwendigen
Schaltverbindungen im D/A-Wandler hergestellt werden.
Die ausgewählten Schaltpositionen werden mittels der
Verbindungsleitungen 62 auf das Register 63 übertragen.
Register 63 dient zur Unterdrückung der Glitch-Energie
durch Laufzeitunterschiede. Bei jedem Takt werden im
D/A-Wandler die Referenzelemente aktiviert, die durch
die aktiven Verbindungsleitungen 61 vorgegeben sind. Der
dem Auswahlverfahren der Schaltpositionen
zugrundeliegende Zufallsprozeß nähert sich einer
gewünschten Verteilung umso besser, je mehr Adressen zur
Verfügung stehen, mit anderen Worten, je größer das
verwendete ROM ist.
Bei Version 2 gelten dieselben Voraussetzungen wie bei
Version 1. Die Datenübertragungs- und
Adressiereinrichtung 75, der n-Bit Zähler 69 und der
Zwischenspeicher 72 bleiben weiterhin außer Betracht.
Darüber hinaus entfällt jetzt auch der
Pseudo-Zufallszahlengenerator 68, da die Adressen durch
die Modulo-Arithmetik 82 erzeugt werden. In der
Modulo-Arithmetik werden aus den Datenworten D(K) und
D(K - 1) Zahlen Modulo 2 p gebildet, die zur Auswahl der
Adressen in den Speichern SP 1 bis SP 8 dienen. Mit
Ausnahme der Auswahl der Adressen arbeitet Version 2
dann genauso wie Version 1.
Bei dieser Version wird anstelle eines ROM oder RAM für
die Speicher SP 1 bis SP 2 n verwendet. Unter jeder von
der Datenübertragungs- und Adressiereinheit 75
gebildeten Adresse werden zunächst die Zahlenwerte 1 bis
2 n durch Inkrementierung des Zählers 69 in die
Speicher SP 1 bis SP 2 n geschrieben. Verdeutlicht wird
dies durch Fig. 5c, in der ein Ausschnitt aus dem RAM
dargestellt ist (n = 3, Adressen 0 bis 2). Nach dem
Beschreiben der RAM-Speicherplätze folgen
Vertauschungszyklen. Vertauscht werden Speicherinhalte
unter einer festen Adresse. Die jeweilige Adresse wird
durch die Datenübertragungs- und Adressiereinheit durch
Inkrementierung von 1 bis 2 p gebildet und findet bei
jedem Datenwechsel der Eingangsdaten D(K) statt. Im
Beispiel nach Fig. 5c werden die Vertauschungen auf
Adresse 2 vorgenommen. Im Vertauschungsschritt 91 werden
die Inhalte der Speicher 2 und 6, im Schritt 92 die
Inhalte der Speicher 4 und 7 und im Schritt 93 die
Inhalte der Speicher 5 und 8 miteinader vertauscht. Ein
Vertauschungsvorgang zwischen zwei Speichern SPx und SPy
läuft dabei wie folgt ab:
- - Inhalt aus SPx entnehmen und in Zwischenspeicher 72 abspeichern,
- - SPx mit Inhalt aus SPy überschreiben,
- - SPy mit Inhalt aus Zwischenspeicher überschreiben.
Die Auswahl der Speicher SPx und SPy erfolgt durch den
Pseudo-Zufallszahlengenerator 68, der über die Leitung
73 n-Bit Datenworte an die Einrichtung 75 liefert.
Bei jedem Datenwechsel D(K) findet mindestens ein
Vertauschungsvorgang statt. Die notwendige Adreßbreite
des RAM reduziert sich, wenn pro Datentakt mehrere
Vertauschungen vorgenommen werden. Bei einer Abtastrate
f s = 32 kHz und einer 64fachen Überabtastung erhält
man eine Datenrate von 2,048 × 106/s. Wählt man vier
Vertauschungen pro Takt D(K), so ist ein Systemtakt f c
von 2 × 4 × 2,048 × 106/s = 16,384 MHz erforderlich.
In diesem Fall liefert eine Adreßbreite von p = 3 oder 4
bereits eine gute Unterdrückung des toleranzbedingten
Störgeräusches im Basisband.
Alternativ können die Speicheradressen auch durch den
Zufallsgenerator 68 über die Leitung 67 erzeugt werden.
Die Leitungen 86, 87, 88 und 90 sind Steuerleitungen,
die zur Synchronisation der Elemente 68, 69, 72 und 64
dienen.
Eine weitere Möglichkeit zur Unterdrückung des
toleranzbedingten Störspektrums im Basisband besteht
darin, die Referenzelemente des D/A-Wandlers 6 bei jedem
neu eintreffenden Datenwort zyklisch weiterzuschalten.
Anhand von Fig. 6 soll dieses Verfahren näher erläutert
werden. Die in Zeilen angeordneten Kästchen in Fig. 6
stehen stellvertretend für die Referenzelemente des
D/A-Wandlers 6, z. B. für die Widerstände 21 in Fig. 2,
die Stromquellen 30 in Fig. 3, oder die Kondensatoren 48
in Fig. 4. Der Einfachheit halber wird n = 3 angenommen.
Eine 1 in einem Kästchen bedeutet, daß das jeweilige
Referenzelement mit dem invertierenden Eingang des
Operationsverstärkers 23 verbunden ist, eine 0 steht für
das Gegenteil. Vor dem Eintreffen des Datenwortes D (1) =
4 stand in allen Kästchen eine 0. Beim Eintreffen von
D (1) wird in die ersten vier Kästchen eine 1
geschrieben, während die übrigen weiter eine 0
enthalten. Am Ausgang des Operationsverstärkers 23 liegt
dann ein den Wert 4 repräsentierender Analogwert. Beim
nächsten Takt erscheint das digitale Datenwort D (2) = 3.
Jetzt enthalten die Kästchen 5 bis 7 eine 1, während in
den anderen eine 0 steht. Beim Datenwort D (3) = 5 steht
im achten Kästchen und in den Kästchen 1 bis 4 eine 1,
in den Kästchen 57 bis 7 eine 0. Beim Datenwort D (4) = 2
steht in Kästchen 5 und 6 jeweils eine 1, in den anderen
eine 0.
Durch diese Art der Weiterschaltung wird sichergestellt,
daß jedes Referenzelement im Mittel gleich häufig
benutzt wird, wodurch das durch die Bauteiletoleranzen
bedingte Störspektrum im Basisband vermindert wird.
Fig. 7a zeigt eine Schaltung, mit der sich das soeben
beschriebene Verfahren der zyklischen Weiterschaltung
der Referenzelemente bewerkstelligen läßt. Fig. 7a
enthält Elemente, die bereits aus anderen Figuren
bekannt sind. Für gleiche Elemente werden gleiche
Bezugszeichen benutzt.
Die Datenworte, hier als 5-Bit Worte angenommen,
gelangen über Leitung 81 auf einen m aus 2 n Decoder
100. Der Ausgang des Decoders 100 ist auf einen aus 2 n
Leitungen bestehenden Datenbus 103 geschaltet. Der
Datenbus dient dazu, den Ausgang des Decoders 100 mit
Schalteinrichtungen 102 zu verbinden. Von diesen
Schalteinrichtungen sind insgesamt 2 n vorhanden, im
Bild mit S 1, S 2, S 3 . . . bezeichnet. Jede dieser
Schalteinrichtungen enthält 2 n Einzelschalter, von
denen jedoch der Übersichtlichkeit halber jeweils nur
einer pro Schalteinrichtung dargestellt ist. Die
Schalteinrichtungen verbinden die Leitungen von Bus 103
mit den 2 n Leitungen eines weiteren Datenbusses 104
nach folgendem Schema:
Schalteinrichtung 1 verbindet Leitung 0 von Bus 103 mit
Leitung 0 von Bus 104, Leitung 1 von Bus 103 mit Leitung
1 von Bus 104, und Leitung 2 n -1 von Bus 103 mit
Leitung 2 n -1 von Bus 104.
Bei Schalteinrichtung 2 wird die Zuordnung der Leitungen
um 1 versetzt, Schalter 2 ordnet also den Leitungen 0,
1, 2, . . . 2 n -1 von Bus 103 die Leitungen 1, 2, 3
. . . 2 n -1, 0 von Bus 104 zu. Fig. 7b verdeutlicht das
Zuordnungsschema. Der Datenbus 104 verbindet die
Ausgänge der Schalteinrichtungen mit den Schaltern des
D/A-Wandlers 6.
Die Datenworte D(K) gelangen über Leitungen 80 auf die
bereits bekannte Modulo-Arithmetik, deren Ausgangssignal
einen 1 aus 2 n Decoder 101 steuert. Bei jedem Takt
wird durch den Decoder 101 diejenige Schalteinrichtung
102 aus den 2 n Schalteinrichtungen bestimmt, die die
Datenbusse 103 und 104 nach dem beschriebenen
Vertauschungsschema verbindet. Decoder 101 bildet somit
einen Zeiger, der anzeigt, von wo ab bei der zyklischen
Weiterschaltung die durch das Eingangsdatenwort D(K)
vorgegebene Zahl der Schaltstufen m aktiviert werden
sollen.
Erhöht man die Wortbreite der Moduloarithmetik am
Ausgang Q(K) von n auf n + 1 und somit die Zahl der
Schalter 46 und 47 und die der Kondensatoren 48 in Fig.
4 auf 2 n +1, so kann die Umladezeit der Kondensatoren
von T/2 auf T erhöht werden. Dies ist möglich, da nun
beim größten Digitalwort D(K) maximal die Hälfte der
möglichen Teilströme I 4 erzeugt werden müssen. Somit
entsteht automatisch eine Entladezeit der Kondensatoren
von mindestens T. Das Problem des Energie-Übersprechens
durch Restladungen in den Kondensatoren wird dadurch
vermindert.
Auf die Darstellung anderer Realisierungen der
zyklischen Weiterschaltung wird verzichtet, da sie nicht
den Kern der eigenen Erfindung darstellen.
Alle hier beschriebenen Ansteuerschaltungen für die
Referenzelemente des D/A-Wandlers 6 verbessern den
Signal-Rauschabstand des gesamten A/D-Wandlers, da der
durch die Toleranzen der Referenzelemente bedingte
Beitrag zum Störspektrum im Basisband vermindert wird.
Claims (13)
1. Schaltungsanordnung zur hochauflösenden
interpolativen Analog-Digital-Wandlung mit
Überabtastung, die folgende Elemente enthält:
- a) einen Analog-Digital-Wandler
- b) eine Summationseinrichtung
- c) eine Abtastvorrichtung
- d) ein analoges Filter
- e) einen Digital-Analog-Wandler, bestehend aus mehreren nicht gewichteten Referenzelementen,
gekennzeichnet durch
- f) eine Ansteuerschaltung, die für jeden am Digital-Analog-Wandler liegenden digitalen Signalwert eine dem Signalwert entsprechende Anzahl von nicht gewichteten Referenzelementen aktiviert und die Referenzelemente bei aufeinanderfolgenden Signalwerten in wechselnder Reihenfolge aus den insgesamt vorhandenen auswählt.
2. Schaltungsanordnung nach Anspruch 1, dadurch
gekennzeichnet, daß die Referenzelemente durch einen
Zufallsprozeß ausgewählt werden.
3. Schaltungsanordnung nach Anspruch 1, dadurch
gekennzeichnet, daß die Referenzelemente bei
aufeinanderfolgenden Signalwerten in zyklisch
wechselnder Reihenfolge aus den insgesamt vorhandenen
ausgewählt werden.
4. Schaltungsanordnung nach einem oder mehreren der
Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die
Referenzelemente des Digital-Analog-Wandlers Widerstände
sind.
5. Schaltungsanordnung nach einem oder mehreren der
Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die
Referenzelemente des Digital-Analog-Wandlers
Kondensatoren sind.
6. Schaltungsanordnung nach Anspruch 1, dadurch
gekennzeichnet, daß das analoge Filter ein
integrierendes Netzwerk höherer Ordnung ist.
7. Schaltungsanordnung nach einem oder mehreren der
Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die
Abtastrate ein ganzzahliges Vielfaches der
PCM-Wandlungsfrequenz f s ist.
8. Schaltungsanordnung nach einem oder mehreren der
Ansprüche 1 bis 7, dadurch gekennzeichnet, daß dem
integrierenden Netzwerk ein aus dem analogen Tonsignal
und dem Ausgangssignal des Digital-Analog-Wandlers
gebildetes Differenzsignal zugeführt wird.
9. Schaltungsanordnung nach einem oder mehreren der
Ansprüche 1 bis 8, dadurch gekennzeichnet, daß dem
Analog-Digital-Wandler ein digitales Filter
nachgeschaltet ist, dessen Durchlaßbereich kleiner oder
gleich der halben PCM-Wandlungsfrequenz ist.
10. Schaltungsanordnung nach einem oder mehreren der
Ansprüche 1 bis 9, dadurch gekennzeichnet, daß dem
digitalen Filter eine Abtasteinrichtung zur
Unterabtastung nachgeschaltet ist, die mit der
PCM-Wandlungsfrequenz f s arbeitet.
11. Schaltungsanordnung nach einem oder mehreren der
Ansprüche 1 bis 10, gekennzeichnet durch ihre Ausführung
in integrierter C-MOS-Technologie.
12. Schaltungsanordnung nach einem oder mehreren der
Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die
Referenzelemente des Digital-Analog-Wandlers
Stromquellen sind.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19883801774 DE3801774A1 (de) | 1988-01-22 | 1988-01-22 | Hochaufloesender interpolativer analog-digital-wandler mit ueberabtastung und speziellem digital-analog-wandler in der rueckfuehrung |
CH16689A CH677992A5 (de) | 1988-01-22 | 1989-01-19 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19883801774 DE3801774A1 (de) | 1988-01-22 | 1988-01-22 | Hochaufloesender interpolativer analog-digital-wandler mit ueberabtastung und speziellem digital-analog-wandler in der rueckfuehrung |
Publications (1)
Publication Number | Publication Date |
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DE3801774A1 true DE3801774A1 (de) | 1989-07-27 |
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ID=6345766
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE19883801774 Withdrawn DE3801774A1 (de) | 1988-01-22 | 1988-01-22 | Hochaufloesender interpolativer analog-digital-wandler mit ueberabtastung und speziellem digital-analog-wandler in der rueckfuehrung |
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DE (1) | DE3801774A1 (de) |
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Also Published As
Publication number | Publication date |
---|---|
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