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Die
vorliegende Erfindung betrifft eine Schaltung zum Empfang von in
asynchroner Weise übertragenen
Bits, und näherhin
eine Empfangsfehler-Detektionsschaltung.
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1 zeigt
schematisch eine Schaltung zum Empfang von auf einem Asynchronsignal
Din übertragenen
Bits. Das Signal Din wird einer Phasenverriegelungsschleife (PLL) 10 zugeführt, zur
Rekonstruktion eines Taktsignals CKR, dessen Periode im Prinzip
gleich der Breite der Bits des Signals Din ist. Der rekonstruierte
Takt CKR dient zum Sampeln des Asynchronsignals Din mit Hilfe einer
Kippschaltung 12, welche die auf einem Synchronsignal Ds
gesampelten Bits liefert. Idealerweise ist das Signal CKR solcherart,
dass die Kippschaltung 12 jeweils jedes Bit des Asynchronsignals
Din in seiner Mitte sampelt. Eine derartige Schaltung ist in dem
Dokument US-A-4 984 255 beschrieben.
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Die
Genauigkeit des rekonstruierten Takts CKR hängt von verschiedenen Faktoren
ab, insbesondere von der Regelmäßigkeit
der Änderung
des Asynchronsignals Din. Das Asynchronsignal Din ist zufallsbehaftet,
kann jedoch häufig
mehrere aufeinanderfolgende Bits in einem gleichen Zustand aufweisen,
was eine Abdrift der Phasenverriegelungsschaltung 10 zu
einer kleineren Frequenz hervorruft. Außerdem können parasitäre Impulse
in dem Asynchronsignal Din eine Abdrift der Phasenverriegelungsschaltung 10 zu
einer höheren
Frequenz nach sich ziehen.
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Wenn
die Frequenz des rekonstruierten Takts CKR nicht genau auf die Übertragungsgeschwindigkeit
des Asynchronsignals Din festgesetzt ist, ist es unvermeidlich,
dass die Schaltung schließlich
Samplingfehler macht.
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2 zeigt
ein Beispiel eines Zeitdiagramms der Signale der Schaltung aus 1,
zur Veranschaulichung eines Fehlers, der auftritt, wenn die Frequenz
des rekonstruierten Takts CKR größer als die Übertragungsgeschwindigkeit
der Bits auf dem Signal Din ist. Aus Gründen der Einfachheit sind die Signale
in Rechteckform dargestellt. In Wirklichkeit weisen diese Signale
weiche Übergänge auf.
Auch die Umschaltverzögerungen
und die Ausbreitungsverzögerungen
der Kippschaltungen sind vernachlässigt.
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In
diesem Beispiel ändern
die auf dem Signal Din übertragenen
aufeinanderfolgenden Bits ihren Zustand von einem Bit zum folgenden
und das Signal Din wird jeweils bei jeder aufsteigenden oder Vorderfront
bzw. -flanke des Taktsignals CKR gesampelt.
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Bei
der ersten aufsteigenden oder Vorderfront des Takts CKR wird ein
Bit des Signals Din im Zustand 1 unter idealen Bedingungen gesampelt,
d. h. im wesentlichen in seiner Mitte. Das Signal Ds geht bei dieser
aufsteigenden Flanke in den Zustand 1 über.
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Es
kommt ein Zeitpunkt, wo zwei aufeinanderfolgende aufsteigende oder
Vorderflanken des Takts CKR, hier die vierte und fünfte, im
Inneren ein und desselben Bits des Signals Din auftreten. Mit anderen
Worten, dasselbe Bit wird zweimal gesampelt, was einen Fehler hervorruft.
Im Beispiel von 2 weist das Synchronsignal Ds
im Zeitpunkt des Auftretens des Fehlers zwei aufeinanderfolgende
Bits im Zustand 0 auf.
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Wenn
der Takt CKR zu langsam ist, kommt ein Zeitpunkt, in dem zwei seiner
aufeinanderfolgenden aufsteigenden Flanken vor und nach einem Bit des
Signals Din auftreten, was zum Verlust dieses Bits führt.
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Eine
klassische Lösung
zum Nachweis der Fehler in einem derartigen System besteht in einem Vergleich
des Steuersignals des Oszillators der Phasenverriegelungsschleife 10 mit
im wesentlichen äquidistanten
hohen und niedrigen Schwellwerten des Nominalbetrags des Steuersignals.
Wenn das Steuersignal einen dieser Schwellwerte erreicht, so will
das besagen, dass die Phasenverriegelungsschleife abgedriftet ist
und dass daher der rekonstruierte Takt schlecht ist. Die Schwellwerte
müssen
hinreichenden Abstand vom Nominalwert besitzen, um nicht von Schwankungen
des Steuersignals um den Nominalwert herum erreicht zu werden, wie
sie mit Rauschen und Herstellungstoleranzen verbunden sind. Somit
ist der Fehlernachweis besonders langsam in seiner Reaktion und
nachdem er reagiert, ist eine hohe und unbekannte Zahl der Bits
fehlerhaft.
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Ein
Ziel der vorliegenden Erfindung ist die Schaffung einer schnell
ansprechenden Fehlerdetektionsschaltung.
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Ein
anderes Ziel der vorliegenden Erfindung ist die Schaffung einer
derartigen Fehlernachweisschaltung, welche eine Anzeige für jedes
fehlerhafte Bit liefert.
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Diese
Ziele werden erreicht mit einer Schaltung zum Empfang von auf einem
Asynchronsignal übertragenen
Bits, mit einer Schaltung zur Lieferung eines ausgehend von dem
Asynchronsignal rekonstruierten Taktsignals, wobei dieses Taktsignal
zum Sampeln des Asynchronsignals zur Bildung eines synchronen Ausgangssignals
dient, sowie mit einer Schaltung zum Nachweis von Empfangsfehlern.
Die Empfangsfehler-Nachweisschaltung umfasst einen Flankendetektor,
der bei jeder Flanke vorgegebener Richtung des Asynchronsignals
einen Detektions- bzw. Nachweisimpuls zu liefern vermag, sowie eine Alarmschaltung,
die ein Alarmsignal zu aktivieren vermag, sobald eine Flanke vorbestimmter
Richtung des Synchronsignals außerhalb
einem Detektionsimpuls auftritt.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung umfasst die Alarmschaltung eine Kippschaltung
zum Sampeln der Detektionsimpulse an Flanken vorgegebener Richtung
des Synchronsignals und zur Aktivierung des Alarmsignal, sobald
die Ausgangsgröße der Sampling-Kippstufe
ihren Zustand ändert.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung ist vorgesehen, dass der Flankendetektor
einen Detektionsimpuls für
jede aufsteigende Flanke (Vorderflanke) und einen Detektionsimpuls für jede absteigende
Flanke (Hinterflanke) des Asynchronsignals liefert, dass die Schaltung
das Alarmsignal aktiviert, sobald eine aufsteigende oder Vorderflanke
des Synchronsignals außerhalb
einem einer aufsteigenden oder Vorderflanken des Asynchronsignals
entsprechenden Detektions impuls auftritt, oder falls eine absteigende
oder Hinterflanke des Synchronsignals außerhalb einem einer abfallenden oder
Hinterflanke des Asynchronsignals entsprechenden Impuls auftritt.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung umfasst der Flankendetektor eine ausgehend
von dem Asynchronsignal getaktete erste Kippstufe, welche an ihrem
Dateneingang einen aktiven Zustand zugeführt erhält und Detektionsimpulse liefert,
sowie eine ausgehend von dem rekonstruierten Taktsignal getaktete
zweite Kippstufe, welche an ihrem Dateneingang Detektionsimpulse
zugeführt
erhält
und ein Signal zur Reinitialisierung der ersten Kippstufe liefert.
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Gemäß einer
Ausführungsform
der vorliegenden Erfindung ist vorgesehen, dass die zweite Kippstufe
durch das Komplement des rekonstruierten Taktsignals getaktet wird,
und dass die erste Kippstufe direkt durch das Asynchronsignal getaktet
wird zur Detektion der aufsteigenden oder Vorderflanken, oder durch
das Komplement des Asynchronsignals zur Detektion der abfallenden
oder Hinterflanken.
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Diese
und weitere Ziele, Gegenstände,
Eigenschaften, Merkmale und Vorteile der vorliegenden Erfindung
werden in der folgenden nicht-einschränkenden Beschreibung spezieller
Ausführungsbeispiele
unter Bezugnahme auf die beigefügten Zeichnungsfiguren
im einzelnen auseinandergesetzt; in der Zeichnung zeigen:
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die
bereits beschriebene 1 schematisch eine herkömmliche
Schaltung zum Empfang von in asynchroner Weise übertragenen Bits,
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die
bereits beschriebene 2 das Auftreten eines Fehlers,
wenn ein rekonstruierter Takt eine zu große Frequenz relativ bezüglich der Übertragungsgeschwindigkeit
der Bits besitzt,
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3 eine
Ausführungsform
der Fehlernachweisschaltung gemäß der vorliegenden
Erfindung,
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4 ein
Zeitdiagramm zur Veranschaulichung der Arbeitsweise der Schaltung
von 3, wenn die Frequenz des rekonstruierten Taktes
größer als
die Übertragungsgeschwindigkeit
der Bits ist, sowie
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5 ein
Zeitdiagramm zur Veranschaulichung der Arbeitsweise der Schaltung
von 3, wenn die Frequenz des rekonstruierten Taktes
kleiner als die Übertragungsgeschwindigkeit
der Bits ist.
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Eine
Schaltung zur Detektion bzw. zum Nachweis von Empfangsfehlern gemäß der vorliegenden
Erfindung dient zum Nachweis der Fronten bzw. Vorderflanken des
asynchronen Signals und zur Verifizierung, dass die entsprechenden
Flanken tatsächlich
in dem Synchronsignal vorkommen.
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3 zeigt
wiederum die durch den rekonstruierten Takt CKR getaktete Sampling-Kippschaltung 12,
welcher das asynchrone Übertragungssignal
Din zugeführt
wird und die das synchrone Signal Ds liefert. Das asynchrone Signal
Din wird einem auf der Grundlage von zwei Kippschaltungen 21 und 22 vom
D-Typ gebildeten Detektor zum Nachweis ansteigender Flanken und
einem auf der Grundlage von zwei Kippschaltungen 24 und 25 vom
D-Typ gebildeten Detektor für
abfallende Flanken zugeführt.
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Die
Kippschaltungen 21 und 24 werden durch das Signal
Din bzw. durch das Komplement dieses Signals Din getaktet. Jede
der Kippschaltungen 21 und 24 erhält an ihrem
Dateneingang D den Zustand 1 zugeführt. Somit geht, sobald das
Signal Din eine aufsteigende oder Vorderflanke aufweist, die Kippschaltung 21 in
den Zustand 1 über,
und sobald das Signal Din eine absteigende oder Hinterflanke aufweist,
ist es die Kippschaltung 24, die in den Zustand 1 übergeht.
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Die
Kippschaltungen 22 und 25 dienen zur Reinitialisierung
der Kippschaltungen 21 und 24 spätestens
am Ende einer Periode des rekonstruierten Takts CKR nach dem Setzen
der Kippschaltungen 21 und 24 in den Zustand 1.
Die Kippschaltungen 22 und 25 werden durch das
Komplement des Takts CKR getaktet und erhalten jeweils die Ausgangsgrößen Q der
Kippschaltungen 21 bzw. 24. Die Ausgangsgrößen RUP
und RDN der Kippschaltungen 22 und 25, werden
den prioritären
Null-Rückstelleingängen R der
Kippschaltungen 21 und 24 zugeführt.
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Mit
dieser Konfiguration liefert die Kippschaltung 21 jeweils
einen Impuls UP bei jeder ansteigenden oder Vorderflanke des Signals
Din und die Kippschaltung 24 liefert jeweils einen Impuls
DN bei jeder absteigenden oder Hinterflanke des Signals Din, wobei
die Breite dieser Impulse höchstens
gleich einer Periode des rekonstruierten Takts CKR ist.
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Die
Impulse UP werden durch eine Kippschaltung 27 vom D-Typ
bei den aufsteigenden oder Vorderflanken des Synchronsignals Ds
gesampelt, während
die Impulse DN durch eine Kippschaltung 28 vom D-Typ bei
den abfallenden oder Hinterflanken des Signals Ds gesampelt werden.
Sobald wenigstens einer der Ausgänge
QUP und QDN der Kippschaltungen 27 und 28 in den
Zustand Null gehen, so will dies sagen, dass eine Flanke des Synchronsignals
Ds nicht während
eines Impulses UP oder DN auftritt und dass daher diese Flanke nicht
genügend nahe
einer entsprechenden Flanke des asynchronen Signals Din vorkommt.
Somit wird ein Alarmsignal AL durch ein NAND-Gatter 30 aktiviert,
sobald einer der Ausgänge
QUP und QDN der Kippschaltungen 27, 28 Null wird.
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4 zeigt
ein Zeitdiagramm zur Veranschaulichung der Arbeits- und Wirkungsweise
der Schaltung von 3 als Beispiel, und zwar im
selben Fall wie der von 2, d. h. wo die Frequenz des
rekonstruierten Takts CKR größer als
die Übertragungsgeschwindigkeit
der Bits auf dem asynchronen Signal Din ist.
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Aus
Gründen
der Klarheit und Übersichtlichkeit
sind in den Zeitdiagrammen die Umschaltverzögerungen und Ausbreitverzögerungen
der Kippschaltungen vernachlässigt
und die Signale sind in Rechteckform wiedergegeben.
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Wie
in Verbindung mit 2 beschrieben wurde, kommt es
um den fünften
Taktimpuls CKR zu einem Fehler, wo das Signal Ds zwei aufeinanderfolgende
Bits Null liefert, während
die Zustände
dieser beiden Bits verschieden sein müssten. Man erkennt, dass die
Breite der Impulse UP und DN fortschreitend abnimmt, was die Wahrscheinlichkeit
dafür verringert,
dass die Signale UP und DN im Zustand 1 durch die Flanken des Synchronsignals
Ds gesampelt werden. Die beiden ersten aufsteigenden Flanken des Signals
Ds treten jede während
eines Impulses UP auf, die dritte aufsteigende Flanke des Signals
Ds jedoch tritt nach dem dritten Impuls UP auf, was den Übergang
des Signals QUP in den Zustand Null bewirkt und damit die Auslösung bzw.
Triggerung des Alarmsignals AL.
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Desgleichen
treten die beiden ersten abfallenden Flanken des Synchronsignals
Ds jeweils jede während
eines Impulses DN auf, während
jedoch die dritte abfallende Flanke des Signals Ds nach dem dritten
Impuls DN auftritt, was den Übergang
des Signals QDN in den Zustand Null bewirkt. Der Alarm AL wird durch
das erste von den Signalen QUP und QDN, das in den Zustand Null übergeht
(hier im vorliegenden Fall das Signal QUP), ausgelöst.
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4 zeigt
auch die Null-Rückstellsignale RUP
bzw. RDN der Kippschaltungen 21 bzw. 24. Das Signal
RUP nimmt bei jeder abfallenden Flanke des rekonstruierten Takts
CKR den Zustand des Signals UP an. Sobald das Signal RUP in den
Zustand 1 übergeht,
wird das Signal UP auf Null rückgestellt. Desgleichen
nimmt das Signal RDN bei jeder abfallenden Flanke des Takts CKR
den Zustand des Signals DN an und stellt das Signal DN auf Null
zurück, sobald
es in den Zustand 1 übergeht.
Aus Gründen der
Klarheit und Übersichtlichkeit
sind in den Figuren die Ausbreitungszeiten der Kippschaltungen nicht berücksichtigt.
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5 zeigt
ein Zeitdiagramm der selben Signale wie 4, zur Veranschaulichung
der Funktionsweise der Schaltung aus 3, wenn
die Frequenz des rekonstruierten Takts CKR kleiner als die Übertragungsgeschwindigkeit
der Bits auf dem Signal Din ist. In diesem Fall kommt ein Zeitpunkt,
wo zwei aufeinanderfolgende Sampling-Flanken des Takts CKR, hier
die vierten und fünften
aufsteigenden oder Vorderflanken, vor und nach einem Bit des Signals
Din (das hier einen Zustand 1 hat) auftreten. Dies hat zur Folge,
dass das Synchronsignal Ds ein fehlerhaftes Bit aufweist, hier bei
der fünften
aufsteigenden oder Vorderflanke des Signals CKR.
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Die
jeweiligen Verläufe
der Signale UP und DN unterscheiden sich von denen in 4.
Tatsächlich
fehlen Impulse UP und DN bezüglich
einer Anzahl von aufsteigenden und abfallenden Flanken des Signals
Din. So zeigt sich beispielsweise beim Auftreten der zweiten aufsteigenden
oder Vorderflanke des Signals Din, dass das Signal RUP zur Null-Rückstellung
des Signals UP noch den Zustand 1 hat, da die folgende absteigende
oder Hinterflanke des Takts CKR, die bestimmungsgemäß die Zustandsänderung
des Signals RUP bewirken soll, erst nach der aufsteigenden oder
Vorderflanke des Signals Din auftritt. Dies hat zur Folge, dass
das Signal UP während
der aufsteigenden oder Vorderflanke des Signals Din im Zustand Null
gehalten wird, da die Null-Rückstellung
prioritär
ist. Ein ähnliches
Phänomen
zeigt sich in dem Signal DN für
die zweite absteigende oder Hinterflanke des Signals Din.
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Die
erste aufsteigende oder Vorderflanke des Signals Ds erfolgt passend
während
dem ersten Impuls UP, und die erste absteigende oder Hinterflanke
des Signals Ds erfolgt passend während
dem ersten Impuls DN. Die zweiten aufsteigenden und abfallenden
Flanken des Signals Ds hingegen erfolgen außerhalb Impulsen UP und DN,
was den Übergang der
Signale QUP und QDN in den Zustand Null bei diesen Flanken bewirkt.
Das Alarmsignal AL wird bei der abfallenden Flanke des Signals QUP
aktiviert.
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Man
erkennt in 5, dass ein Alarmzustand aktiviert
wird, noch bevor es zur Bildung des Fehlers selbst in dem Synchron signal
Ds kommt. Dies bildet jedoch keine Gefahr einer falschen Fehleranzeige,
da selbst wenn die Frequenz des Signals CKR sich in einer Richtung
zur Kompensation des Fehlers ändern
würde,
diese Änderung
so langsam wäre,
dass der Fehler in jedem Falle auftreten würde.
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In
den 4 und 5 erkennt man ferner, dass ein
Fehler in enger Nachbarschaft zum Auftreten des Fehlers nachgewiesen
wird, was besagen will, dass ein Fehler praktisch sofort detektiert
bzw. nachgewiesen wird. Des weiteren geht wenigstens eines der Signale
QUP und QDN, wie in den 4 und 5 für das Signal
QUP ersichtlich, für
jeden fehler in den niedrigen Zustand über und kehrt sodann in den
hohen Zustand zurück.
Dies gestattet die Feststellung der Zahl von Fehlern, indem man
die Zahl der abfallenden Flanken desjenigen der Signale QUP und
QDN zählt,
das am häufigsten
seinen Zustand ändert.
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Wenn
das Asynchronsignal sich regelmäßig ändert, wie
dies in den Beispielen dargestellt ist, kann man sich die Verwendung
eines einzigen Flankendetektors 21 oder 22, in
Zuordnung zu seiner Sampling-Kippschaltung 27 oder 28,
gestatten. Tatsächlich kann
man feststellen, dass im Fehlerfall jedes der Signale QUP und QDN
seinen Zustand ändert
zur Anzeige eines Fehlers.
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Falls
jedoch das Asynchronsignal Din eine große Zahl aufeinanderfolgender
Bits mit demselben Zustand aufweist, ist die Verwendung der beiden Flankendetektoren
vorzuziehen, um einen rascheren Nachweis zu erhalten. Tatsächlich zeigt
nur der Detektor für
die abfallenden Flanken am Ende mehrerer aufeinanderfolgender Bits
mit Zustand 1 an, während nur
der De tektor für
die aufsteigenden Flanken am Ende mehrerer aufeinanderfolgender
Bits mit Zustand Null anzeigt.