DE69701395T2

DE69701395T2 - Elektrisch lösch-und programmierbarer nichtflüchtiger speicher, geschützt gegen stromunterbrechungen

Info

Publication number: DE69701395T2
Application number: DE69701395T
Authority: DE
Inventors: Jacek Kowalski; Michel Martin
Original assignee: Inside Technologies SA
Current assignee: Inside Technologies SA
Priority date: 1996-06-07
Filing date: 1997-05-27
Publication date: 2000-09-07
Anticipated expiration: 2017-05-28
Also published as: AU3096497A; WO1997048100A1; CA2257339A1; CN1226334A; FR2749698B1; ATE190428T1; DE69701395D1; EP0902949B1; EP0902949A1; CN1132191C; AU714734B2; JP4129497B2; FR2749698A1; CA2257339C; JP2000512054A

Description

Die vorliegende Erfindung betrifft EEPROM-Speicher (electrically erasable and programmable reed only memory), d. h. remanente Speicher, die elektrisch löschbar und programmierbar sind.
Aufgrund ihrer vorteilhaften Eigenschaften haben EEPROM- Speicher in den letzten Jahren eine bedeutende Entwicklung durchgemacht. Tatsächlich können diese Speicher durch Anlegen einer hohen Spannung, welche allgemein als Vpp bezeichnet wird, beliebig programmiert und gelöscht werden. Sind sie einmal programmiert oder gelöscht, können sie die Information unbegrenzt speichern, ohne elektrische Versorgung. Aufgrund dieser Eigenschaften sind EEPROM-Speicher das bevorzugte Mittel zur Speicherung von Transaktions-Informationen oder - Daten in den Mikroschaltkreisen, die auf tragbaren Trägern eingerichtet sind, welche keine autonome Spannungsversorgung besitzen, wie Chipkarten und elektronische Etiketten, welche nur während des Gebrauchs elektrisch versorgt werden.
Fig. 1 stellt schematisch die Struktur einer Mikroschaltung 1 der vorgenannten Art dar, die mit einem EEPROM-Speicher 10 ausgerüstet ist, der eine Vielzahl von Speicherzellen Ci,j umfasst, die in Zeilen und Spalten angeordnet sind. Die Mikroschaltung umfasst außerdem eine Logikschaltung 20 (mit Festlogik oder mit Mikroprozessor) und eine Kette 30 von Elementen, die es gestatten, ausgehend von einer Versorgungsspannung Vcc der Mikroschaltung 1 in der Größenordnung von 3 bis 5 Volt eine hohe Spannung Vpp zu erzeugen, die notwendig ist für die Löschoperation oder Programmieroperation des Speichers 10. Die Kette 30 zur Erzeugung der Hochspannung Vpp umfasst der Reihe nach eine Spannungserhöherschaltung, z. B. eine Ladungspumpe 32, die von einem Taktsignal H betrieben wird, das von einem Oszillator 31 bereitgestellt wird, einen Stabilisationskondensator Chv, einen Spannungsregler 33 und eine Schaltung 34 zur Formung der Spannung Vpp.
Wenn eine Löschoperation oder Programmieroperation durchgeführt werden muss, legt die Logikschaltung 20 ein Aktiviersignal ACTVPP an den Oszillator 31 an, und die Ladungspumpe 32 liefert ausgehend von der Spannung Vcc eine Hochspannung Vhv in der Größenordnung von 22 bis 25 Volt. Die Spannung Vhv wird an den Stabilisationskondensator Chv angelegt und an den Eingang des Reglers 33, dessen Ausgang die Spannung Vpp bereitstellt, in der Größenordnung von 15 bis 20 Volt. Am Ende der Kette 30 legt die Formungsschaltung 34 nacheinander die Spannung Vpp an Speicherzellen Ci,j in der Form einer Rampe an, wie man in Fig. 2 erkennt.
Im Speicher 10 werden die Zellen Ci,j mittels eines Zeilendekoders DWL und eines Spaltendekoders DBL ausgewählt, welche jeweils Adressen ADRWL und ADRBL empfangen, die von der Logikschaltung 20 ausgesendet werden. Für die Programmierung (Setzen auf "0") oder Löschung (Setzen auf "1") der Zellen Cifj wird die Hochspannung Vpp zu den Zellen mittels einer ersten Gruppe von Unterbrechern SWWL geleitet, die durch den Zeilendecoder DWL gesteuert werden, und einer zweiten Gruppe von Unterbrechern SWBL, die von dem Spaltendecoder DBL gesteuert werden. Die Spannung Vpp wird ebenfalls zu anderen internen Knoten des Speichers 10 geleitet, durch eine Operationsauswahlschaltung COM, die durch die Logikschaltung 20 gesteuert wird, was die Wahl zwischen einer Programmieroperation oder Löschoperation gestartet.
Damit eine Programmieroperation oder Löschoperation korrekt abläuft, ist es notwendig, dass die Hochspannung Vpp eine bestimmte Zeit lang aufrecht erhalten wird, in der Größenordnung von 4 bis 5 ms, welche notwendig sind für den Übergang der elektrischen Ladungen in den Speicherzellen Ci,j. Das Problem, das sich bei der Verwendung von EEPROM- Speichern in Mikroschaltungen von Chipkarten oder elektronischen Etiketten stellt, ist, dass die Versorgungsspannung Vcc, ausgehend von welcher die Hochspannung Vpp erzeugt wird, in jedem Augenblick unterbrochen werden kann, aufgrund eines Bedienungsfehlers des Verwenders (z. B. durch plötzliches Herausziehen einer Chipkarte aus dem Leser, in welchem sie eingeführt ist) oder aufgrund einer schlechten Energieübertragung, insbesondere wenn die Spannung Vcc durch elektromagnetische Induktion übertragen wird (kontaktlose Chipkarten). Wenn durch Zufall oder aufgrund eines Betrugsversuchs eine Unterbrechung der Versorgungsspannung Vcc während den wenigen Millisekunden einer Schreiboperation auftritt, besteht das Risiko, dass Daten, die im Begriff sind gespeichert zu werden nicht gespeichert werden oder mit Fehlern gespeichert werden. Dies ist besonders störend, wenn die Daten, welche im Begriff sind, gespeichert zu werden, einen Geldwert darstellen.
Im Stand der Technik wird dieses Problem toleriert als innewohnender Nachteil der Verwendung von EEPROM-Speichern in Mikroschaltungen, die keine autonome Versorgung besitzen, wobei die gewählte Maßnahme im Fall der Unterbrechung der Versorgungsspannung einfach darin besteht, die Logikschaltung 20 der Mikroschaltung 1 auf 0 zurückzusetzen (reset), ohne sich um den Speicher zu kümmern. Das französische Patent 2 703 501 schlägt unterdessen vor, jeder Zeile eines EEPROM- Speichers eine Hilfszelle beizuordnen, welche es gestattet, das Schreiben von abweichenden Daten bei einer Unterbrechung der Versorgunsspannung zu vermeiden. Unterdessen betrifft diese Lösung speziell das Herabzählen von Einheiten nach der sogenannten "Rechenbrett"-Methode, und löst nicht das oben dargelegte allgemeine Problem.
Folglich besteht die Aufgabe der vorliegenden Erfindung darin, EEPROM-Speicher gegen das Risiko zu schützen, dass im Falle einer unzeitigen Unterbrechung der Versorgungsspannung fehlerhaft Daten geschrieben werden.
Um diese Aufgabe zu lösen, beruht die vorliegende Erfindung zunächst auf der Feststellung, dass bei einem EEPROM-Speicher die Programmieroperationen oder Löschoperationen der Speicherzellen mit einem unbedeutenden Stromverbrauch bewirkt werden. Zum Beispiel, im EEPROM-Speicher, der ausgehend von MOS-Transistoren mit schwebendem Gate bzw. Floating Gate verwirklicht ist, wird die Spannung Vpp zwischen dem Gate G und dem Drain D der MOS-Transistoren angelegt, wobei diese zwei Elektroden voneinander isoliert sind.
Somit besteht eine erste Idee der Erfindung darin, die Spannung Vpp während der für eine Programmieroperation oder Löschoperation notwendigen Dauer aufrecht zu erhalten. Eine solche Aufrechterhaltung ist technisch z. B. mittels kapazitiver Elemente realisierbar, aufgrund der obigen Feststellung. Eine weitere Idee der vorliegenden Erfindung besteht darin, die Zuführung der Hochspannung bis zu den Speicherzellen aufrecht zu erhalten, wenn die Versorgungsspannung verschwindet. Tatsächlich hat die Anmelderin festgestellt, dass in klassischen EEPROM-Speichern das Verschwinden der Versorgungsspannung Vpp die Unterbrechung der elektrischen Pfade bewirkt, die die Spannung Vcc während der Programmierung oder Löschung zu den Zellen führt.
Genauer gesagt sieht die vorliegende Erfindung einen elektrisch programmierbaren und löschbaren Speicher mit den Kennzeichen des Anspruchs 1 vor.
Vorzugszweise umfasst die Kapazität, die dafür geeignet ist, die Hochspannung zu halten, eine Stabilisationskapazität, die in den Mitteln zur Erzeugung der Hochspannung gegeben ist.
Vorzugsweise, wenn die Hochspannung mittels einer Rampenerzeugungsschaltung angelegt wird, umfasst der Speicher Mittel zur Hemmung der Rampenerzeugungsschaltung im Fall der Unterbrechung der Versorgungsspannung.
Die Vorliegende Erfindung betrifft ebenfalls ein Verfahren zur Unterdrückung der Risiken des Einschreibens von fehlerhaften Daten in einen elektrisch programmierbaren und löschbaren Speicher, wenn eine Unterbrechung einer Versorgungsspannung des Speichers im Verlauf eines Vorgangs der Programmierung und Löschung von Zellen des Speichers auftritt, mit den Kennzeichen des Anspruchs 12.
Diese Kennzeichen und Vorteile, sowie weitere Kennzeichen und Vorteile der vorliegenden Erfindung werden ausführlicher dargelegt in der folgenden Beschreibung des Verfahrens der Erfindung und einer Ausführung eines EEPROM-Speichers nach der Erfindung, unter Bezugnahme auf die angehängten Figuren, bei welchen:
Fig. 1 welche vorher beschrieben wurde, in Blockform die allgemeine Architektur einer Mikroschaltung darstellt, die mit einem EEPROM-Speicher ausgerüstet ist,
Fig. 2 die Kurve einer Hochspannung zur Programmierung oder Löschung eines EEPROM-Speichers darstellt, welche das Aussehen einer Rampe hat,
Fig. 3 das elektrische Schaltbild eines EEPROM-Speichers nach der vorliegenden Erfindung ist,
Fig. 4 ausführlicher ein Unterbrecherelement des Speichers der Fig. 3 darstellt,
Fig. 5 das erfindungsgemäße elektrische Schaltbild einer Spannungsrampen-Erzeugungsschaltung der Fig. 2 ist,
Fig. 6 das elektrische Schaltbild einer erfindungsgemäßen Schaltung zur Erfassung einer Unterbrechung der Versorgungsspannung ist,
Fig. 7 das elektrische Schaltbild einer erfindungsgemäßen Schaltung zur Erfassung einer Programmier- Hochspannung oder Lösch-Hochspannung ist,
Fig. 8 das logische Schaltbild einer Schaltung ist, die ein Hemmsignal der Rampenerzeugungsschaltung der Fig. 5 bereitstellt,
Fig. 9 eine Ausführungsvariante der Erfassungsschaltung in Fig. 6 darstellt, und
Fig. 10 ein Organigramm ist, das den Betrieb einer Mikroschaltung darstellt, welche einen erfindungsgemäßen Speicher umfasst.
Um die Risiken des Einschreibens von fehlerhaften Daten in einen EEPROM-Speicher 10 der bereits unter Bezugnahme auf Fig. 1 beschriebenen Art zu unterdrücken, schlägt die vorliegende Erfindung das Vorsehen von technischen Vorkehrungen vor, die es gestatten zu garantieren, dass ein begonnener Programmier- oder Löschvorgang beendet wird, selbst wenn die Versorgungsspannung Vcc verschwindet. Genauer gesagt schlägt die vorliegende Erfindung die folgenden Vorkehrungen vor:
- (A) Aufrechterhaltung der Zuführung der Hochspannung Vpp zu den Zellen Ci,j des Speichers beim Fehlen der Versorgungsspannung Vcc,
- (B) Aufrechterhaltung der Hochspannung Vpp mindestens während der Zeitdauer, die für den Programmier- oder Löschvorgang notwendig ist. Zu diesem Zweck kann man auf eine Kapazität bzw. einen Kondensator zurückgreifen, der außerhalb der Silizium-Mikroplatte liegt, auf wacher der Speicher integriert ist. Dies würde jedoch einen Nachteil auf der Herstellungsebene darstellen, insbesondere für die Verwirklichung von Chipkarten oder elektronischen Etiketten. Vorzugsweise schlägt die vorliegende Erfindung vor, die Hochspannung mittels von kapazitiven Elementen aufrecht zu erhalten, die bereits vorhanden sind in der Kette 30 zur Erzeugung der Hochspannung Vpp, insbesondere mittels der Stabilisationskapazität Chv, die bereits beschrieben wurde.
- (C) Hemmung oder Spannungsabkopplung bzw. Ausschaltung der Elemente der Kette 30 zur Erzeugung der Hochspannung Vpp, welche Strom verbrauchen können. Diese letzte Vorkehrung, welche fakultativ ist, gestattet die Verringerung des Wertes der kapazitiven Elemente, die die Aufrechterhaltung der Spannung Vpp sicherstellen, und folglich deren Raumbedarf.
Zunächst wird eine Ausführung eines EEPROM-Speichers beschrieben, welche die Vorkehrung A erfüllt.

Vorkehrung A: Aufrechterhaltung der Zuführung der Hochspannung Vpp

Fig. 3 stellt ausführlich eine erfindungsgemäßen Ausführung des EEPROM-Speichers 10 dar, dessen allgemeine Architektur bereits unter Bezugnahme auf Fig. 1 dargelegt wurde. Der Einfachheit halber umfasst der dargestellte Speicher 10 nur 9 Speicherzellen Ci,j, die in Zeilen und Spalten angeordnet sind, wobei die Indizes i und j von 1 bis 3 laufen und jeweils den Rang der Zeile und der Spalte darstellen, zu welcher jede Zelle Ci,j geführt.
Auf herkömmliche Weise umfasst jede Speicherzelle Ci,j einen Zugangstransistor Tai,j und einem Transistor mit schwebendem Gate TFGi,j, der über sein Drain D mit dem Zugangstransistor Tai,j verbunden ist. Jeder Transistor mit schwebendem Gate TFGi,j ist über sein Source S mit einer Leitung AG verbunden. Die Leitung AG, welche allen anderen Transistoren mit schwebendem Gate gemeinsam ist, wird auf einem schwebenden Potential getragen während der Programmiervorgänge und auf Potential 0 (Masse) während der Löschvorgänge. Die Gates G der Transistoren mit schwebendem Gate TFGi,j einer gleichen Zeile (gleicher Index i) sind durch eine gemeinsame Leitung WLi (WL1, WL2, WL3) mit dem Source S eines Zeilenauswahltransistors TSWLi (TSWL1, TSWL2, TSWL3) verbunden. Die Gates G der Zugangstransistoren Tai,j der Zellen einer gleichen Zeile sind mittels einer gemeinsamen Leitung WLS1 (WLS1, WLS2, WLS3) mit dem Gate des Zeilenauswahltransistors TSWLi verbunden. Die Drains D der Zeilenauswahltransistoren TSWLi sind alle mit dem Drain D eines Programmiertransistors TPGR&sub1; und mit dem Source S eines Löschtransistors TDEL verbunden. Das Source S des Programmiertransistors TPGR&sub1; ist mit Masse verbunden, und der Löschtransistor TDEL empfängt an seinem Drain D die Hochspannung Vpp, wenn die Kette 30 der Fig. 1 aktiviert ist. Andererseits sind die Drains D der Zugangstransistoren Tai,j einer gleichen Spalte durch eine gemeinsame Leitung BLi (BL&sub1; BL&sub2;, BL&sub3;) mit dem Source S eines Spaltenauswahltransistors TSBLi (TSBL&sub1;, TSBL&sub2;, TSBL&sub3;) verbunden. Schließlich sind alle Drains D der Spaltenauswahltransistoren TSBLi (TSBL&sub1;, TSBL&sub2;, TSBL&sub3;) mit dem Source S eines Programmiertransistors TPGR&sub2; verbunden, dessen Drain D die Hochspannung Vpp empfängt.
Nach der Erfindung gestatten die Gates G der Transistoren die Zuführung der Spannung Vpp zum Speicher 10, die Auswahl der Zellen Ci,j und die Verbindung zur Masse, wobei hier die Zeilenauswahltransistoren TSWL&sub1;, TSWL&sub2;, TSWL&sub3;, die Programmiertransistoren TPGR&sub1;, TPGR&sub2;, der Löschtransistor TDEL und die Spaltenauswahltransistoren TSBL&sub1;, TSBL&sub2;, TSBL&sub3;, durch jeweilige Speicherunterbrecher SWi, SW&sub2;, SW&sub3;, SW&sub4;, SW&sub5;, SW&sub6;, SW&sub7;, SW&sub8;, SW&sub9; gesteuert werden, die die Spannung Vpp oder die Spannung 0 (Masse) an ihren Ausgängen OUT halten, selbst wenn die Versorgungsspannung Vcc verschwindet. Jeder Unterbrecher SWi umfasst einen Ausgang OUT, der mit dem Gate einer der oben erwähnten Transistoren verbunden ist, einen Befehlseingang IN1 und einen Versorgungseingang IN2, der die Hochspannung Vpp empfängt. Die Befehlseingänge IN1 der Unterbrecher SWi, SW&sub2;, SW&sub3;, werden durch die Ausgänge S1, S2, S3 des Zeilendecoders DWL gesteuert, unter Zwischenschaltung der Isoliertransistoren TIi, TI&sub2;, TI&sub3;. Die Befehlseingänge IN1 der Unterbrecher SW&sub4;, SW&sub5;, SW&sub6; werden von den Ausgängen S1, S2, S3 eines Betriebsdecoders bzw. Operationsdecoders DOP gesteuert, unter Zwischenschaltung der Isoliertransistoren TI&sub4;, TI&sub5;, TI&sub6;. Schließlich werden die Befehlseingänge IN1 der Unterbrecher SW&sub7;, SW&sub8;, SW&sub9; durch die Ausgänge S1, S2, S3 des Spaltendecoders DBL gesteuert, unter Zwischenschaltung von Isoliertransistoren TI&sub7;, TI&sub8;, TI&sub9; (um die Entsprechung mit der in Fig. 1 dargestellten allgemeinen Architektur herzustellen, wurden in der Fig. 3 die Gruppen der Unterbrecher SWWL und SWBL und die Operationsauswahlschaltung COM durch Punktlinien abgegrenzt). Hierbei sind die Isoliertransistoren TIi bis TI&sub9; MOS-Transistoren, deren Gate G durch ein Signal Vx gesteuert wird, das später beschrieben wird.
Fig. 4 stellt eine Ausführung eines Speicherunterbrechers SWi nach der Erfindung dar. Der Unterbrecher umfasst zwei invertierende Tore INV&sub1;, INV&sub2;, die als Spatenspitzen montiert sind, und durch die Hochspannung Vpp versorgt werden. Der Ausgang des Tors INV&sub1; bildet den Ausgang OUT des Unterbrechers SWi, und wird zum Eingang des Tors INV2 geführt. Der Ausgang des Tors INV&sub2; bildet den Befehlseingang IN1 des Unterbrechers und wird zum Eingang des Tors INV1 geführt. Hier sind die invertierenden Tore INV1, INV2 von der CMOS-Art, und umfassen jedes einen PMOS-Transistor TSWi bzw. TSW&sub3;, und einen NMOS-Transistor TSW&sub2; bzw. TSW&sub4;, wobei die Hochspannung Vpp an die Sources S der PMOS-Transistoren angelegt wird. Man erkennt, dass die Struktur der Unterbrecher SWi in geschlossener Schleife die unbegrenzte Aufrechterhaltung des Zustandes ihres Ausgangs OUT erlaubt, solange die Spannung Vpp vorliegt. Unterdessen kann der Zustand des Ausgangs OUT durch einen inversen Befehl am Eingang IN1 modifiziert werden, wobei die Unterbrecher hier aus Gründen der einfachen Verwirklichung invertierend sind. Man beachte unterdessen, dass die Unterbrecher SWi nichtinvertierend verwirklicht werden können, z. B. mittels von vier invertierenden Toren in geschlossener Schleife oder durch jede andere dem Fachmann zur Verfügung stehende Anordnung.
Zur Verwirklichung einer Programmieroperation oder Löschoperation von Zellen Ci,j des Speicher 10, muss der Ausgang OUT von bestimmten Unterbrechern SWi auf 1 (d. h. auf die Spannung Vpp) gesetzt werden und dort bleiben, selbst im Fall einer Unterbrechung der Versorgungsspannung Vcc. Als Beispiel betrachte man erneut Fig. 3, wo man die Zelle C1,1 programmieren möchte (d. h. in einen logischen Zustand "1" versetzen möchte). Die Transistoren TSWL&sub1;, TA1,1 und TSBL&sub1; müssen durchgängig bzw. leitfähig gemacht werden, damit die Zelle C1,1 gewählt wird. Der Transistor TPGR&sub2; muss durchgängig gemacht werden, damit die Spannung Vpp zum Drain D des Transistors mit schwebendem Gate TFG1,1 geführt wird, und der Transistor TPGR&sub1; muss durchgängig gemacht werden, damit das Gate G des Transistors TFG1,1 auf Masse gebracht wird und der Ladungsübergang durch Tunneleffekt sich im Transistor TFG1,1 vollzieht. Somit müssen die folgenden Vorgänge bzw. Operationen verwirklicht werden:
(i) Starten der in Fig. 1 dargestellten Kette zur Produktion der Hochspannung Vpp die in Fig. 1 dargestellt ist,
(ii) Setzen des Ausgangs S1 des Zeilendecoders DWL, der Ausgänge S1 und S2 des Operationsdecoders DOP und des Ausgangs S1 des Spaltendecoders DBL auf 0, wobei alle anderen Ausgänge der Decoder auf 1 stehen, d. h. auf der Spannung Vcc, wobei die Decoder auf herkömmliche Weise durch die Spannung Vcc versorgt werden.
(iii) Das Signal Vx wird auf 1 gestellt, und die Isoliertransistoren TIi werden durchgängig gemacht, damit die Ausgänge der Decoder DWL, DOP, DBL die Eingänge IN1 der Speicherunterbrecher SW1 bis SW9 ansteuern. Am Ende dieses Schrittes befindet sich die Spannung Vpp (die logische "1" der Unterbrecher SWi) an den Ausgängen OUT der Unterbrecher SWi, SW4, SW5 und SW7 und an den Eingängen IN1 der Unterbrecher SW&sub2;, SW&sub3;, SW&sub6;, SW&sub8;, SW&sub9;, deren Ausgänge OUT auf Masse liegen (logische "0"). Da die Spannung Vpp an den Eingängen IN1 der Unterbrecher SW&sub2;, SW&sub3;, SW&sub6;, SW&sub8;, SW&sub9; auftritt, liegt das Source S der entsprechenden Isoliertransistoren TI&sub2;, TI&sub3;, TI&sub6;, TI&sub8;, TI&sub9; auf einem höheren Potential als ihr Drain, das sich auf Spannung Vcc befindet, und diese Transistoren sind blockiert, wodurch die Spannung Vpp von der Spannung Vcc isoliert ist.
Sobald diese Operationen bzw. Vorgänge verwirklicht sind, empfangen die Transistoren TSWL&sub1;, TA1,1, TPGR&sub1;, TPGR&sub2; und TSBL&sub1; die Spannung Vpp an ihren Gates G und werden durchgängig. Die Spannung Vpp wird zum Drain D des Transistors mit schwebendem Gate TFG1,1 mittels der Transistoren TSBL&sub1; und TPGR&sub2; geführt. Das Gate G von TFG1,1 wird mittels der Transistoren TPGR&sub1; und TSWL&sub1; mit der Masse verbunden. Der herkömmliche Vorgang zum Ladungsübergang durch Tunneleffekt in dem schwebenden Gate des Transistors TFG1,1 beginnt und muss einige Millisekunden durchgeführt werden.
Vorteilhafterweise, wenn die Spannung Vcc während des Programmierverfahrens verschwindet und die Ausgänge der Decoder DWL, DOP, DBL sich aufgrund der fehlenden elektrischen Versorgung auf 0 befinden, bewahren die Unterbrecher SWi ihren Zustand des Ausgangs OUT solange wie die Spannung Vpp vorliegt und die Führung der Spannung Vpp aufrecht erhalten wird. Außerdem wird der Transistor TPGR&sub1;, der die Führung der Spannung 0 (Masse) sicherstellt, von dem Unterbrecher SW&sub4; gesteuert und bleibt durchgängig solange die Spannung Vpp existiert. Im Stand der Technik wurde ein solcher Transistor direkt durch die Spannung Vcc gesteuert, auf solche Weise, dass ein Verschwinden der Spannung Vcc eine Unterbrechung des Pfades zur Masse nach sich zog. Schließlich ergeben sich die Vorteile der Erfindung auch für die Löschoperationen (Übergang in den logischen Zustand "0" einer Zeile von Zellen Ci,j), welche es notwendig machen, den Transistor TDEL durchgängig zu machen, genauso wie den Transistor TSWLi der zu löschenden Zeile.
Nachdem die erste Aufgabe der Erfindung erreicht wurde, muss das notwendige unternommen werden, um die Aufrechterhaltung der Spannung Vpp während der Dauer einer Programmieroperation oder Löschoperation sicherzustellen. Da eine sekundäre Aufgabe der vorliegenden Erfindung darin besteht, die Fläche, die von der zu diesem Zweck verwendeten Kapazität eingenommen wird, nicht zu vergrößern, und auch nicht auf eine äußere Kapazität zurückzugreifen, wird zunächst das Notwendige unternommen, damit der Stromverbrauch im Falle des Verschwindens der Spannung Vcc so gering wie möglich ist (Vorkehrung C).

Vorkehrung C: Ausschaltung oder Hemmung von bestimmten Elementen

In dem Fall der in Fig. 1 dargestellten Kette 30 sind die einzigen Elemente, die möglicherweise die Kapazität zur Aufrechterhaltung der Spannung Vpp entladen, der Regler 33 und der Rampengenerator 34, deren Funktion im Allgemeinen den Verbrauch eines geringen Stroms nach sich zieht. Tatsächlich hören der Oszillator 31 und die Ladungspumpe 32 (oder jede andere Spannungserhöhungsschaltung) dann zu arbeiten auf, wenn die Spannung Vcc verschwindet.
Fig. 5 stellt eine besonders einfache Ausführung eines Ensembles aus Regler 33 und Rampenerzeuger 34 dar, das keinen Strom verbraucht, wenn eine Unterbrechung der Versorgungsspannung Vcc auftritt, wobei der Rampengenerator 34 durch ein Signal STPRAMP gehemmt werden kann.
Der Regler 33 umfasst auf herkömmliche Weise einen MOS- Transistor 33-1, dessen Gate G unter Zwischenschaltung eines Widerstandes 33-2 mit dem Drain verbunden ist. Das Gate G des Transistors 33-1 wird durch eine Zener-Diode 33-3 polarisiert, die eine Referenzspannung Vref liefert. Mit Vppreg wird die Spannung am Ausgang des Reglers 33 bezeichnet.
Am Eingang der Rampenerzeugungsschaltung 34 wird die Spannung Vppreg an das Drain D eines Transistors TR&sub1; angelegt, und an das Ende eines Widerstands R. Das andere Ende des Widerstands R ist mit dem Gate G des Transistors TR&sub1; und mit der Anode einer Kapazität CR&sub1; verbunden. Die Kathode der Kapazität CR&sub1; ist mit dem Gate G eines Transistors TR&sub2; und einer Stromquelle IR verbunden, die die Kapazität CR&sub1; mit einem Ladestrom Ic kleinen Wertes belegt. Der Transistor TR&sub2; hat sein Drain D mit dem Gate G des Transistors TR&sub1; verbunden. Sein Source S ist mit der Masse verbunden, unter Zwischenschaltung eines Transistors TR&sub3;, der als Diode arbeitet (Gate mit Drain verbunden), in Reihe mit einem Transistor TR&sub4;. Das Gate G des Transistors TR&sub4; wird von einem Signal STPRAMP angesteuert, welches auf 0 gesetzt wird, wenn die Versorgungsspannung Vcc verschwindet. Der Ausgang der Rampenerzeugungsschaltung 34 ist auf das Source S des Transistors TR&sub1; gelegt, und wird von einer Kapazität CR&sub2; stabilisiert.
Wenn das Signal STPRAMP sich auf 1 befindet (Transistor TR&sub4; durchgängig) und die Spannung Vppreg am Eingang der Schaltung 34 schnell ansteigt (wobei die Ladungspumpe 32 durch den Oszillator 21 aktiviert ist), steigt die Spannung V1, die an der Kathode der Kapazität CR&sub1; anliegt, schnell an, da der Ladestrom Ic ausreichend klein gewählt ist, damit die Kapazität CR&sub1; die Spannungsschwankung aufgrund eines Auftretens der Spannung Vppreg nicht schnell absorbieren kann. Wenn die Spannung V1 den Wert 2VT überschreitet, wobei VT die Schwellspannung der Transistoren TR&sub1;, TR&sub3; ist, beginnt der Transistor TR2 zu leiten und bremst den Anstieg der Spannung V2, die am Gate des Transistors TR&sub1; anliegt. Mit der Ladung der Kapazität CR&sub1; steigt die Spannung V2 langsam bis zur Erreichung des Wertes Vppreg. Die Spannung Vpp ist gleich der Spannung V2, der die Schwellspannung VT des Transistors TR&sub1; abgezogen ist. Die Spannungskurve Vpp, die in Fig. 2 dargestellt ist, hat einen ersten Teil in Form eine Rampe, die von einem Plateau gefolgt wird, bei dem Vpp gleich seinem Maximalwert Vppmax ist:
(1) Vppmax = Vppreg - VT
wobei VT hier die Schwellspannung des Transistors TR&sub1; angibt.
Man sieht, dass der Stromverbrauch während der Erzeugung der Rampe vorwiegend auf die Transistoren TR&sub2;, TR&sub3; und TR&sub4; zurückzuführen ist, und auf den Strom, der durch die Zener- Diode 33-3 des Reglers 33 fließt. Wenn das Signal STPRAMP auf 0 gesetzt wird, sind der Transistor TR&sub4; und folglich die Transistoren TR&sub2; und TR&sub3; nicht mehr leitfähig, und verbrauchen keinen weiteren Strom. Die Kapazität CR&sub1; wird schwebend gemacht und die Spannung V2 des Gates des Transistors TR&sub1; steigt schnell an auf die Spannung Vppreg. Die in der Kapazität Chv gespeicherten elektrischen Ladungen werden an die Kapazität CR&sub2; übertragen, die Zener-Diode 33-3 blockiert, und die Spannung Vpp erreicht ihren Maximalwert Vppmax in einem sehr kurzen Augenblick, wie in Fig. 2 durch Punktlinien dargestellt.

Vorkehrung B: Aufrechterhaltung der Spannung Vpp

Auf den folgenden Zeilen wird gezeigt, dass die Kapazitäten innerhalb der Kette 33, hier die Kapazitäten Chv, CR&sub1;, CR&sub2; die Aufrechterhaltung der Hochspannung Vpp allein sicherstellen können, ohne Vergrößerung der Siliziumoberfläche, die durch diese Kapazitäten eingenommen wird.
Betrachtet man erneut die Fig. 5, sieht man, dass wenn das Signal STPRAMP auf 0 gesetzt wird, die Kapazität Chv am Ausgang der Ladungspumpe 32 im Stande sein muss, den Übergang der elektrischen Ladung in die Kapazität CR&sub2; sicherzustellen, damit die Spannung Vpp schnell einen Wert Vprog erreicht, der ausreicht, um den Fortgang des begonnenen Programmierprozesses oder Löschprozesses sicherzustellen. Im besonderen Ausführungsbeispiel, welches gerade beschrieben wurde, ist im Augenblick, wo STPRAMP 0 passiert, die Gesamtladung Q1, welche von der Kette 30 gespeichert wird, gleich:
(2) Q1 = Vhv Chv + K Vppreg CR&sub1; + (Kvppreg-VT)CR&sub2;
wobei (Kvppreg-VT) der Wert der Spannung Vpp im Augenblick der Unterbrechung der Versorgungsspannung Vpp ist, K ein Parameter ist, der zwischen 0 und 1 liegt und VT die Schwellspannung des Transistors TR&sub1; ist.
Nach dem Übergang der Ladungen, ist die Spannung Vhv an den Anschlüssen von Chv ungefähr gleich Vppreg, wobei sich der Transistor 33-1 des Reglers 33 wie eine einfache Diode verhält, und die Zener-Diode 33-3 nicht länger leitfähig ist. Wenn der Ladungsübergang korrekt abläuft, kann man die Gesamtladung Q1 folglich schreiben als:
(3) Q1 = Vprog (Chv + CR&sub1; + CR&sub2;) - VT CR&sub2;
Vprog bezeichnet den Schlusswert der Programmierspannung Vpp nach dem Übergang der Ladungen.
Durch Kombination der Beziehungen (2) und (3) leitet man ab, dass:
(4) Chv = (Vprog - K Vppreg) (CR&sub1; + CR&sub2;) / [Vhv - Vprog]
Sobald die Programmierspannung Vprog gewählt ist, ist die Bestimmung der Kapazität Chv ein dem Fachmann zugänglicher praktischer Schritt. Man muss berücksichtigen, dass trotz der gerade gemachten Vorkehrungen Leckströme, die der Technologie der integrierten Schaltungen innewohnend sind, weiterhin auftreten werden. Zum Beispiel, wenn man die folgenden Werte wählt:
CR&sub1; = 5 pF,
CR&sub2; = 3 pF,
Vhv = 22 V,
Vppreg = 20 V,
Vprog = 19 V,
und wenn man annimmt, dass der Übergang von Ladungen sich bei 75% der Spannungsrampe vollzieht, wobei K = 0,75 wäre, gibt die Beziehung (4) einen Minimalwert von Chv = 10.6 pF, was mit den Kapazitäten CR&sub1; und CR&sub2; eine Gesamtkapazität darstellt von ungefähr 18 pF für das Esemble der Kette 30. In Gegenwart eines Leckstroms von 10 nA gestattet eine solche Kapazität die Aufrechterhaltung der Spannung Vprog während 1,8 Millisekunden mit einer Spannungsabnahme von nur 1 V am Ende dieser Periode, was ausreicht, um eine gute Programmierung zu garantieren.

Optimierung des Raumbedarfs der Kapazität Chv

Es folgt aus der Beziehung (4), dass der Wert der Kapazität Chv, der notwendig ist für den Übergang der Ladungen, um so höher ist, desto kleiner der Term K ist. Folglich, wenn man wünscht, dass die Kapazität Chv einen kleinen Wert habe und einen kleinen Raumbedarf, und dennoch den Übergang der Ladungen zur Kapazität CR&sub2; zulässt, muss der Term K nahe an 1 sein, und die Unterbrechung der Spannung Vcc muss vorzugsweise im Moment geschehen, wo die Spannung Vpp ihrem Maximalwert Vppmax am nächsten ist.
Hierbei ist eine Idee der vorliegenden Erfindung, das Signal STPRAMP nicht auszulösen, wenn die Spannung Vpp einen Wert hat, der kleiner ist als eine Effizienzschwelle Vppmin, ab welcher die Spannung Vpp beginnt auf die Zellen Ci,j des Speichers zu wirken. Typischerweise ist die Schwelle Vppmin in der Größenordnung von 15 V für EEPROM-Speicher, welche Transistoren mit schwebendem Gate verwenden. Dieser optionale Aspekt der vorliegenden Erfindung gestattet die Optimierung des Raumbedarfs der Kapazität Chv, und andererseits die Vermeidung des Übergangs der Ladung der Kapazität Chv, wenn eine Programmieroperation oder Löschoperation nicht wirklich begonnen hat, trotz der Aktivierung der Kette 30 zur Erzeugung der Spannung Vpp.
Die Fig. 6, 7 und 8 stellen Schaltungen dar, welche es gestatten, das Signal STPRAMP zu erzeugen unter den Bedingungen, welche gerade erwähnt wurden. Die Schaltung 40 der Fig. 6 ist eine Schaltung zur Erfassung der Unterbrechung der Spannung Vcc, welche ein Unterbrechungssignal VCCDET erzeugt. Die Schaltung 50 der Fig. 7 gestattet die Erzeugung eines Signals DETECT wenn die Spannung Vpp die Effizienzschwelle Vppmin erreicht. Schließlich stellt die Fig. 8 eine Logikschaltung dar, welche VCCDET und DETECT kombiniert, um das Signal STPRAMP zu erzeugen. Auf allgmeine Weise beachte man, dass der größte Teil der verwendeten logischen Tore zur Verwirklichung der Schaltungen der Fig. 6, 7, 8 durch die Spannung Vppreg gespeist wird, um nicht von einer Unterbrechung der Spannung Vcc beeinflusst zu werden. Vorzugsweise sind diese logischen Tore mittels CMOS- Technologie verwirklicht, auf solche Weise, dass sie außerhalb der Kommutierungsperioden keinen Strom verbrauchen.
Die Schaltung 40 der Fig. 6 umfasst einen MOS-Transistor 41, welcher an seinem Gate G die Versorgungsspannung Vcc empfängt. Das Source S des Transistors 41 ist mit der Masse verbunden, unter Zwischenschaltung von 2 MOS-Transistoren 42, 43 in Reihe, welche als Dioden arbeiten. Das Drain D des Transistors 41 ist an die Spannung Vppreg angeschlossen, unter Zwischenschaltung einer Stromquelle 44, und an den Eingang eines invertierenden Tors 45. Der Ausgang des Tors 45 liegt am Eingang eines zweiten invertierenden Tors 46, welches das Signal VCCDET liefert. Das Signal VCCDET geht auf 1, wenn die Spannung Vcc kleiner wird als ein Schwellwert Vccmin, der gleich der Summe der Schwellspannungen der Transistoren 41, 42, 43 ist. Man wählt Vccmin beispielsweise gleich 3 V.
Die Schaltung 50 der Fig. 7 umfasst eine Teilerbrücke der Spannung Vpp, welche durch zwei Kapazitäten S1, 52 gebildet wird. Der Mittenpunkt 53 der Teilerbrücke ist mit dem Gate G eines MOS-Transistors 54 verbunden. Die Kapazitäten S1 und 52 werden so gewählt, dass die Spannung des Mittenpunktes gleich der Schwellspannung VP des Transistors 54 ist, wenn die Spannung Vpp ihren Effizienzwert Vppmin erreicht. Das Source S des Transistors 54 ist auf Masse und sein Drain D ist mit dem Eingang eines invertierenden Tors 55 verbunden, dessen Ausgang das Signal DETECT liefert. Der logische Zustand des Tors 55 wird durch einen MOS-Transistor 56 vom P-Typ stabilisiert, der durch die Spannung Vppreg versorgt wird. Schließlich verbindet ein MOS-Transistor 57, der von dem Signal ACTVPP unter Zwischenschaltung eines invertierenden Tors 58 gesteuert wird, den Mittenpunkt 53 der Teilerbrücke mit der Masse. Auf diese Weise, wenn das Signal ACTVPP auf 0 liegt, d. h. während der Perioden der Aktivierung der Kette 30 zur Erzeugung der Spannung Vpp, ist die Schaltung 50 deaktiviert, und der Eingang DETECT ist auf 0. Wenn ACTVPP auf 1 gesetzt ist, steigt die Spannung am Mittenpunkt 53 bis zur Erreichung der Schwellspannung VT des Transistors 54. In jenem Augenblick ist die Spannung Vpp gleich Vppmin, der Transistor 54 öffnet und das Signal DETECT geht auf 1.
Wie man in Fig. 8 sieht, werden die Signale VCCDET und DETECT durch ein logisches Tor 60 vom Typ Nicht-Und (NAND) kombiniert, dessen Ausgang das Signal STPRAMP liefert. Damit das Signal STPRAMP auf 0 geht und die Rampenerzeugungsschaltung 34 der Fig. 5 hemmt, müssen sowohl VCCDET als auch DETECT beide gleich 1 sein.
Unterdessen, wenn man erneut Fig. 7 betrachtet, sieht man, dass das Signal DETECT verwendet werden kann zur Erzeugung des Signals Vx zur Ansteuerung der Isoliertransistoren TIi des Speichers 10 (Fig. 3). Das Signal Vx wird durch ein invertierendes Tor 59 geliefert, das am Eingang das Signal DETECT empfängt und somit auf 0 geht, wenn die Spannung Vpp die Effizienzschwelle Vppmin erreicht. Der Vorteil ist, dass das Signal Vx automatisch auf 0 gesetzt wird und die Isolierunterbrecher Ti definitiv geschlossen werden, wenn das Signal DETECT auf 1 geht. Folglich, im Fall der späteren Unterbrechung der Spannung Vcc, kann überhaupt kein Inversstrom auftreten, der in der Lage wäre, über die Unterbrecher Ti zu laufen, wenn das Signal Vx nicht auf 0 liegt.
Die Fig. 9 stellt eine Variante 40' der Schaltung 40 der Fig. 6 dar. Die Schaltung 40' erfasst die Unterbrechung der Spannung Vcc durch Überwachung der Spannung Vppreg am Ausgang des Reglers 33, statt der Überwachung der Spannung Vcc selbst. Der Vorteil ist, dass man Mikrounterbrechungen oder Fluktuationen der Spannung Vcc abschneidet, die von zu kurzer Dauer sind, um die Auslösung des erfindungsgemäßen Schutzmechanismus zu rechtfertigen. Eine erste Stromquelle 61, die einen Strom Ivpp liefert, ist zwischen dem Ausgang des Reglers 33 und dem Drain D eines NMOS-Transistors 62 angeordnet, der an seinem Gate G das Signal DETECT empfängt. Das Source S des Transistors 62 ist mit der Masse verbunden, unter Zwischenschaltung einer zweiten Stromquelle 63, welche einen Strom Ignd liefert. Das Drain D des Transistors 62 liegt am Eingang eines invertierenden Tors 64, das durch die Spannung Vppreg versorgt wird und das Signal VCCDET liefert. Schließlich ist ein NMOS-Transistor 65, welcher durch das Signal DETECT gesteuert wird, zwischen der Spannung Vppreg und dem Eingang des invertierenden Tors 64 angeordnet. Die Stromquellen 61 und 63 werden auf solche Weise geregelt, dass der Strom Ivpp größer ist als der Strom Ignd, wenn sich die Spannung Vppreg auf ihrem Normalwert Vregnom befindet. Wenn das Signal DETECT auf 1 geht, ist der Transistor 62 durchgängig, der Strom Ivpp überschreitet den Strom Ignd und die Spannung am Drain D des Transistors 62 ist nahe an Vppreg. Wenn die Spannung Vppreg abnimmt, insbesondere nach einer Unterbrechung der Versorgungsspannung Vcc, nimmt der Strom Ivpp ab, die Spannung des Drain D sinkt und bewirkt die Kommutierung des invertierenden Tors 64, dessen Ausgang VCCDET auf 1 geht. Andererseits, wenn das Signal DETECT auf 0 liegt, ist die Schaltung 40' blockiert, und der Transistor 65 zwingt das Signal VCCDET auf 0. Auf diese Weise kann das Signal VCCDET nicht auf 1 gehen solange wie das Signal DETECT nicht auf 1 liegt. Das NAND-Tor der Fig. 8 wird folglich unwirksam, wobei das inverse Signal /VCCDET des Signals VCCDET als Signal STPRAMP verwendet werden kann.
Im vorangehend Geschilderten richtete sich das Interesse auf den Schutz eines EEPROM-Speichers, der in einer Mikroschaltung 1 integriert ist, welche verschiedene Funktionalitäten umfasst, wie durch die Logikschaltung 20 symbolisch dargestellt. Im Bereich der Chipkarten sind diese Funktionalitäten z. B. die Verwaltung von Transaktionsvorgängen, die Verwirklichung von Verschlüsselungsvorgängen, die den Kampf gegen Betrug gestatten usw., wobei der EEPROM-Speicher von der Mikroschaltung 1 als Mittel zur Aufzeichnung und Speicherung von Daten verwendet wird. Unterdessen ist offensichtlich, dass die vorliegende Erfindung auch angewendet werden kann auf eine Mikroschaltung 1, die keine Logikschaltung 20 besitzt, d. h. auf einen einfachen EEPROM- Mikroschaltungsspeicher, wobei die Decodierer DWL, DOP und DBL von außerhalb angesteuert bzw. gesteuert werden können.
Wenn die Mikroschaltung 1 effektiv die gerade beschriebenen Funktionalitäten besitzt, kann die Umsetzung der Erfindung bei bestimmten Anwendungen eine Schwierigkeit aufwerfen, die mit der Existenz von Mikrounterbrechungen der Spannung Vcc verknüpft ist, von einer Dauer, die kürzer ist als die Dauer eines Programmiervorgangs oder Löschvorgangs. Tatsächlich, wenn die Logikschaltung 20 systematisch auf 0 gesetzt wird (reset) beim Einschalten bzw. unter Spannung setzen, wie dies üblich ist beim Stand der Technik, kann es geschehen, dass die Logikschaltung 20 eine neue Programmieroperation oder eine Leseoperation des Speichers beginnt, während eine Programmieroperation, die vor der Mikrounterbrechung begonnen wurde, nicht abgeschlossen ist. In diesem Fall sieht die vorliegende Erfindung die folgenden ergänzenden Vorkehrungen vor:
- (D) Vorsehen eines Verzögerungsschrittes, der mindestens gleich der Dauer einer Programmieroperation oder Löschung ist, wenn die Versorgungsspannung Vcc erscheint. Nach diesem Verzögerungsschritt kann die Logikschaltung 20 auf 0 zurückgesetzt werden.
- (E) Der Verzögerungsschritt wird nur verwirklicht, wenn die Hochspannung Vpp am Ausgang der Kette 30 vorliegt. Diese Variante der Vorkehrung D kann darin bestehen zu bestimmen, ob die Kapazität Chv in einem geladenen oder ungeladenen Zustand ist, vor Ausführung des Verzögerungsschrittes. Tatsächlich, wenn die Mikroschaltung 1 beim Anlegen der Spannung Vcc "erwacht", weiß sie nicht, ob das Erscheinen von Vcc die Folge eine Mikrounterbrechung oder einer Unterbrechung langer Dauer ist. Der Test des Vorliegens von Vpp oder Vhv gestattet die Beseitigung dieser Unsicherheit auf vorteilhafte Weise. Eine einfache Art diesen Test zu verwirklichen besteht darin, den Ausgang der Schaltung 50 der Fig. 7 zu lesen. Wenn das Signal DETECT auf 1 liegt, muss das Zurücksetzen der Logikschaltung auf 0 verzögert werden.
- (F) Die Kette 30 zur Erzeugung der Spannung Vpp wird während der Verzögerung aktiviert. Diese Vorkehrung ist eine Perfektionierung der Vorkehrungen D und E. Tatsächlich, wenn die Spannung Vpp beim Einschalten bzw. Anlegen von Spannung nicht 0 ist (z. B. weil das Signal DETECT auf 1 liegt), kann es vorteilhaft sein, die Ladungspumpe 32 wieder in Funktion zu setzen statt allein die Kapazitäten Chv und CR&sub2; (Fig. 5) das Ende der in Gang befindlichen Programmieroperation oder Löschoperation sicherstellen zu lassen.
Dieser Arbeitsmodus der Mikroschaltung 1 wird durch das Organigramm 70 der Fig. 10 veranschaulicht. Bei dem Setzen unter Spannung Vcc (Schritt 71) schaut die Logikschaltung 20, ob die Spannung Vpp vorliegt (Schritt 72). Dieser Test kann darin bestehen, zu schauen, ob die Spannung Vpp größer ist als Vppmin, z. B. mittels des Signals DETECT. Wenn der Test affirmativ ist, aktiviert die Schaltung 20 die Kette 30 (Schritt 74, ACTVPP = 1) und wartet einige Millisekunden (Schritt 75, TEMPO). Danach erzeugt die Schaltung 20 ihre eigene Rücksetzung auf 0 (Schritt 76, RST). Wenn der Test des Schrittes 72 negativ ist, setzt sich die Schaltung 20 sofort nach dem Setzen unter Spannung auf 0 zurück (Schritt 73, RST).
In dem vorangehend Beschriebenen wurde ein Ausführungsbeispiel der vorliegenden Erfindung beschrieben, das verknüpft ist mit einer besonderen Struktur eines EEPROM- Speichers, die Transistoren mit schwebendem Gate verwendet, und mit einer besonderen Struktur der Kette zur Erzeugung der Hochspannung Vpp. Der Fachmann kann ausgehend von den Angaben und Beispielen, die im Vorliegenden gegeben werden, die Erfindung auf andere Arten von EEPROM-Speichern anwenden, in dem Maß, wo die Speicher keinen Strom verbrauchen während der Perioden der Programmierung oder Löschung, was normalerweise immer der Fall ist.
Unterdessen kann sich die Rampenerzeugungsschaltung 34, je nach Art des verwendeten EEPROM-Speichers, als nutzlos erweisen. Man erinnere sich daran, dass das Anlegen einer Rampe der Spannung Vpp an die Speicherzellen nur den Zweck hat, die Zellen vor einer langsamen Verschlechterung zu schützen, die ein brutales Anlegen der Spannung Vpp bei jeder Programmieroperation oder Löschoperation nach sich ziehen könnte. Diese Spannungsrampe kann sich als notwendig erweisen mit bestimmten Arten von Zellen, insbesondere solchen, welche Transistoren mit schwebendem Gate verwenden. Unterdessen ist eine solche Spannungsrampe nicht notwendig für die Programmierung. Zusätzlich wird der Fachmann beachten, dass die Unterbrechung der Spannungsrampe in dem Ausnahmefall, wo die vorliegende Erfindung eingreift, keine bedeutende Auswirkung auf die Lebensdauer der Zellen hat. Schließlich ist die Verwendung einer Ladungspumpe nicht notwendig, und der Fachmann kennt verschiedene Arten zur Verwirklichung von Spannungserhöhungsschaltungen.

Claims

1. Elektrisch programmierbarer und löschbarer Speicher (10), welcher Mittel (30) umfaßt, um ausgehend von einer Versorgungsspannung (Vcc) eine Hochspannung (Vpp) für die Programmierung oder Löschung zu schaffen, dadurch gekennzeichnet, daß er umfaßt:

- eine elektrische Kapazität (Chv, CR&sub2;), welche geeignet ist, die Hochspannung (Vpp) im Falle der Unterbrechung der Versorgungsspannung (Vcc) zu halten,

- Speicherunterbrechungsmittel (SWi), welche von der Hochspannung (Vpp) versorgt werden und eingerichtet sind, im Falle der Unterbrechung der Versorgungsspannung (Vcc), die Zuführung der Hochspannung (Vpp) zu Zellen (Ci,j), welche im Begriff programmiert oder gelöscht zu werden, aufrecht zu erhalten.

2. Speicher nach Anspruch 1, umfassend:

- Speicherunterbrechungsmittel (SWi), deren Ausgänge (OUT) Transistoren (TPGR&sub1;, TPGR&sub2;) zur Zuführung der Hochspannung (Vpp) ansteuern,

- Speicherunterbrechungsmittel (SWi), deren Ausgänge (OUT) Transistoren (TSWLi, TSBLi) zur Auswahl der Speicherzellen ansteuern, und

- Speicherunterbrechungsmittel (SWi), deren Ausgänge (OUT) Transistoren (TPGR&sub1;) zur Verbindung mit der Erde ansteuern.

3. Speicher nach Anspruch 2, bei welchem die Speicherunterbrechungsmittel (SWi) mindestens zwei invertierende Tore (INV1, INV2) in geschlossener Schleife umfassen, welche von der Hochspannung (Vpp) versorgt werden und durch Zwischenschaltung von Isoliertransistoren (TIi) angesteuert werden.

4. Speicher nach einem der vorangegangenen Ansprüche, bei welchem die Kapazität, welche geeignet ist die Hochspannung (Vpp) zu halten, eine Stabilisationskapazität (Chv) umfaßt, die in den Mitteln (30) zur Erzeugung der Hochspannung vorhanden ist.

5. Speicher nach einem der Ansprüche 1 bis 4, bei welchem die Hochspannung (Vpp) durch Zwischenschaltung einer Rampenerzeugungs-Schaltung (34) angelegt wird, welcher Mittel (TR&sub4;, 40, 40', 50, 60) umfaßt, um die Rampenerzeugungs-Schaltung (34) im Fall der Unterbrechung der Versorgungsspannung (Vcc) zu hemmen.

6. Speicher nach Anspruch 5, bei welchem die Mittel (TR&sub4;, 40, 40', 50, 60) zur Hemmung der Rampenerzeugungs- Schältung (34) umfassen:

- eine Schaltung (40, 40') zur Erfassung von Unterbrechungen der Versorgungsspannung (Vcc), welche ausgelöst wird wenn die Unterbrechung der Versorgungsspannung erfaßt wird,

- eine Schaltung (50) zur Überwachung der Spannung (Vpp) am Ausgang der Rampenerzeugungs-Schaltung (34), welche ausgelöst wird (DETECT) wenn die Rampenspannung (Vpp) eine Effizienzschwelle (Vppmin) erreicht,

wobei die Rampenerzeugungs-Schaltung (34) gehemmt wird, wenn beide Schaltungen ausgelöst sind.

7. Speicher nach Anspruch 6, bei welchem die Schaltung (40) zur Erfassung der Unterbrechungen der Versorgungsspannung (Vcc) eingerichtet ist, um die Versorgungsspannung zu überwachen und ausgelöst zu werden, wenn die Versorgungsspannung kleiner als eine bestimmte Schwelle (Vccmin) ist.

8. Speicher nach Anspruch 6, bei welchem die Schaltung (40') zur Erfassung von Unterbrechungen der Versorgungsspannung eingerichtet ist, um eine Hochspannung (Vppreg) zu überwachen, die angelegt wird an die Rampenerzeugungs-Schaltung (34), und ausgelöst zu werden, wenn die Hochspannung (Vppreg) kleiner als ihr Normalwert (Vregnom) ist.

9. Mikroschaltung (1) umfassend einen Speicher (10) nach einem der Ansprüche 1 bis 8, und eine Logikschaltung (20), welche den Speicher (10) als Datenspeichermittel verwendet.

10. Mikroschaltung nach Anspruch 9, bei welcher beim Erscheinen der Versorgungsspannung (Vcc) das Einschalten der Logikschaltung (20) um ein Zeitintervall in der Größenordnung der Dauer eines Programmiervorgangs oder Löschungsvorgangs des Speichers (10) verzögert ist.

11. Mikroschaltung nach Anspruch 10, bei welcher das Einschalten der Logikschaltung (20) verzögert wird unter der Bedingung, daß die Hochspannung (Vpp) am Ausgang der Mittel (30) zur Erzeugung der Hochspannung (Vpp) vorliegt.

12. Verfahren zur Unterdrückung der Risiken des Einschreibens von fehlerhaften Daten in einen elektrisch programmierbaren und löschbaren Speicher (10), wenn eine Unterbrechung einer Versorgungsspannung (Vcc) des Speichers (10) im Verlauf eines Vorgangs der Programmierung und Löschung von Zellen (Ci,j) des Speichers auftritt, wobei der Speicher (10) Mittel (30) umfaßt zur Erzeugung einer Hochspannung (Vpp) für die Programmierung und Löschung, dadurch gekennzeichnet, daß es Vorgänge umfaßt, die darin bestehen:

- eine elektrische Kapazität (Chv, CR&sub2;) vorzusehen, welche geeignet ist im Fall der Unterbrechung der Versorgungsspannung (Vcc), während der Zeit, die notwendig ist für den Programmierungsvorgang oder Löschungsvorgang, die Hochspannung (Vpp) aufrecht zu erhalten,

- Speicherunterbrechungsmittel (SWi) vorzusehen, welche von der Hochspannung (Vpp) versorgt werden, um im Falle der Unterbrechung der Versorgungsspannung (Vcc) die Zuführung der Hochspannung (Vpp) zu Zellen (Ci,j) des Speichers, welche im Begriff programmiert oder gelöscht zu werden, aufrecht zu erhalten.

13. Verfahren nach Anspruch 12, bei welchem die Kapazität mindestens eine Stabilisationskapazität (Chv, CR&sub2;) umfaßt, welche in den Mitteln (30) zur Erzeugung der Hochspannung (Vpp) vorliegt.

14. Verfahren nach einem der Ansprüche 12 oder 13, bei welchem vorgesehen sind:

- Speicherunterbrechungsmittel (SWi), deren Ausgänge (OUT) Transistoren (TSWLi, TSBLi) zur Auswahl von Speicherzellen ansteuern, und

15. Verfahren nach einem der Ansprüche 12 bis 14, umfassend den Vorgang, der darin besteht, Schaltungen (34) des Speichers, welche im Stande sind Strom zu verbrauchen, von der Spannung zu trennen oder zu hemmen.

16. Verfahren nach einem der Ansprüche 12 bis 15, bei welchem die Zuführung der Hochspannung (Vpp) aufrecht erhalten wird unter der Bedingung, daß die Hochspannung (Vpp), welche am Speicher (10) in dem Moment anliegt als die Unterbrechung der Versorgungsspannung (Vcc) auftritt, einen Wert hat, der größer oder gleich einer Effizienzschwelle (Vppmin) ist.

17. Verfahren nach einem der Ansprüche 12 bis 16, bei welchem eine Erfassung von Unterbrechungen der Versorgungsspannung (Vcc) darin besteht zu bestimmen, ob die Versorgungsspannung kleiner ist als eine vorbestimmte Schwelle (Vccmin).

18. Verfahren nach einem der Ansprüche 12 bis 16, bei welchem eine Erfassung von Unterbrechungen der Versorgungsspannung (Vcc) darin besteht zu bestimmen, ob eine Spannung (Vppreg), die in den Mitteln (30) zur Erzeugung der Hochspannung (Vpp) auftritt, kleiner ist als ihr Normalwert (Vregnom).