DE69525044T2 - Steuerschaltung für einen Speicher - Google Patents

Description

Gebiet der Erfindung
• Die Erfindung betrifft eine Speichersteuerschaltung mit einem DRAM, spezieller eine Steuerschaltung, die den in einem DRAM mit Selbstauffrischfunktion gespeicherten Inhalt unter Verwendung einer Hilfs-Spannungsquelle aufrechterhält, wenn die Haupt-Spannungsquelle abgeschaltet wird.
Hintergrund der Erfindung
• Als Steuerschaltung zum Aufrechterhalten des in einem CMOS- Speicher oder dergleichen gespeicherten Inhalts unter Verwendung einer Hilfs-Spannungsquelle ist eine Speichersteuerschaltung unter Verwendung eines Ausgangssignals eines Spannungsversorgungsmonitors zum Schützen des Speichers mittels einer Schaltung bekannt, die dafür sorgt, dass das Chipauswählsignals eines SRAM auf hoch geht, um dadurch den Speicher zu sperren, wenn die Spannungsquelle abgeschaltet wird. Als bekanntes Beispiel vom beschriebenen Typ existiert z. B. dasjenige, das in der Zeitschrift zu JP-Y--62-23349 offenbart ist.
• Beim oben beschriebenen Stand der Technik wird der in einem SRAM gespeicherte Inhalt aufrechterhalten, während eine kleine Energiemenge verbraucht wird, und mit einem derartigen SRAM kann die Sperrungssteuerung innerhalb einer kurzen Zeitperiode einiger zehn ns erzielt werden, wenn die Versorgungsspannung abfällt. Jedoch ist das bekannte Verfahren auf einen SRAM gerichtet, und es existiert keine Offenbarung darüber, wie der in einem DRAM gespeicherte Inhalt mit einer Hilfs-Spannungsquelle aufrechterhalten werden sollte, wenn die Versorgungsspannung abfällt, wobei der DRAM mit Selbstauffrischfunktion oder einem Verfahren zum Ausführen von Selbstauffrisch-Startvorgängen versehen ist, die einige benötigen, in stabilisierter Weise vorliegt, um den Speicherinhalt aufrechtzuerhalten. Ferner müssen, wenn der Inhalt, der in einem mit Selbstauffrischfunktion versehenen DRAM gespeichert ist, unter Verwendung einer Hilfs-Spannungsquelle aufrechterhalten wird, die Signale RAS und CAS als Ausgangssignale der DRAM-Ansteuerschaltung auf niedrigem Pegel gehalten werden, während der gespeicherte Inhalt mit der Hilfs-Spannungsquelle aufrechterhalten wird. Da jedoch ein SRAM gemäß dem Stand der Technik durch ein Signal hohen Pegels gesperrt wird, ist keinerlei Verfahren bekannt, um die Signale RAS und CAS einer DRAM-Ansteuerschaltung bei einem kleinen Umfang oder einen kleinen Anzahl von Schaltungskomponenten auf niedrigen Pegel zu bringen.
• Eine Speichersteuerschaltung mit den im Oberbegriff des Anspruchs 1 enthaltenen Merkmalen ist aus JP-A-62-51581 bekannt. Weitere Speichersteuerschaltungen sind in JP-A-70- 45066 und JP-A-41-11295 offenbart. Alle diese Schaltungen verfügen über eine einzelne Versorgungsspannungs-Detektorstufe. Im Fall eines Spannungsausfalls sind sie nicht dazu in der Lage, die letzte Datenübertragung abzuschließen, wenn die Versorgungsspannung schnell fällt.
Zusammenfassung der Erfindung
• Es ist eine Aufgabe der Erfindung, eine Speichersteuerschaltung zu schaffen, die Selbstauffrisch-Startvorgänge zum Errichten eines Selbstauffrischmodus für einen DRAM, wenn die Versorgungsspannung abfällt, zuverlässig ausführen kann, und einen wenig Energie verbrauchenden Selbstauffrischmodus, wenn die Versorgungsspannung abfällt, unter Verwendung einer einfachen Schaltungskonfiguration aus einer kleinen Anzahl von Schaltungskomponenten zu realisieren.
• Um die obige Aufgabe zu lösen, ist durch die Erfindung eine Speichersteuerschaltung geschaffen, wie sie im Anspruch 1 dargelegt ist.
• Wenn die Versorgungsspannung auf eine Spannung geringfügig über der niedrigsten Versorgungsspannung fällt, bei der eine Datenübertragung für den DRAM ausgeführt werden kann, wird die DRAM-Steuerschaltung (mit solcher Ausbildung, dass sie bei einer Spannung unter der Versorgungsspannung arbeitet, bei der eine Datenübertragung normal ausgeführt werden kann) durch ein erstes Erfassungssignal dazu veranlasst, die Selbstauffrischfunktion zu starten. Im Ergebnis können erforderliche Vorprozesse (zum vollständigen Abschließen der gerade ausgeführten Datenübertragung und zum Stoppen der folgenden Übertragung sowie zum Veranlassen einer Ausführung der Auffrischfunktion und einer Errichtung des Selbstauffrischmodus) durch die DRAM-Steuerschaltung gut ausgeführt werden. Wenn dann die Versorgungsspannung weiter fällt und die Tendenz zeigt, unter die Spannung zu fallen, bei der die DRAM-Steuerschaltung normal arbeiten kann, werden die Ausgangssignale (Signale RAS und CAS) der Ansteuerschaltung durch ein zweites Erfassungssignal auf niedrigen Pegel gebracht. Dadurch werden die Signale RAS und CAS auf niedrigem Pegel gehalten, während der im DRAM gespeicherte Inhalt durch die Hilfs-Spannungsquelle aufrechterhalten wird, wodurch der Selbstauffrischmodus aufrechterhalten bleibt.
• Da die Ansteuerschaltung aus einer üblichen Ansteuerschaltung, deren normale Ausgangsimpedanz hoch ist, und Pegelerniedrigungs- oder Pulldownwiderständen besteht, ist keine Logikschaltung erforderlich, und die Anzahl der Komponenten kann verringert werden.
Kurze Beschreibung der Zeichnungen
• Fig. 1 ist ein Blockdiagramm einer ersten Ausführungsform einer erfindungsgemäßen Speichersteuerschaltung.
• Fig. 2 ist ein zeitbezogenes Diagramm für den Fall, dass bei der ersten Ausführungsform die Haupt-Spannungsquelle abgeschaltet wird.
• Fig. 3 ist ein Blockdiagramm einer zweiten Ausführungsform einer erfindungsgemäßen Speichersteuerschaltung.
• Fig. 4 ist ein Abfolgediagramm für Selbstauffrisch-Startvorgänge.
• Fig. 5 ist ein zeitbezogenes Diagramm ähnlich dem der Fig. 2, und es zeigt die Entsprechung zwischen verschiedenen Spannungspegeln und der zeitlichen Lage des Errichtens des Selbstauffrischmodus für einen DRAM.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
• Nachfolgend wird eine Ausführungsform der Erfindung im Einzelnen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
• Fig. 1 ist ein Blockdiagramm einer Speichersteuerschaltung gemäß einer ersten Ausführungsform der Erfindung. Gemäß der Figur verfügt das System über eine Haupt-Spannungsquelle 1 wie eine Netzspannungsquelle, eine Hauptbatterie-Spannungsquelle oder dergleichen, eine Hilfs-Spannungsquelle 2 wie eine Batterie oder dergleichen, einen Hauptschaltkreis 7, eine DRAM-Steuerschaltung 4, ein Speichermodul 6, einen ersten Spannungsversorgungsmonitor 3 und einen zweiten Spannungsversorgungsmonitor 5. Das Speichermodul 6 besteht aus einer Ansteuerschaltung 61, einem DRAM 62 sowie Pulldown- Widerständen 63 und 64. Eine Spannungsversorgungsleitung 12 liefert Spannung zum Speichermodul 6, und eine Spannungsversorgungsleitung 13 liefert Spannung zum Hauptschaltkreis 7 (CPU). Zwischen den Hauptschaltkreis 7 und den DRAM 62 ist ein Datenbus 14. geschaltet. Ausgangsleitungen der Ansteuerschaltung 61 sind mit 65, 66 und 67 bezeichnet, wobei 65 ein RAS-Signal bezeichnet, 66 ein CAS-Signal bezeichnet und 67 andere DRAM-Steuersignäle bezeichnet, wie ein Adressiersignal, ein Schreibaktiviersignal und ein Ausgabeaktiviersignal.
• Die Haupt-Spannungsquelle 1 liefert für den Systembetrieb erforderliche Spannung. Die Hilfs-Spannungsquelle 2 liefert Spannung zum Aufrechterhalten des Speicherinhalts des DRAM, wenn die Haupt-Spannungsquelle abgeschaltet wird. Dioden 17 und 16 werden dazu verwendet, Spannung von der Haupt-Spannungsquelle 1 und der Hilfs-Spannungsquelle 2 zu schalten, die für das Speichermodul 6 an die Spannungsversorgungsleitung 12 zu liefern ist. Im Normalbetrieb ist die Spannung der Haupt-Spannungsquelle 1 höher als diejenige der Hilfs- Spannungsquelle 2, und Spannung wird von der Haupt-Spannungsquelle geliefert. Wenn die Haupt-Spannungsquelle abgeschaltet wird, wird die Spannung derselben niedriger als diejenige der Hilfs-Spannungsquelle, und Spannung wird von der Hilfs-Spannungsquelle geliefert. Eine Diode 15 hält die Spannungsversorgungsleitung 13 für den Hauptschaltkreis und die Spannungsversorgungsleitung 12 im Wesentlichen auf demselben Potenzial.
• Die Erfassungsspannung des ersten Spannungsversorgungsmonitors 3 ist auf eine Spannung Vt1 eingestellt, die geringfügig über der Minimalspannung liegt, bei der der Hauptschaltkreis 7 eine normale Datenübertragung für den DRAM ausführen kann. Die Erfassungsspannung des zweiten Spannungsversorgungsmonitors 5 ist auf eine Spannung Vt2 eingestellt, die geringfügig höher als die Minimalspannung ist, bei der die DRAM-Steuerschaltung 4 normal arbeiten kann. Der Grund, weswegen die Spannungen Vt1 und Vt2 geringfügig höher als die jeweiligen Minimalspannungen (niedrigsten Spannungen) eingestellt sind, besteht darin, dass gewährleistet wird, dass, wie dies später beschrieben wird, Prozesse, die vor der Errichtung des Selbstauffrischmodus auszuführen sind, von der DRAM-Steuerschaltung 4 gut ausgeführt werden.
• Die Fig. 2 ist ein Diagramm, das den zeitlichen Ablauf jedes Signals zeigt, wenn die Haupt-Spannungsquelle bei der Ausführungsform der Fig. 1 ausgeschaltet oder umgeschaltet wird. Dabei ändert sich die Spannung auf der Spannungsversorgungsleitung 13 für den Hauptschaltkreis so, wie es in der Fig. 2 dargestellt ist. Ferner ändern sich, wenn die Haupt-Spannungsquelle umgeschaltet wird, Ausgangssignale 9 und 10 der Spannungsversorgungsmonitor 3 und 5 mit der zeitlichen Lage, die Änderungen der Spannung auf der Spannungsversorgungsleitung 13 entspricht, so, wie es in der Fig. 12 dargestellt ist. Die DRAM-Steuerschaltung 4 führt, wenn sich das Ausgangssignal 9 des ersten Spannungsversorgungsmonitors 3 auf hohem Pegel befindet, eine übliche DRAM-Auffrischsteuerung aus, und sie steuert ferner das DRAM-Steuersignal 11 auf das Speicherzugriff-Steuersignal 8 vom Hauptschaltkreis 7 hin.
• Wenn sich das Ausgangssignal 9 auf niedrigem Pegel befindet, werden Selbstauffrisch-Startvorgänge ausgeführt, wie es in der Fig. 4 dargestellt ist, d. h., dass die folgende Datenübertragung gestoppt wird, nachdem eine gerade ausgeführte Datenübertragung abgeschlossen wurde (Schritt 401). Dann wird ein Auffrischen ausgeführt (Schritt 402) und es wird der Selbstauffrischmodus errichtet (Schritt 403). Der Auffrischvorgang im Schritt 402 ist ein Vorgang, wie er einzigartig für einen DRAM erforderlich ist, und es handelt sich um einen erforderlichen Prozess, wie er vor der Errichtung des Selbstauffrischmodus im Schritt 403 auszuführen ist. Die Selbstauffrisch-Startvorgänge beginnen zum Zeitpunkt des Abfallens des Signals 9 in der Fig. 2. Da die Selbstauffrisch- Startvorgänge zum Zeitpunkt des Anstiegs des Signals 10 in der Fig. 2 abgeschlossen sind, kann das Ausgangssignal 10 des zweiten Spannungsversorgungsmonitors 5 als Selbstauffrisch-Startausführungssignal wirken.
• Die Ansteuerschaltung 61 führt die folgenden Operationen abhängig vom Zustand des Signals 10 aus. D. h., dass die Ansteuerschaltung 61 dann, wenn sich das Ausgangssignal 10 auf hohem Pegel befindet, dafür sorgt, dass ihr Ausgangskreis unabhängig vom DRAM-Steuersignal 11 hohe Impedanz (in der Größenordnung von MΩ) aufweist. Andererseits gibt die Ansteuerschaltung 61, wenn sich das Ausgangssignal 10 auf niedrigem Pegel befindet, ein Signal vom selben Pegel wie dem des DRAM-Steuersignals 11 aus, und sie steuert den DRAM damit an. Da die Ausgangssignalleitungen für das RAS-Signal 65 und das CAS-Signal 66 durch Pulldown-Widerstände 63 und 64 (Lastwiderstände, deren Widerstandswerte niedriger als der Ausgang mit hoher Impedanz sind) belastet sind, werden die Signale RAS und CAS auf niedrigem Pegel gehalten, wenn sich das Ausgangssignal 10 auf hohem Pegel befindet. Wenn beide Signale RAS und CAS niedrig sind, bedeutet dies, dass der Selbstauffrischmodus errichtet ist und dessen Betrieb beibehalten wird, während beide Signale auf dem niedrigen Pegel gehalten sind.
• Wie es aus dem Vorstehenden ersichtlich ist, ist das Signal 9 dasjenige Signal, das dazu verwendet wird, die Datenübertragung zu stoppen (Schritt 401) und den Auffrischvorgang auszuführen (Schritt 402), was Prozesse sind, die vor der Errichtung des Selbstauffrischmodus auszuführen sind, wenn die Haupt-Spannungsquelle abgeschaltet wird. Ferner ist das Signal 10 dasjenige, das dazu verwendet wird, den Selbstauffrischmodus zu errichten und aufrechtzuerhalten. Da dabei die DRAM-Steuerschaltung 4 so ausgebildet ist, dass sie bei einer Versorgungsspannung unter ihrer normalen Betriebsspannung arbeitet, kann sie für eine gewisse Zeitperiode arbeiten, während die Spannung auf der Leitung 13 allmählich deswegen abfällt, weil die Haupt-Spannungsquelle abgeschaltet ist, wodurch gewährleistet ist, dass die vorigen Prozesse (Schritt 401 und Schritt 402) sicher ausgeführt werden.
• In einem Fall, bei dem die Haupt-Spannungsquelle 1 eine Netzwechselspannungsversorgung (110 Volt) ist, werden die Pulldown-Widerstände 63 und 64 auf ungefähr 10 Ω eingestellt, oder sie können auf 100 Ω oder mehr eingestellt werden, wenn sie abhängig von den Fähigkeiten der Ansteuerschaltung nicht auf einen derartig niedrigen Wert eingestellt werden können. In einem anderen Fall kann die Haupt- Spannungsquelle 1 eine Hauptbatterie-Spannungsversorgung für z. B. ein tragbares Gerät sein, in welchem Fall die Pulldown- Widerstände 63 und 64 auf ungefähr 1 kΩ eingestellt werden.
• Ferner ist die Ansteuerschaltung 61 für Übersprechstörungen anfällig, da sie im Betrieb eine Impedanz über der eines normalen Treibers verfügt. Um sie davor zu bewahren, durch Übersprechstörungen beeinflusst zu werden, sollten andere Signalleitungen mit Übergängen, wenn die Haupt-Spannungsquelle aus- oder eingeschaltet wird, nicht parallel (innerhalb von 0,1 mm) zu den DRAM-Zustandssteuersignalen verlegt werden.
• Bei der Struktur der Fig. 1 verfügt die DRAM-Steuerschaltung 4, damit sie bei einer Versorgungsspannung unter der Einstellspannung Vt1 des Spannungsversorgungsmonitors 3 arbeitet, über CMOS-Design oder dergleichen, so dass kein Problem hinsichtlich zeitlicher Toleranzen auftritt (so dass ausreichende zeitliche Toleranz selbst dann besteht, wenn die untere Spannung auf Vt2 eingestellt ist). So werden die Selbstauffrisch-Startvorgänge zuverlässig und stabil ausgeführt.
• Gemäß der Ausführungsform ist gewährleistet, da die DRAM- Steuerschaltung 4 so aufgebaut ist, dass sie bei Spannungen herunter bis zur Spannung Vt2 unter der Spannung, bei der Datenübertragung normal ausgeführt wird, arbeitet, wenn die Haupt-Spannungsquelle ausgeschaltet wird, dass die Selbstauffrisch-Startvorgänge (Fig. 4) auf das vom ersten Spannungsversorgungsmonitor ausgegebene Erfassungssignal 9 (das Selbstauffrisch-Startsignal) hin fehlerfrei ausgeführt werden, d. h., dass die Übertragung der folgenden Daten gestoppt wird, nachdem die gerade übertragenen Daten normal übertragen wurden, das Auffrischen ausgeführt wird und der Selbstauffrischmodus errichtet wird. So muss, wenn die Haupt-Spannungsquelle abgeschaltet wird, die Spannung der unterstützenden Hilfs-Spannungsquelle 2 nur an die DRAM-Schaltung (Speichermodul 6) aus dem DRAM 62 und der Ansteuerschaltung 61 geliefert werden. Die unterstützende Hilfs-Spannungsquelle 2 muss nicht mit anderen Schaltungen wie der DRAM-Steuerschaltung 4 verbunden sein (im normalen Auffrischmodus muss auch der DRAM-Steuerschaltung 4 Spannung zugeführt werden). Demgemäß können Daten für lange Zeit bei niedrigem Verbrauch der von der Hilfs-Spannungsquelle 2, die verkleinert ist, gelieferten Energie gespeichert gehalten werden. Wenn die Versorgungsspannung weiter unter die niedrigste Spannung fällt, bei der die DRAM-Steuerschaltung 4 normal arbeiten kann (ungefähr Vt2), wird der Selbstauffrischmodus errichtet, wobei das RAS-Signal 65 und das CAS-Signal 66 durch das Erfassungssignal 10 des zweiten Spannungsversorgungsmonitors 5 auf den niedrigen Pegel gebracht werden.
• Die Fig. 5 zeigt die Entsprechung zwischen der Einstellung der Schwellenspannungen Vt1 und Vt2 und den Spannungen V1- V5, was wie folgt erläutert wird. Als erstes ist Vcc die von der Haupt-Spannungsquelle 1 gelieferte Betriebsspannung, die 5,0 V (nominal) beträgt und die um ±3% oder ±0,15 V von 4,85 V bis 5,15 V schwankt. V1 ist die niedrigste Spannung, die normalerweise von der Haupt-Spannungsquelle geliefert wird, und sie beträgt 4,85 V. V2 ist die Minimalspannung, die mit der Spannungsabfallrate und der Datenübertragungszeit des DRAM in Beziehung steht, da bei V2 die Datenübertragung immer noch erfolgreich endet, wenn ein Datenübertragungsvorgang erfolgt, wenn die Versorgungsspannung Vcc abgeschaltet wird. V3 ist eine Spannung, die dem niedrigsten Wert entspricht, bei dem die CPU noch arbeiten kann, so dass die Datenübertragung erfolgreich abgeschlossen sein muss, bevor der Spannungsabfall entlang der in der Figur dargestellten Kurve V3 erreicht. Wenn die Spannungsabfallrate Tsr (ms/V) ist und die Datenübertragungszeit zum Abschließen eines Datenübertragungszyklus Ttr(s) ist, gilt:
• V2 = V3 + (Ttr/Tsr).
• V4 ist eine Spannung entsprechend der niedrigsten Spannung, über der die für DRAMs einzigartiges Selbstauffrisch-Vorbehandlungsfunktion abgeschlossen werden kann und der Selbstauffrischmodus ausgeführt werden (Vorbehandlung & Startbehandlung B, die in der verstrichenen Zeit Tb abgeschlossen wird). Demgemäß steht V4 mit Vt1, Ttr, Tsr und Tb wie folgt in Beziehung:
• V4 = Vt1 - (Ttr + Tb)/Tsr.
• V5 ist eine Spannung entsprechend der niedrigsten Spannung, über der die DRAM-Steuerschaltung 4 noch korrekt arbeitet. Angesichts des Vorstehenden werden die Schwellenspannungen Vt1 und Vt2 unter Berücksichtigung des Folgenden eingestellt:
• V2 ≤ Vt1 ≤ V1; und V5 ≤ Vt2 ≤ V4.
• Nun wird zu Veranschaulichungszwecken; jedoch nicht zum Beschränken des Schutzumfangs der Ausführungsformen der Erfindung, auf ein spezielles Beispiel Bezug genommen. Es sei angenommen, dass V1 den Wert 4,85 V hat, Tsr den Wert 1,0 (ms/V) hat, Ttr den Wert 10 us hat und V3 den Wert 4,5 V hat. Dann gilt: V2 = 4,51 V, und Vt1 liegt im Bereich zwischen 4,51 V und 4,85 V. Ferner hat V4 den Wert 4,54 V, wenn Vt1 zu 4,60 V ausgewählt wird, Tsr den Wert 100 (ms/V) hat und Tb den Wert 50 us hat. So wird gemäß einer zitierten Ausführungsform, wenn V5 = 4,5 V gilt, Vt2 so ausgewählt, dass diese Spannung zwischen 4,5 V und 4,54 V liegt, oder. vorzugsweise 4,5 V beträgt. Obwohl Vt1 und Vt2 so ausgewählt sind, dass sie innerhalb der o. g. Bereiche liegen, muss die differenz zwischen den jeweiligen Spannungen mindestens 1,0 nV (Nanovolt) betragen. Ferner kann, gemäß einem anderen Beispiel, Vcc den Wert 3,3 V (nominal), nicht 5,0 V, wie oben erörtert, aufweisen.
• Bei einem durch eine ASIC(anwendungsspezifischer IC)-Technik konzipierten DRAM kann die CPU oberhalb von 2,7 V korrekt arbeiten, was niedriger als die oben angenommene minimale CPU-Betriebsspannung V3 ist. Ferner kann die DRAM-Steuerschaltung, bei einem gut konzipierten Schaltung, bei einer Spannung bis herunter zu V5 = 1,3 V arbeiten. Noch ferner kann Tsr auf 100 (ms/V) oder andere Werte eingestellt werden, wenn durch das Kondensator- und das Widerstandselement bestimmte Zeitkonstanten berücksichtigt werden, und Ttr kann auch einen anderen Wert aufweisen, wie 1 ms, wenn ein Paketübertragungsmodus ausgeführt wird, und der Wert kann sogar einige hundert ns betragen, z. B. dann, wenn die Schaltung keinen Hochgeschwindigkeits-Seitenmodus verwendet.
• Bei der vorliegenden Ausführungsform kann die auf die oben beschriebene Weise arbeitende Ansteuerschaltung durch eine einfache Schaltung realisiert werden, die nur aus einer Kombination der Ansteuerschaltung 61 und der Pulldown-Widerstände 63 und 64 besteht. Eine Charakteristik der erfindungsgemäßen Ansteuerschaltung 61 besteht darin, dass sie zusätzlich dazu, dass sie die üblichen Funktionen ausübt, auch mit einem Aufsteuer-PIN 68, abweichend von herkömmlichen Ansteuerschaltung versehen ist. Wenn der bei niedrigem Pegel aktive Aufsteuer-PIN 68 vom Spannungsversorgungsmonitor 5 ein Signal 10 von hohem Pegel empfängt, wird die Ausgangsimpedanz der Ansteuerschaltung hoch, wodurch es ermöglicht wird, RAS und CAS durch die Pulldown-Widerstände 63 und 64 auf den niedrigen Pegel zu ziehen.
• Die Fig. 3 ist ein Blockdiagramm einer Speichersteuerschaltung gemäß einer zweiten Ausführungsform der Erfindung. Da bestimmte Komponenten der Schaltung der Fig. 3 solchen ähnlich sind, wie sie in der Fig. 1 dargestellt sind, und da sie mit den gleichen Bezugszahlen gekennzeichnet sind, wird ihre Beschreibung weggelassen.
• Bei der zweiten Ausführungsform ist eine Spannungsversorgungsleitung 18 für die DRAM-Steuerschaltung 7 gesondert von der Spannungsversorgungsleitung 13 für den Hauptschaltkreis 7 vorhanden. Die Spannungsversorgungsleitung 18 ist, wie dargestellt, mit einer Diode 19 und einem Kondensator 20 verbunden. Bei dieser Struktur wird der Spannungsabfall beim Abschalten der Haupt-Spannungsquelle durch den Kondensator 20 verzögert, und dadurch werden die Selbstauffrisch-Startvorgänge auf stabilisierte Weise ausgeführt.
• Obwohl bei der ersten und zweiten Ausführungsform die Konstruktion dergestalt ist, dass die Signale RAS und CAS durch eine Kombination der Ansteuerschaltung 61, deren Ausgangsimpedanz hoch wird, wenn das Signal 10 an sie ausgegeben wird, und der Pulldown-Widerstände 63 und 64 auf den niedrigen Pegel gebracht werden, kann stattdessen in der Ansteuerschaltung 61 eine Logikschaltung enthalten sein, die das RAS-Signal 65 und das CAS-Signal 66 auf niedrigen Pegel bringt, wenn das Signal 10 ausgegeben wird. Ferner kann, während das Erfassungssignal 10 des zweiten Spannungsversorgungsmonitors 5 bei den obigen Ausführungsformen zum Aufrechterhalten des Selbstauffrischmodus verwendet wird, stattdessen aus dem Ausgangssignal 9 des ersten Spannungsversorgungsmonitors 3 ein dem Signal 10 entsprechendes Signal erzeugt werden. Z. B. kann das Signal 10 dadurch erhalten werden, dass das Signal 9 für eine vorbestimmte Zeitperiode t1 (Zeitperiode, die zum Ausführen der Schritte 401 und 402 erforderlich ist) verzögert wird.

Claims (10)

1. Speichersteuerschaltung mit

einem DRAM (62),

einer Treiberstufe (61), die RAS- und CAS-Ausgangssignale zur Steuerung des DRAMs (62) erzeugt,

einer DRAM-Steuerschaltung (4) zur Steuerung der Arbeitsweise des DRAMs (62) über die Treiberstufe (61),

einer mit dem DRAM (62), der DRAM-Steuerschaltung (4) und der Treiberstufe (61) verbundenen Haupt-Spannungsquelle (1), und

einer ersten Detektorstufe (3) zur Erzeugung eines ersten Erfassungssignals (9), das der DRAM-Steuerschaltung (4) zugeführt wird, wenn die Versorgungsspannung eine erste vorgegebene Spannung (Vt1) unterschreitet, die höher ist als diejenige Mindestspannung

(V2), bei der eine Datenübertragung beendet werden kann, wobei die DRAM- Steuerschaltung (4) bei Empfang des ersten Erfassungssignals eine DRAM- Auffrischoperation beginnt,

gekennzeichnet durch eine zweite Detektorstufe (5) zur Erzeugung eines zweiten Erfassungssignals (10); das der Treiberstufe (61) zugeführt wird, wenn die Versorgungsspannung eine zweite vorgegebenen Spannung (Vt2) unterschreitet, die kleiner ist als die erste vorgegebene Spannung (Vt1) aber größer als die Mindestspannung (V5), bei der die DRAM-Steuerschaltung (4) noch ordnungsgemäß funktioniert, wobei die Treiberstufe (61) bei Empfang des zweiten Erfassungssignals (10) sowohl das RAS- als auch das CAS-Signal auf niedrigen Pegel setzt, um einen Selbst-Auffrischmodus des DRAMs (62) einzustellen.

2. Schaltung nach Anspruch 1 mit einer mit der Treiberstufe (61) und dem DRAM (62) verbundenen Hilfs-Spannungsquelle (2), die diese nach Abschalten der Haupt- Spannungsquelle (1) speist, um genügend Energie zur Aufrechterhaltung des Selbst- Auffrischmodus zur Verfügung zu stellen.

3. Schaltung nach Anspruch 2, wobei die Haupt-Spannungsquelle (1) mit dem DRAM (62) und der Treiberstufe (61) über eine eine erste Diode (16) aufweisende Versorgungsleitung (12) verbunden ist und die Hilfs-Spannungsquelle (2) an die Versorgungsleitung (12) zwischen der ersten Diode (16) und dem DRAM (62) sowie der Treiberstufe (61) über eine zweite Diode (17) angeschlossen ist, um zwischen einer Spannungsversorgung aus der Haupt-Spannungsquelle (1) und einer solchen aus der Hilfs- Spannungsquelle (2) über die Versorgungsleitung (12) umzuschalten.

4. Schaltung nach Anspruch 1, wobei die Treiberstufe (61) einen Ausgangskreis aufweist, der einen ersten Impedanzwert hat, wenn er den DRAM (62) ansteuert, wobei der Ausgangskreis die RAS- und CAS-Ausgangssignale einer Pegelerniedrigungsstufe (63, 64) zuführt und bei Empfang des zweiten Erfassungssignals (10) von dem ersten Impedanzwert auf einen diesem gegenüber niedrigeren zweiten Impedanzwert umgeschaltet wird, um die RAS- und CAS-Signale mittels der Pegelerniedrigungsstufe (63, 64) auf niedrigen Pegel zu ziehen.

5. Schaltung nach Anspruch 4, wobei die Treiberstufe (61) einen Aufsteuer-Pin (68) aufweist, an dem das zweite Erfassungssignal (10) liegt, um die Umschaltung des Ausgangskreises zwischen dem ersten und dem zweiten Impedanzwert zu steuern.

6. Schaltung nach Anspruch 2 mit ferner einer Versorgungsleitung (18), die die DRAM-Steuerschaltung (4) mit der Haupt-Spannungsquelle (1) verbindet, sowie einem parallel zu der Haupt-Spannungsquelle (1) an die Versorgungsleitung (18) angeschlossenen Kondensator (20).

7. Schaltung nach Anspruch 6, wobei

die erste Detektorstufe (3) über eine erste Diode (15) an die Haupt-Spannungsquelle (1) angeschlossen ist,

die Versorgungsleitung (18) über eine zweite Diode (19) an die Haupt- Spannungsquelle (1) angeschlossen ist,

der DRAM (62) und die Treiberstufe (61) mittels einer weiteren Versorgungsleitung (12) über eine dritte Diode (16) an die Haupt-Spannungsquelle (1) angeschlossen sind, und

die Hilfs-Spannungsquelle (2) über eine vierte Diode (17) an die weitere Versorgungsleitung (12) zwischen der dritten Diode (16) und dem DRAM (62) und der Treiberstufe (61) angeschlossen ist.

8. Schaltung nach Anspruch 1, wobei

V2 ≤ Vt1 ≤ V1,

mit V1 = von der Haupt-Spannungsquelle (1) zugeführter Mindestspannungspegel,

V2 = V3 + (Ttr/Tsr)

V3 = Mindestspannung, bei der eine Datenübertragung beendet werden kann,

Ttr = Datenübertragungszeit [ms], und

Tsr = Steigung des Spannungsabfalls [ms/V] der Haupt-Spannungsquelle (1).

9. Schaltung nach Anspruch 8, wobei

V5 ≤ Vt2 ≤ V4,

mit V4 = Vt1 - (Ttr + Tb)/Tsr,

Tb = Zeitspanne, in der die Treiberstufe (61) das Anhalten der Datenübertragung sowie das Starten der Selbstauffrischung des DRAMs (62) durchführt, und

V5 = Mindestspannungspegel, bei dem die DRAM-Steuerschaltung (4) noch ordnungsgemäß funktioniert.

10. Anspruch nach Anspruch 9, wobei

Vt1 - Vt2 ≥ 1 nV.