DE69434193T2 - Verfahren und Vorrichtung zur Erholung aus dem Wartezustand in einem Phasenregelkreis - Google Patents

Verfahren und Vorrichtung zur Erholung aus dem Wartezustand in einem Phasenregelkreis Download PDF

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

  • Gebiet der Erfindung
  • Diese Erfindung betrifft im Allgemeinen Phase Locked Loops und im Besonderen Stand-by-Verfahren und -Schaltungen für Phase Locked Loops.
  • Hintergrund der Erfindung
  • Für Phase Locked Loops (PLLs) gibt es wichtige Verwendungen in Kommunikationsanwendungen. Eine derartige Verwendung, ein PLL-Frequenzsynthesizer, erzeugt ein Ausgangssignal mit einer programmierbaren Frequenz, die bei der Abstimmung zweier oder mehrerer Kommunikationskanäle verwendet wird. Ein Referenzoszillator erzeugt ein Referenzsignal, das in einem Referenzzähler gezählt wird, um eine erste Eingabe eines Phasendetektors zur Verfügung zu stellen. Eine Ausgabe eines Schleifenzählers stellt eine zweite Eingabe für den Phasendetektor zur Verfügung. Der Phasendetektor stellt eine Spannung zur Verfügung, die anzeigt, ob seine Eingaben eingeregelt sind, d. h. die gleiche Phase und Frequenz aufweisen. Die Ausgabe des Phasendetektors wird in einem Schleifenfilter, wie etwa einem Integrator, gefiltert, dessen Ausgabe stellt eine Eingabe für einen Spannungssteuerungsoszillator ("VCO = voltage controller oscillator") zur Verfügung. Die Ausgabe des VCO, welche die Ausgabe des PLL-Frequenzsynthesizers ist, wird dann in dem Schleifenzähler aufgeteilt. Wenn eine unterschiedliche Ausgangsfrequenz gewünscht wird, muss der Anwender lediglich den Start-Zählerwert des Referenzzählers oder des Schleifenzählers ändern und die Rückkopplungsschleife des PLL- Frequenzsynthesizers veranlasst, dass sich die Ausgangsfrequenz schnell einregelt.
  • In vielen Anwendungen weist die Ausgabe des VCO eine relativ hohe Frequenz in Bezug auf die Referenzfrequenz auf. Beispielsweise kann der VCO so programmiert sein, dass er ein Signal mit einer Frequenz von 1,2 Gigahertz (GHz) ausgibt. Da diese Frequenz für eine Aufteilung in einem CMOS-Schaltkreis ("CMOS = complementary metal-oxide-semiconductor"/Komplementär-Metalloxid-Halbleiterschaltkreis) zu hoch ist, wird der Schleifenzähler üblicherweise in zwei Komponenten geteilt: einen Vorteiler und einen nachfolgenden Zähler, der auch als der Schleifenzähler bezeichnet wird. Der Vorteiler kann dann mit bipolaren Schaltkreisen höherer Geschwindigkeit hergestellt werden, während der Schleifenzähler in einem CMOS-Schaltkreis implementiert wird.
  • Ein niedriger Energieverbrauch ist eine Schlüsselüberlegung bei vielen Produkten, die PLL-Frequenzsynthesizer verwenden. Deshalb bringen diese Produkte oft den PLL-Frequenzsynthesizer in einen Stand-by-Modus, um Energie zu sparen. Während des Stand-by-Modus sind der Vorteiler, die Zähler und der Phasendetektor deaktiviert, um Energie zu sparen. Die Eingabe an den VCO bleibt im Wesentlichen konstant, was die Ausgabe des VCO dazu veranlasst, näherungsweise die gleiche Frequenz wie vor dem Eintreten des PLL-Frequenzsynthesizers in das Stand-by beizubehalten. Dies jedoch erzeugt ein Problem für das bestehende Stand-by. Während des Stand-by kann die Ausgabe des VCO hinsichtlich der Phase gedriftet sein, aber nicht hinsichtlich der Frequenz. Zusätzlich sind die Counter, wenn sie wieder aktiviert werden, nicht synchronisiert und der Phasendetektor wird einen großen Fehler detektieren, obwohl dieser Fehler eine Veränderung in der Phase statt in der Frequenz wiederspiegelt. Aufgrund der fälschlichen Detektion dieses großen Fehlers ändert der VCO seine Ausgangsfrequenz, obwohl die gewünschte Frequenz richtig sein kann. Demzufolge benötigt die PLL eine unerwünscht lange Zeit, um sich einzuregeln.
  • Zusätzlich weisen Vorteiler mit integrierten Schaltungen im Allgemeinen keine Rücksetzeingänge auf. Diese integrierten Schaltungen benötigen niedrige Anschlusszahlen, um die Kosten zu minimieren. Zusätzlich würden sie einen in jede Stufe eingestapelten weiteren Schalttransistor benötigen, um eine Rücksetzfunktion einzubinden, was die Spannungsanforderungen, den Energieverbrauch und die Größe erhöhen würde. Demzufolge wird ein PLL-Frequenzsynthesizer benötigt, der sich schnell nach einem Stand-by einregelt und der sich leicht an verfügbare Vorteiler-Schaltungen anschließen lässt.
  • Die US-Patentschrift Nr. 4,841,255 offenbart einen Phasen geregelten Frequenzsynthesizer, der einen Schleifenfilter von einer Phasenvergleichssektion trennt, wenn ein intermittierendes Betriebssignal in einen niederwertigen Zustand wechselt. Wenn das intermittierende Betriebssignal in einen hochwertigen Zustand zurückkehrt, wird die Phasenvergleichssektion mit dem Schleifenfilter lediglich nach drei Referenzzeiträumen wieder verbunden. Die Druckschrift JP A-1 147 921 offenbart eine PLL, der die Anzugszeit ("pull-in time") nach dem Ende eines Stand-by durch Entkoppeln eines Referenzfrequenzsignals von dem Eingang eines Referenzteilers nach dem ersten Auftreten eines Referenzpulses reduziert und das Referenzfrequenzsignal an den Eingang des Referenzteilers nach dem ersten nachfolgenden Frequenztei lungspuls wieder koppelt. Diese Veröffentlichung offenbart eine Stand-by-Steuerschaltung für eine Phase Locked Loop einschließlich D-Flip-Flops und verschiedener Logikgatter.
  • Zusammenfassung der Erfindung
  • Entsprechend wird gemäß einem ersten Aspekt der Erfindung ein Verfahren zur Wiederherstellung nach einem Standby in einer Phase Locked Loop, wie in Anspruch 1 beansprucht, zur Verfügung gestellt.
  • Gemäß einem zweiten Aspekt der Erfindung wird eine Phase Locked Loop, wie in Anspruch 3 beansprucht, zur Verfügung gestellt.
  • Diese und andere Eigenschaften und Vorteile werden aus der folgenden detaillierten Beschreibung zusammen mit den begleitenden Zeichnungen besser verstanden.
  • Kurze Beschreibung der Zeichnungen
  • 1 veranschaulicht in Form eines Blockdiagramms einer Phase Locked Loop gemäß der vorliegenden Erfindung.
  • 2 veranschaulicht die Stand-by-Steuerschaltung der 1.
  • Beschreibung einer bevorzugten Ausführungsform
  • 1 veranschaulicht in Form eines Blockdiagramms eine Phase Locked Loop ("PLL = phase locked loop") 20 gemäß der vorliegenden Erfindung. Die PLL 20 enthält einen Referenzzähler 21, einen Vorteiler 22, einen Schleifenzähler 23, einen Phasendetektor 24, einen Schleifenfilter 25, ei nen Spannungs-gesteuerten Oszillator 26 und eine Stand-by-Steuerschaltung 30. Der Referenzzähler 21 weist einen Eingang zum Empfangen eines Referenzsignals auf, das mit "FREF" bezeichnet ist, von einer Quelle wie etwa einem Kristalloszillator (nicht abgebildet), einen Steuereingang zum Empfangen eines Signals, das mit "COUNTER ENABLE" bezeichnet ist und einen Ausgang zum Bereitstellen eines Ausgangssignals, das mit "ΦR" bezeichnet ist. Der Vorteiler 22 weist einen Eingang zum Empfangen eines Signals auf, das mit "FVCO'" bezeichnet ist, einen Steuereingang zum Empfangen von COUNTER ENABLE und einen Ausgang. Der Schleifenzähler 23 weist einen Eingang auf, der mit dem Ausgang des Vorteilers 22 verbunden ist, einen Steuereingang zum Empfangen von COUNTER ENABLE und einen Ausgang zum Bereitstellen eines Signals, das mit "ΦV" bezeichnet ist. Der Phasendetektor 24 weist jeweils einen ersten und einen zweiten Eingang zum Empfangen der Signale ΦR und ΦV auf, einen Steuereingang zum Empfangen eines Signals, das mit "PHASE DETECTOR ENABLE" bezeichnet ist und einen Ausgang zum Bereitstellen eines Signals, das mit "PDOUT" bezeichnet ist. Der Schleifenfilter 25 weist einen Eingang zum Empfangen von PDOUT und einen Ausgang auf. Der VCO 26 weist einen Eingang auf, der mit dem Ausgangsanschluss des Schleifenfilters 25 verbunden ist und einen Ausgang zum Bereitstellen einer Ausgabe der PLL 20, der mit "FVCO" bezeichnet ist, auf. Die Stand-by-Steuerschaltung 30 weist einen ersten Eingang zum Empfangen des Signals FVCO auf, einen Steuereingang zum Empfangen eines Signals, das mit "STANDBY" bezeichnet ist und Ausgangsanschlüsse zum Bereitstellen der Signale FVCO', COUNTER ENABLE, und PHASE DETECTOR ENABLE.
  • Im Betrieb empfängt der Referenzzähler 21 FREF von einem Referenzoszillator (nicht abgebildet) und zählt von einer vorprogrammierten Zahl rückwärts bis Null. Wenn er einen Zählerstand von Null erreicht, pulst der Referenzzähler 21 das Ausgangssignal ΦR für eine Periode von FREF und wiederholt dann seinen Zählzyklus. In ähnlicher Weise zählt der Vorteiler 22 von einer vorprogrammierten oder festgelegten Zahl als Reaktion auf das Signal FVCO' rückwärts bis Null, um seine Ausgabe für eine gegebene Anzahl von Zyklen von FVCO' zur Verfügung zu stellen. Die Zeitdauer; während der der Ausgang des Vorteilers 22 aktiv ist, ist unwichtig, da der Schleifenzähler 23 auf einen Niedrig-zu-Hoch-Übergang zählt. Der Vorteiler 22 ist in Bipolartechnik ausgeführt und kann sowohl diskret sein als auch zusammen mit dem CMOS-Referenzzähler 21, dem Schleifenzähler 23 und dem Phasendetektor 24 auf einer einzelnen integrierten Schaltung ausgeführt sein, die Bipolar-CMOS-Technologie (BICMOS) verwendet. Es sollte jedoch klar sein, dass der Vorteiler 22 in einer beliebigen anderen Schaltungstechnologie ausgeführt werden kann, die in der Lage ist, das Schalten im hohen Hochfrequenzbereich (HF), typischerweise im Bereich von 1,2 GHz oder darüber hinaus, bereitzustellen, wie etwa Galliumarsenid. Der Ausgang des Vorteilers 22 steuert den Eingang des Schleifenzählers 23, der nachfolgend das Signal ΦV zur Verfügung stellt. Demzufolge wird der Ausgang des VCO 26 durch eine Zahl geteilt, die von den programmierten Zählwerten sowohl des Vorteilers 22 als auch des Schleifenzählers 23 bestimmt wird.
  • Der Phasendetektor 24 ist ein Phasendetektor mit drei Zuständen, der sowohl einen positiven Strompuls zur Verfügung stellt, wenn ΦR ΦV voranläuft, einen negativen Strom puls zur Verfügung stellt, wenn ΦV ΦR voranläuft oder in einem Zustand mit hoher Impedanz verbleibt, wenn ΦR sich in Phase mit ΦV befindet. Der Schleifenfilter 25 ist ein konventioneller Tiefpass-Schleifenfilter, wie etwa ein Integrator, der einen Verlauf von PDOUT aufrechterhält und eine entsprechende Spannung dem Eingang des VCO 26 als Reaktion darauf zur Verfügung stellt. Der VCO 26 stellt seinen Ausgang, FVCO, bei einer Frequenz zur Verfügung, die der Spannung am Ausgang des Schleifenfilters 25 proportional ist.
  • Die Stand-by-Steuerschaltung 30 arbeitet, um die verschiedenen Komponenten der PLL 20 als Reaktion auf die Aktivierung und Deaktivierung des Signals STANDBY zu aktivieren und zu deaktivieren. Wenn das Signal STANDBY aktiviert wird (was anzeigt, dass ein Stand-by-Modus anfängt), deaktiviert die Stand-by-Steuerschaltung 30 COUNTER ENABLE und demzufolge werden der Referenzzähler 21, der Vorteiler 22 und der Schleifenzähler 23 deaktiviert. Der Stand-by-Modus reduziert demzufolge signifikant den Energieverbrauch des CMOS-Referenzzählers 21 und des CMOS-Schleifenzählers 23, da der Energieverbrauch von CMOS-Schaltkreisen proportional zur Schaltgeschwindigkeit ist. Der Vorteiler 22 kann ebenfalls so gestaltet sein, um mit reduziertem Energieverbrauch während des Stand-by-Modus zu arbeiten durch Techniken wie etwa das Anordnen von Schaltern, die durch das Signal STANDBY aktiviert werden, in Reihe mit Stromquellen, das Unterbrechen der Stromversorgung während des Stand-by-Modus und Ähnlichem. Die Stand-by-Steuerschaltung 30 deaktiviert auch das Signal PHASE DETECTOR ENABLE, was PDOUT in den Zustand hoher Impedanz bringt und FVCO bei der Frequenz hält, die es am Anfang des Stand-by-Zustands hat te. Die Stand-by-Steuerschaltung 30 leitet das Signal FVCO zu seinem Ausgang, um das Signal FVCO' zur Verfügung zu stellen.
  • Wenn das Signal STANDBY deaktiviert ist, aktiviert die Stand-by-Steuerschaltung 30 zuerst COUNTER ENABLE. Nach dem ersten Auftreten von ΦV, leitet die Stand-by-Steuerschaltung 30 FVCO nicht an FVCO', sondern steuert FVCO' auf einen konstanten niedrigen Logikwert, so dass der Vorteiler 22 und der Schleifenzähler 23 nicht dekrementieren. Dann, nach dem ersten Auftreten von ΦR, aktiviert die Stand-by-Steuerschaltung 30 PHASE DETECTOR ENABLE und blendet FVCO' ein. An diesem Punkt sind demzufolge sowohl der Referenzzähler 21 als auch der Vorteiler 22 und der Schleifenzähler 23 gesperrt und unter der Annahme, dass während des Stand-by keine Frequenzdrift stattgefunden hat, ist die PLL 20 eingeregelt.
  • Demzufolge arbeitet die PLL 20 während des Stand-by-Zustands mit einem niedrigen Energieverbrauch. Die PLL 20 kehrt auch aus dem Stand-by-Zustand ohne ein störendes Unterbrechen der Ausgangsfrequenz zurück. Zusätzlich ist die Stand-by-Steuerschaltung 30 an ein Anschließen an einen Standard-Vorteiler einer integrierten Schaltung geeignet, der keinen Rücksetzeingang aufweist.
  • 2 veranschaulicht die Stand-by-Steuerschaltung 30 der 1. Die Stand-by-Steuerschaltung 30 enthält einen Inverter 31, ein Verzögerungselement 32, Flip-Flops 33 und 34 vom D-Typ, ein AND-Gatter 35, ein OR-Gatter 36 und ein AND-Gatter 37. Der Inverter 31 weist einen Eingangsanschluss zum Empfangen des Signals STANDBY und einen Ausgangsanschluss zum Bereitstellen des Signals COUNTER ENABLE auf. Das Verzögerungselement 32 weist einen Eingangsan schluss zum Empfangen des Signals STANDBY und einen Ausgangsanschluss auf. Das Flip-Flop 33 weist einen mit "D" bezeichneten Dateneingangsanschluss auf, der mit einem mit Vss gekennzeichneten Energieversorgungs-Spannungsanschluss verbunden ist, einen mit "CLK" gekennzeichneten Takteingangsanschluss zum Empfangen des Signals FV, einen mit "SET" gekennzeichneten Einstellungseingangsanschluss, der mit dem Ausgangsanschluss des Verzögerungselements 32 verbunden ist und einen mit "Q" gekennzeichneten Wahr-Ausgangsanschluss, auf. VSS ist ein weiter im Negativen liegender Energieversorgungs-Spannungsanschluss, der mit einem logischen niedrigen Spannungspegel verknüpft ist. Das Flip-Flop 34 weist einen D-Eingangsanschluss auf, der mit einem mit "Vdd" gekennzeichneten Energieversorgungs-Spannungsanschluss verbunden ist, einen CLK-Eingangsanschluss zum Empfangen des Signals FR, einen RST-Eingangsanschluss, der mit dem Q-Ausgangsanschluss des Flip-Flops 33 verbunden ist und einen Q-Ausgangsanschluss auf. VDD ist ein mehr negativer Energieversorgungs-Spannungsanschluss, der mit einem logischen hohen Spannungspegel verknüpft ist. Das AND-Gatter 35 weist einen ersten Eingangsanschluss auf, der mit dem Ausgangsanschluss des Inverters 31 verbunden ist, einen zweiten Eingangsanschluss, der mit dem Q-Ausgangsanschluss des Flip-Flops 34 verbunden ist und einen Ausgangsanschluss zum Bereitstellen des Signals PHASE DETECTOR ENABLE auf. Das OR-Gatter 36 weist einen ersten Eingangsanschluss, der mit dem Q-Ausgangsanschluss des Flip-Flops 34 verbunden ist, einen zweiten Eingangsanschluss, der mit dem Q-Ausgangsanschluss des Flip-Flops 33 verbunden ist und einen Ausgangsanschluss auf. Das AND-Gatter 37 weist einen ersten Eingangsanschluss, der mit dem Ausgangsanschluss des OR- Gatters 36 verbunden ist, einen zweiten Eingangsanschluss zum Empfangen des Signals FVCO und einen Ausgangsanschluss zum Bereitstellen des Signals FVCO' auf.
  • Die Stand-by-Steuerschaltung 30 aktiviert und deaktiviert das Signal COUNTER ENABLE als Reaktion auf ein Komplement des Signals STANDBY durch den Betrieb des Inverters 31. Wenn das Signal STANDBY aktiviert wird (einen Stand-by-Zustand anzeigend), wird der Q-Ausgang des Flip-Flops 33 auf eine logische hohe Spannung aktiviert, was den RST-Eingang des Flip-Flops 34 aktiviert. Das Flip-Flop 34 deaktiviert seinen Q-Ausgang bei einem niedrigen logischen Wert, was PHASE DETECTOR ENABL bei einem niedrigen logischen Wert deaktiviert, ohne Berücksichtigung des Status von COUNTER ENABLE. Da sich der Q-Ausgang des Flip-Flops 33 auf einem logischen hohen Wert befindet, ist der Ausgang des OR-Gatters 36 auf einem hohen logischen Wert. Demzufolge wird der Ausgang des AND-Gatters 37 durch den Zustand von FVCO bestimmt und das Signal FVCO' wird eingeblendet ("gated on").
  • Wenn das Signal STANDBY deaktiviert ist, ist der SET-Eingang des Flip-Flops 33 auf einem niedrigen logischen Wert inaktiv und die niedrige logische Spannung des D-Eingangs des Flip-Flops 33 erscheint an dem Q-Ausgang desselben nach dem ersten ΦV-Puls am Ausgang des Schleifenzählers 23. Wenn dieser Q-Ausgang einen niedrigen logischen Wert bekommt, schaltet der Ausgang des OR-Gatters 36 auf einen niedrigen logischen Wert, was FVCO' dazu veranlasst, auf einem niedrigen logischen Wert zu sein, ohne Berücksichtigung des Zustands von FVCO und das Signal FVCO' wird ausgeblendet ("gated off"). Demzufolge verbleiben der Vorteiler 22 und der Schleifenzähler 23 am Anfang ihres Dekre mentierungszyklus. Der RST-Eingang des Flip-Flops 34 wird ebenfalls auf einem niedrigen logischen Wert inaktiv und die logische hohe Spannung an dem D-Eingang des Flip-Flops 34 erscheint an dem Q-Ausgang desselben nach dem ersten ΦR-Puls an dem Ausgang des Referenzzählers 21. Wenn dieser Q-Ausgang logisch hoch ist, aktiviert das AND-Gatter 35 das Signal PHASE DETECTOR ENABLE und der Ausgang des OR-Gatters 36 wird auf einen logisch hohen Wert gesteuert, was den Ausgang des AND-Gatters 37 dazu veranlasst, als Reaktion auf FVCO zu wechseln und das Signal FVCO' wird wiederum eingeblendet ("gated on"). An diesem Punkt sind sowohl der Referenzzähler 21 als auch der Vorteiler 22/Schleifenzähler 23 am Anfang ihrer Dekrementierungszyklen synchronisiert. Wenn sich der VCO 26 lediglich in der Phase, aber nicht in der Frequenz verschoben hat, dann hat die PLL 20 das Standby verlassen, ohne einen Frequenzfehler zu verursachen. Zusätzlich arbeitet die PLL 20 mit einem nicht rücksetzbaren Vorteiler.
  • Das Verzögerungselement 32 eliminiert zeitliche Probleme in der Stand-by-Steuerschaltung 30 und muss eine Verzögerung von mindestens einem Zyklus von FREF aufweisen. Diese Anforderung kann durch eine Reihe von im Verhältnis stehenden ("ratioed") Invertern, die so dimensioniert sind, dass sie eine minimale Verzögerung garantieren, einem Ein-Bit-Zähler, der mit FREF verbunden ist, oder Ähnlichem erfüllt werden.
  • Das AND-Gatter 37 muss in der Lage sein, mit der Geschwindigkeit von FVCO zu schalten und kann in einer Vielzahl von Schaltungen ausgeführt sein. Eine derartige Schaltung ist ein geschalteter Puffer. Eine andere derartige Schaltung implementiert die Logikfunktion des AND-Gatters 37 als Teil einer Front-End-Verstärkungsstufe in den Vorteiler 22. Diese Schaltung enthält ein Widerstands-Vorspannungsnetzwerk an einem Eingang der Verstärkungsstufe. Zwei Reihenwiderstände werden zwischen dem Ausgang des OR-Gatters 36 und VSS eingebunden. Der Zwischenverbindungspunkt der Widerstände, der auch FVCO empfängt, wird mit der Basis eines NPN-Bipolartransistors verbunden, wobei der Kollektor desselben FVCO zur Verfügung stellt.
  • Während die Erfindung im Kontext einer bevorzugten Ausführungsform beschrieben wurde, sollte es dem Fachmann klar sein, dass die vorliegende Erfindung auf eine Vielzahl von Weisen verändert werden kann und viele Ausführungsformen, anders als die, die im Speziellen dargestellt und oben beschrieben wurden, annehmen kann. Unterschiedliche Schaltungen, die die Funktion der Stand-by-Steuerschaltung 30 implementieren, können ebenfalls verwendet werden. Demgemäß sollen alle Modifikationen der Erfindung, die innerhalb des Geltungsbereichs der Erfindung fallen, wie von den angehängten Ansprüchen definiert, abgedeckt werden.

Claims (4)

  1. Verfahren zum Zurückkehren aus dem Stand-by in einer Phase Locked Loop (20), mit den Schritten: Sperren eines Referenzzählers (21), eines Schleifenzählermittels (22, 23) und eines Phasendetektors (24) als Reaktion auf eine Aktivierung eines Stand-by-Signals; Freigeben sowohl des Referenzzählers (21) als auch des Schleifenzählermittels (22, 23) als Reaktion auf eine Deaktivierung des Stand-by-Signals, wobei das Verfahren gekennzeichnet ist durch: Entkoppeln eines Ausgangssignals eines Spannungsgesteuerten Oszillators ("VCO = voltage controlled oscillator") von einem Eingang des Schleifenzählermittels (22, 23) als Reaktion auf eine erste Aktivierung eines Schleifenzählermittel-Ausgangssignals, nachdem das Schleifenzählermittel (22, 23) freigegeben wurde; erneutes Koppeln des VCO-Ausgangssignals an den Eingang des Schleifenzählermittels (22, 23) als Reaktion auf eine Aktivierung eines ersten Referenzzähler-Ausgangssignals nach der ersten Aktivierung des Schleifenzählermittel-Ausgangssignals; und Freigeben des Phasendetektors (24) als Reaktion auf die Aktivierung des ersten Referenzzähler-Ausgangssignals nach der ersten Aktivierung des Schleifenzählermittel-Ausgangssignals.
  2. Verfahren nach Anspruch 1, wobei der Schritt des Sperrens weiterhin gekennzeichnet ist durch: Sperren des Schleifenzählermittels (22, 23), wobei das Schleifenzählermittel einen Vorteiler (22) und einen Schleifenzähler (23) umfasst.
  3. Phase Locked Loop (20), der Folgendes umfasst: einen Referenzzähler (21) mit einem Eingang zum Empfangen eines Referenzsignals, einem Freigabeeingang zum Empfangen eines Zählerfreigabesignals und einem Ausgang zum Bereitstellen eines ersten Signals einmal für jeden aus einer ersten Anzahl von Zyklen des Referenzsignals; Schleifenzählermittel (22, 23) mit einem Eingang zum Empfangen eines Schleifensignals, einem Freigabeeingang zum Empfangen des Zählerfreigabesignals und einem Ausgang zum Bereitstellen eines zweiten Signals einmal für jedes Auftreten einer zweiten Anzahl von Zyklen des Schleifensignals; einen Phasendetektor (24) mit einem ersten und einem zweiten Eingang, die das erste bzw. das zweite Signal empfangen, einem Freigabeeingang zum Empfangen eines Phasendetektor-Freigabesignals und mit einem Ausgang zum Bereitstellen eines Phasenerfassungs-Ausgangssignals; einen Schleifenfilter (25) mit einem Eingang, der an den Ausgang des Phasendetektors (24) gekoppelt ist, und einem Ausgang; einen Spannungs-gesteuerten Oszillator (VCO) (26) mit einem Eingang, der an den Ausgang des Schleifenfilters (25) gekoppelt ist, und einem Ausgang zum Bereitstellen eines VCO-Ausgangssignals bei einer Frequenz, die einer Spannung des Ausgangs des Schleifenfilters proportional ist; und eine Stand-by-Steuerschaltung (30), die an den Referenzzähler, das Schleifenzählermittel und den Phasendetektor gekoppelt ist, wobei die Stand-by-Steuerschaltung (30) umfasst: Zählerfreigabemittel (31) zum Aktivieren oder Deaktivieren des Zählerfreigabesignals als Reaktion auf eine Deaktivierung beziehungsweise eine Aktivierung eines Stand-by-Signals; dadurch gekennzeichnet, dass die Stand-by-Steuerschaltung (30) weiterhin umfasst: Gating-Mittel (33–37) zum Bereitstellen eines VCO-Ausgangssignals (fVCO') bei einem vorgegebenen logischen Zustand als Reaktion auf ein erstes Auftreten eines Schleifenzählermittel-Ausgangssignals nach einer Deaktivierung des Stand-by-Signals, zum Bereitstellen des VCO-Ausgangssignals als Reaktion auf ein VCO-Eingangssignal nach einem ersten Auftreten eines Referenzzähler-Ausgangssignals nach dem ersten Auftreten des Schleifenzähler-Ausgangssignals; und Phasendetektor-Freigabemittel zum Deaktivieren des Phasendetektor-Freigabesignals als Reaktion auf eine Aktivierung des Stand-by-Signals und zum Reaktivieren des Phasendetektor-Freigabesignals als Reaktion auf das erste Auftreten des Referenzzähler-Ausgangssignals nach dem ersten Auftreten des Schleifenzählermittel-Ausgangssignals, wobei das Gating-Mittel umfasst: ein erstes D-Flip-Flop (33) mit einem D-Eingang, der an eine erste Referenzspannung gekoppelt ist, die einen ersten logischen Zustand darstellt, einem Takteingangsanschluss zum Empfangen des Schleifenzähler-Ausgangssignals, einem Einstellungseingangsanschluss zum Empfangen des Stand-by-Signals und einem Q-Ausgangsanschluss; ein zweites D-Flip-Flop (34) mit einem D-Eingang, der an eine zweite Referenzspannung gekoppelt ist, die einen zweiten logischen Zustand darstellt, einem Takteingangsanschluss zum Empfangen des Referenzzähler-Ausgangssignals, einem Rücksetzeingangsanschluss, der an den Q-Ausgangsanschluss des ersten D-Flip-Flops (33) gekoppelt ist und einem Q-Ausgangsanschluss; ein OR-Gatter (36) mit einem ersten Eingangsanschluss, der an den Q-Ausgangsanschluss des ersten D-Flip-Flops (33) gekoppelt ist, einem zweiten Eingangsanschluss, der an den Q-Ausgangsanschluss des zweiten D-Flip-Flops (34) gekoppelt ist, und einem Ausgangsanschluss; ein erstes AND-Gatter (37) mit einem ersten Eingangsanschluss, der an den Ausgangsanschluss des OR-Gatters (36) gekoppelt ist, einem zweiten Eingangsanschluss zum Empfangen des VCO-Eingangssignals und einem Ausgangsanschluss zum Bereitstellen des VCO-Ausgangssignals; und einem zweiten AND-Gatter (35) mit einem ersten Eingangsanschluss zum Empfangen des Zählerfreigabesignals, einem zweiten Eingangsanschluss, der an den Q-Ausgangsanschluss des zweiten D-Flip-Flops (34) gekoppelt ist, und einem Ausgangsanschluss zum Bereitstellen des Phasendetektor-Freigabesignals.
  4. Phase Locked Loop nach Anspruch 3, wobei das Zählerfreigabemittel (31) einen Inverter mit einem Eingangsanschluss zum Empfangen des Stand-by-Signals und einem Aus gangsanschluss zum Bereitstellen des Zählerfreigabesignals umfasst.
DE69434193T 1993-04-12 1994-03-24 Verfahren und Vorrichtung zur Erholung aus dem Wartezustand in einem Phasenregelkreis Expired - Lifetime DE69434193T2 (de)

Applications Claiming Priority (2)

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US08/044,790 US5339278A (en) 1993-04-12 1993-04-12 Method and apparatus for standby recovery in a phase locked loop
US44790 1998-03-20

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Country Status (7)

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US (1) US5339278A (de)
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