DE69334180T2 - Verfahren zur herstellung eines halbleiterbauelements mit mindestens einem chip und entsprechendes bauelement. - Google Patents
Verfahren zur herstellung eines halbleiterbauelements mit mindestens einem chip und entsprechendes bauelement. Download PDFInfo
- Publication number
- DE69334180T2 DE69334180T2 DE69334180T DE69334180T DE69334180T2 DE 69334180 T2 DE69334180 T2 DE 69334180T2 DE 69334180 T DE69334180 T DE 69334180T DE 69334180 T DE69334180 T DE 69334180T DE 69334180 T2 DE69334180 T2 DE 69334180T2
- Authority
- DE
- Germany
- Prior art keywords
- chip
- electrically insulating
- insulating material
- der
- contact surfaces
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
- Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtung, die wenigstens einen Chip enthält, und die entsprechende Vorrichtung.
- Die bekannten Verfahren zum Herstellen von Halbleitervorrichtungen lassen sich in drei Kategorien einordnen:
- a) Einzelverfahren, üblicherweise "die bonding" genannt, der sequentiellen elektrischen Verbindung durch Anlöten von metallischen Drähten aus Gold oder aus Aluminium zwischen einem Chip und elektrischen Anschlussstiften.
- Nach einem Verwirklichen der elektrischen Verbindungen durch metallische Drähte ("lead") wird der auf einem Träger angeordnete Chip in ein Kunststoffmaterial eingekapselt oder dieser Träger wird so vervollständigt, dass Dichtheit erzielt wird.
- Die Vorrichtungen, die durch diese im großtechnischen Maßstab zuverlässigen Verfahren erhalten werden, weisen jedoch den Nachteil auf, dass sie eine große Oberfläche und ein Volumen, das mehr als zehnmal größer als jenes des Chips ist, den die Vorrichtung enthält, einnehmen;
- b) Verfahren zur Serienfertigung mittels der Technik des Filmbondens ("TAB" oder "tage automated bonding"), wie sie ausführlich in dem Artikel von Paul HOFFMANN: "TAB Implementation and Trends", Mesa Technology, Mountain View, CA, S. 85–88 der Zeitschrift "Solid State Technology" vom Juni 1988, beschrieben sind.
- Der Inhalt dieses Artikels wird als in die vorliegende Beschreibung einbezogen angesehen.
- Diese Verfahren, deren Produktivität höher als jene der Einzelverfahren ist, ermöglichen vorteilhaft, die Chips vor der Endmontage zu prüfen, weisen jedoch den Nachteil auf, dass sie eine spezielle Behandlung der Sili cium-Wafer erfordern und ebenfalls eine große Fläche einnehmen;
- c) Verfahren zum elektrischen Verbinden zwischen einem Chip und Anschlussstiften durch Schmelzen von Metallkügelchen: Diese unter der Bezeichnung "flip chip" bekannten Verfahren weisen den Nachteil auf, dass sie eine spezielle Behandlung der Silicium-Wafer erfordern, schwer in zuverlässiger Weise durchzuführen sind, wenn der Anschlussträger und der Chip unterschiedliche Warmeausdehnungskoeffizienten aufweisen. Die Überprüfung der entsprechenden Lötverbindungen ist kompliziert und schwer durchzuführen.
- Außerdem sind die entsprechenden Fertigungsanlagen spezifisch und wenig verbreitet; die Kosten dieses Anlagetyps haben hohe Kosten der durch dieses Verfahren gefertigten Halbleitervorrichtungen zur Folge.
- Ein weiteres bekanntes Verfahren ist in der französischen Patentanmeldung
FR-A-2 622 741 - Die Erfindung hat zur Aufgabe, ein neues Herstellungsverfahren zu schaffen, das mit Hilfe von vorhandenen Fertigungsanlagen durchgeführt werden kann, um Vorrichtungen von minimaler Größe zu fertigen, die sich leicht testen und visuell prüfen lassen, die in elektronische Vorrichtungen eingefügt werden können, bei denen die Verringerung der Größe wesentlich ist, wie beispielsweise bei Herzschrittmachern.
- Die Erfindung hat ein Verfahren zum Herstellen einer Halbleitervorrichtung wie im Anspruch 1 definiert zum Gegenstand.
- Gemäß weiteren Merkmalen der Erfindung:
- – wird nach dem Schritt des Beschichtens mit einem thermostabilen und elektrisch isolierenden Material und vor dem Schritt der Metallisierung am Ort der Schnittlinien der Chips eine V-förmige Furche in dem elektrisch isolierenden und thermostabilen Material gezogen;
- – wird die Beschichtung aus elektrisch isolierendem und thermostabilem Material in der Weise hergestellt, dass am Ort der metallischen Drähte Ansätze definiert werden.
- Außerdem hat die Erfindung eine Halbleitervorrichtung wie durch den Anspruch 6 definiert zum Gegenstand.
- Gemäß weiteren Merkmalen der Erfindung:
- – befinden sich die metallisierten Kontaktflächen an Orten, die vorstehenden Ansätzen auf der Fläche der Vorrichtung entsprechen;
- – weisen die metallisierten Kontaktflächen eine geneigte Ebene auf, die die visuelle Untersuchung erleichtert;
- – bildet der Chip den Träger für die Vorrichtung;
- – ist der Träger der Vorrichtung eine Mehrschichtschaltung, die Metallisierungen aufweist;
- – ist der Mehrschichtträger mit wenigstens einem Chip verbunden und ist der Träger zumindest auf Seiten des Chips mit einem elektrisch isolierenden und thermostabilen Material beschichtet, das eine Dicke besitzt, die der elektrischen Isolation des Trägers entspricht und die Beschichtung aus einem den Chip elektrisch isolierenden Material bildet, wobei durch das elektrisch isolierende und thermostabile Material wenigstens ein metallischer Anschlussdraht verläuft;
- – weist die Vorrichtung wenigstens einen ohmschen Widerstand auf, der an einer Grenzfläche zwischen zwei benachbarten Schichten aufgebracht ist.
- Die Erfindung wird besser verstanden durch die folgende Beschreibung, die beispielhaft und nicht beschränkend unter Bezugnahme auf die beigefügte Zeichnung gegeben ist. Hierbei zeigen:
-
1 schematisch eine Draufsicht auf einen Silicum-Wafer oder ein Silicium-Substrat gemäß der Erfindung; -
2 schematisch eine Seitenansicht in der Richtung des Pfeils II in1 eines erfindungsgemäßen Wafers; -
3 schematisch eine vergrößerte Teilansicht von oben, entsprechend der Markierung III in1 ; -
4 schematisch eine Teilansicht im Querschnitt längs der Linie IV-IV der Figur; -
5 und6 schematisch vergrößerte Teilansichten jeweils entsprechend den Markierungen V und VI in4 ; -
7 ,8 und9 schematisch zu4 ,5 und6 analoge Ansichten einer weiteren Ausführungsform der Erfindung; -
10 schematisch eine zu4 und7 analoge Querschnittansicht einer dritten Ausführungsform der Erfindung; -
11 und12 schematisch eine perspektivische Ansicht und im Querschnitt einen Teilausschnitt einer vierten Ausführungsform der Erfindung; -
13A und13B schematisch im Querschnitt zwei weitere Ausführungsvarianten der Erfindung. - Mit Bezug auf
1 und2 : Auf einem Substrat1 , beispielsweise aus monokristallinem Silicium, ist eine Gesamtheit von Chips2 mittels der bekannten Techniken der Photolithographie und der Ablagerung von aufeinanderfolgenden Schichten verwirklicht worden. - Auf dem Substrat
1 ist auf wenigstens eine Fläche ein elektrisch isolierendes und vorzugweise thermostabiles Material3 mit einer Dicke abgelagert worden, die die elektrische Isolation zwischen dem Substrat und metallisierten Kontaktflächen4 an der Oberfläche des thermostabilen Materials sicherstellen kann. - Die zu diesem Zweck verwendbaren thermostabilen Materialen sind Materialien mit Eigenschaften, die zu jenen von Polyimiden analog sind, beispielsweise Polyimide, Polyphenylchinoxaline, Polysiloxane, Epoxidharze oder dergleichen. Diese Materialien werden vorzugsweise durch Vergusskapseln oder ein äquivalentes Verfahren abgelagert; ihre Dicke wird dann beispielsweise durch Polieren oder Schleifen auf einen Wert eingestellt, der im Bereich zwischen 0,05 mm und einigen mm enthalten ist.
- Vorzugsweise wird, wenn das Substrat
1 von geringer Dicke ist, das thermostabile Material3 auf den beiden Substratflächen mit ausreichenden Dicken (beispielsweise in der Größenordnung von 0,5 mm) abgelagert, um das Verziehen des Substrats zu vermeiden und eine gute Ebenheit, eine gute Parallelität und eine gute Oberflächenbeschaffenheit der Außenseiten zu bewahren. - In dem Beispiel von
3 bis6 umfasst das Verfahren gemäß der Erfindung die folgenden Schritte: - – Herstellen, auf einem Substrat
1 , einer Gesamtheit von Chips2 durch bekannte Bearbeitungsverfahren in der Weise, dass Anschlussstellen5 (von beispielsweise quadratischer Form) auf einer zugänglichen Oberfläche der Chips2 des Substrats1 gebildet werden; - – Durchführen einer
sequentiellen elektrischen Prüfung
("Test") der hergestellten
Chips
2 ; - – Durchführen einer
visuellen Kontrolle der hergestellten Chips
2 mit Hilfe von bekannten Geräten; - – Herstellen
eines Anschlusses auf dem Chip
2 , an der Stelle der Anschlussquadrate5 durch Ultraschallschmelzen der Enden der metallischen Drähte6 und Anlöten durch Flachdrücken des Endtropfens7 auf einem entsprechenden metallisierten Quadrat5 . - Dieser Schritt ist dem Verdrahten von metallischen Enden auf dem Chip, unter dem Namen "Bonded Interconnect Pin" (oder "BIP", wobei BIP ein eingetragenes Warenzeichen ist) bekannt, in dem Artikel "hext Generation Technologies", einem Auszug aus dem Werk "High performance packaging solutions", S. 10-6 bis 10-8, veröffentlicht 1991 durch die "Integrated Circuit Engineering Corporation", ISBN 1-87 77 50-10-7, beschrieben, ähnlich. Der Inhalt dieses Artikels wird als in die vorliegende Beschreibung einbezogen angesehen.
- – Auf
Länge bringen
der metallischen Drähte
6 durch Schneiden auf eine Länge von einem mm oder von mehreren mm, wobei sich die zugeschnittenen Drähte im Wesentlichen senkrecht zu den Stellen5 der Chips2 aufrecken; - – Umhüllen zumindest
der Fläche
des Substrats
1 , die die metallischen Enden bzw. Drähte6 trägt, mit einem thermostabilen Material3 von der Art eines Polyimidharzes oder Epoxidharzes; - – Feinbearbeiten
zumindest der vorerwähnten Fläche (welche
die metallischen Drähte
6 trägt) vorzugsweise durch Schleifen oder Polieren entsprechend der gewünschten Dicke des Harzes3 größer als 0,05 mm, um eine gute Ebenheit und eine gute Parallelität der Flächen zu erhalten; - – Ziehen
von Furchen
7 im Wesentlichen in V-Form in das Harz3 entlang der Schnittlinien der Chips2 , wobei die Tiefe der Furchen7 vorzugsweise kleiner als die Hälfte der Dicke des feinbearbeiteten Harzes3 ist; - – Herstellen,
auf bekannte Weise, einer Metallisierung zumindest auf der Fläche, aus
der die Enden der metallischen Drähte
6 herauskommen, durch ein bekanntes Photolithographieverfahren, um die metallischen Drähte6 an die metallisierten Anschlusskontaktflächen4 anzuschließen. - Dieser Metallisierungsschritt kann durch Aufstäuben ("sputtering"), elektrolytische Abscheidung ("electroplating") einer Metallbeschichtung, die ein oder mehrere Elemente vom Typ Kupfer (Cu), Nickel (Ni), Gold (Au) oder dergleichen enthält, mit einer Dicke, die vorzugsweise im Bereich zwischen 5 Mikrometern und 150 Mikrometern enthalten ist, ausgeführt werden.
- – Durchführen einer
sequentiellen elektrischen Prüfung
("test") der Chips
2 mit Hilfe der metallisierten Kontaktflächen4 ; - – Schneiden
entlang der Schnittlinien am Boden der Furchen
7 , sodass einzelne Chips2 erhalten werden. - Durch dieses Verfahren gemäß der Erfindung werden nach dem Metallisieren schräge Kanten
9 erhalten, die auch nach einem Befestigen des erfindungsgemäßen Chips auf einer Schaltung visuell genau untersucht werden können. - Die schrägen Kanten
9 , die zu den metallisierten Kontaktflächen4 gehören, weisen vorzugsweise eine Breite auf, die mit der Breite der ebenen Flächen8 der Kontaktflächen4 vergleichbar ist, und sind in Bezug auf diese um einen Winkel A im Bereich zwischen 30° und 60°, vorzugsweise in der Größenordnung von 45°, geneigt. - Bei bestimmten Anwendungen wird vorgesehen, den Rand
10 des Chips2 durch eine Beschichtung11 , nur in5 dargestellt, zu schützen, und zwar aus nichtleitendem und chemisch neutralem Material vom Typ Silicium oder eines ähnlichen isolierenden Harzes wie etwa Polyimid, das vorzugsweise mittels Photolithographie aufgebracht werden kann ("photoimageable") oder einfach durch Tauchen in ein Bad flüssigen Harzes, nachdem zumindest die Fläche, welche die metallisierten Kontaktflächen4 trägt, geschützt wurde. - Mit Bezug auf
7 bis9 : Ein Chip wird auf eine ähnliche Weise wie der Chip2 von4 bis5 hergestellt und umfasst Beschichtungen aus Material13 , Kontaktflächen14 , die mit Hilfe von metallischen Drähten16 , die in flachgedrückten Tropfen17 enden, mit Stellen15 verbunden sind. - Vorzugsweise ist der Flächeninhalt einer Stelle
15 größer als 1600 Quadratmikrometer (40 μm × 40 μm), und der Querschnitt eines Drahts16 ist in der Größenordnung von 400 Quadratmikrometern. - Bei dieser zweiten Ausführungsform sind die metallisierten Kontaktflächen
14 auf einem Teil der ebenen Außenflächen18 und der geneigten Außenflächen19 der einzelnen Ansätze20 aus Harz oder einem ähnlichen thermostabilen Material abgelagert. Die Ansätze20 bestehen nach einer mechanischen Feinbearbeitung oder einer photolithographischen Oberflächenbehandlung an den gewünschten Orten fort. Diese Ansätze20 weisen den Vorteil auf, dass sie die Reinigung unter der Fläche des Chips12 ermöglichen, der an eine Schaltung elektrisch angeschlossen ist, wobei er auf einem Träger befestigt ist. - Mit Bezug auf
10 : Eine Vorrichtung30 weist eine Beschichtung31 auf, die einen Wärmestrahler, beispielsweise aus Metall, bildet, der an einer integrierten Schaltung32 befestigt ist, die das Substrat bildet und mit einem thermostabilen und elektrisch isolierenden Material33 beschichtet ist. - Durch das Beschichtungsmaterial
33 verlaufen elektrisch leitende Drähte35 (beispielsweise aus Gold oder aus Aluminium) für eine Verbindung mit den metallisierten Anschlusskontaktflächen34 : Die vorerwähnten Drähte sind im Wesentlichen senkrecht zu den metallisierten Oberflächen34 . - Mit Bezug auf
11 und12 : Ein Chip135 , der ein Substrat bildet, ist mit einem Material36 von der Art eines Polyimids auf der nicht stromführenden Fläche beschichtet. - Die gegenüberliegende Fläche des Chips
135 ist durch eine Beschichtung37 hindurch mit Hilfe von elektrisch leitenden Drähten38 mit metallisierten Oberflächen39 ,40 ,41 ,42 ,43 in Verbindung. Die Drähte38 sind im Wesentlichen senkrecht zur Fläche des Chips35 und zugleich zu den metallisierten Oberflächen39 bis43 . - Auf die im Wesentlichen rechtwinkligen Oberflächen
41 wird ein passives Bauelement, das zwei einander gegenüberliegende metallisierte Enden44 aufweist, gelötet oder mittels eines elektrisch leitenden Klebstoffs geklebt. - Auf analoge Weise wird an der metallisierten Oberfläche
43 ein Anschlussstift45 , vorzugsweise aus Metall, befestigt. - Mit Bezug auf
13A und13B : Es werden Mehrschichtvorrichtungen hergestellt, die Chips46 enthalten, die auf wenigstens einem Mehrschichtträger47 an einer einzigen Fläche (13A ) oder an beiden Flächen (13B ) befestigt sind. - Der Mehrschichtträger
47 ist ein Träger bekannten Typs, beispielsweise aus Silicium (Si), aus Keramik (Dünnschichten mit einem Prozentgehalt an Aluminiumoxid (Al2O3) im Bereich zwischen 96 und 99,5%), aus Siliciumcarbid, aus Aluminiumnitrid, aus High Temperature Cofired Ceramic (HTCC), aus Low Temperature Cofired Ceramic (LTCC), aus Glas oder aus Glaskeramik mit 55 % Aluminiumoxid. - Dieser eventuell mit Anschlussansätzen
48 verbundene Träger ist wenigstens auf einer Fläche mit einem thermostabilen Material49 beschichtet. - Durch das thermostabile Material
49 verlaufen metallische Drähte50 (beispielsweise aus Gold oder aus Aluminium) für eine Verbindung mit weiteren Chips46 , Oberflächenbauelementen51 ,52 ,53 ,54 ,55 ,56 ,57 ,58 . - Die elektronischen Bauelemente
51 bis58 sind aktive oder passive Bauelemente, die vorzugsweise metallisierte Enden aufweisen, die mit den metallisierten Oberflächen59 der Außenseiten elektrisch verbunden werden können. - Vorteilhaft wird vorgesehen, ohmsche Widerstände
60 bekannten Typs (beispielsweise durch Siebdruck oder durch elektrolytische Abscheidung hergestellt) auf dem Mehrschichtträger oder zwischen zwei Schichten aufzubringen, wodurch eine größtmögliche Kompaktheit der Vorrichtungen gemäß der Erfindung und ein Querschnitt, der dem Querschnitt des Trägers47 entspricht, sichergestellt sind.
Claims (12)
- Verfahren zum Herstellen einer Halbleitervorrichtung, die wenigstens einen Chip (
2 ) enthält, der auf einer im Wesentlichen ebenen Zugangsfläche elektrische Anschlussstellen (5 ) besitzt; wobei das Verfahren die folgenden Schritte enthält: – Herstellen einer Verbindung durch Anlöten von metallischen Drähten (6 ) an die Stellen (5 ) des Chips (2 ) in einer zu der im Wesentlichen ebenen Fläche des Chips im Wesentlichen senkrechten Richtung; – Herstellen auf der Fläche einer Beschichtung aus einem elektrisch isolierenden Material (3 ) mit einer Dicke, die der elektrischen Isolation des Chips (2 ) entspricht, wobei das elektrisch isolierende Material ein thermostabiles Material mit Eigenschaften, die zu jenen von Polyimiden analog sind, und mit einer Dicke von mehr als 0,05 mm ist; – Herstellen einer Oberflächenmetallisierung auf der Beschichtung (3 ) nach einem Muster, das metallisierte Kontaktflächen (4 ,14 ,39 ,40 ,41 ,42 ,43 ) definiert, die mit den metallischen Drähten (6 ) elektrisch verbunden sind. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das elektrisch isolierende, thermostabile Material zu den Polyimiden, Polyphenylchinoxalinen, Polysiloxanen, Epoxidharzen oder dergleichen gehört.
- Verfahren nach einem der Ansprüche 1 oder 2, bei dem der Chip (
2 ) auf einem Substrat (1 ) hergestellt ist, dadurch gekennzeichnet, dass nach dem Schritt des Beschichtens mit einem elektrisch isolierenden Material und vor dem Schritt der Metallisierung am Ort der Schnittlinien der Chips (2 ) eine V-förmige Furche (S) in dem elektrisch isolierenden Material (3 ) gezogen wird. - Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Beschichtung aus elektrisch isolierendem Material (
3 ) in der Weise hergestellt wird, dass am Ort der metallischen Drähte (6 ) Ansätze (20 ) definiert werden. - Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Metallisierungsschritt aus einer Metallablagerung und aus einer Photolithographie besteht.
- Halbleitervorrichtung, die wenigstens einen Chip enthält, wobei der Chip (
2 ,12 ) mit einem elektrisch isolierenden, thermostabilen Material (3 ,13 ) beschichtet ist, wobei durch das elektrisch isolierende Material (3 ,13 ) Drähte (6 ,16 ) für eine elektrische Verbindung verlaufen, die elektrische Anschlussstellen (5 ,15 ) des Chips mit metallisierten Kontaktflächen (4 ,14 ) auf einer Fläche des Materials gegenüber dem Chip verbinden, und wobei die Drähte (6 ,16 ) sowohl zu den Stellen (5 ,15 ) als auch zu den metallisierten Kontaktflächen (4 ,14 ) im Wesentlichen senkrecht sind, dadurch gekennzeichnet, dass das elektrisch isolierende, thermostabile Material ein Material mit Eigenschaften, die zu jenen der Polyimide analog sind, und mit einer Dicke von mehr als 0,05 mm ist. - Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass das elektrisch isolierende, thermostabile Material zu den Polyimiden, Polyphenylchinoxalinen, Polysiloxanen, Epoxidharzen oder dergleichen gehört.
- Vorrichtung nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, dass sich die metallisierten Kontaktflächen (
4 ) an Orten befinden, die vorstehenden Ansätzen (20 ) auf der Fläche der Vorrichtung entsprechen. - Vorrichtung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass die metallisierten Kontaktflächen (
4 ,14 ) eine geneigte Ebene (9 ,19 ) aufweisen, die die visuelle Untersuchung erleichtert. - Vorrichtung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass der Chip (
2 ) einen Träger für die Vorrichtung bildet. - Vorrichtung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass die Vorrichtung einen Träger aufweist, der durch eine Mehrschichtschaltung (
47 ) gebildet ist, die Metallisierungen enthält, dass der Mehrschichtträger (47 ) mit wenigstens einem Chip (46 ) verbunden ist und dass der Träger zumindest auf Seiten des Chips (46 ) mit dem elektrisch isolierenden Material (49 ) beschichtet ist, das eine Dicke besitzt, die der elektrischen Isolation des Trägers (47 ) entspricht, und die Beschichtung aus einem elektrisch isolierenden Material des Chips (46 ) bildet, wobei durch das elektrisch isolierende Material (49 ) wenigstens ein metallischer Anschlussdraht (50 ) verläuft. - Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, dass die Vorrichtung wenigstens einen ohmschen Widerstand (
60 ) aufweist, der an einer Grenzfläche zwischen zwei benachbarten Schichten aufgebracht ist.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9206518A FR2691836B1 (fr) | 1992-05-27 | 1992-05-27 | Procede de fabrication d'un dispositif a semi-conducteurs comportant au moins une puce et dispositif correspondant. |
FR9206518 | 1992-05-27 | ||
PCT/FR1993/000513 WO1993024956A1 (fr) | 1992-05-27 | 1993-05-26 | Procede de fabrication d'un dispositif a semi-conducteurs comportant au moins une puce, et dispositif correspondant |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69334180D1 DE69334180D1 (de) | 2007-12-20 |
DE69334180T2 true DE69334180T2 (de) | 2008-08-28 |
Family
ID=9430251
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69334180T Expired - Lifetime DE69334180T2 (de) | 1992-05-27 | 1993-05-26 | Verfahren zur herstellung eines halbleiterbauelements mit mindestens einem chip und entsprechendes bauelement. |
Country Status (7)
Country | Link |
---|---|
US (1) | US6307261B1 (de) |
EP (1) | EP0642699B1 (de) |
JP (1) | JPH07508615A (de) |
DE (1) | DE69334180T2 (de) |
ES (1) | ES2296284T3 (de) |
FR (1) | FR2691836B1 (de) |
WO (1) | WO1993024956A1 (de) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IL106892A0 (en) * | 1993-09-02 | 1993-12-28 | Pierre Badehi | Methods and apparatus for producing integrated circuit devices |
IL108359A (en) * | 1994-01-17 | 2001-04-30 | Shellcase Ltd | Method and device for creating integrated circular devices |
US6329711B1 (en) | 1995-11-08 | 2001-12-11 | Fujitsu Limited | Semiconductor device and mounting structure |
US6376921B1 (en) | 1995-11-08 | 2002-04-23 | Fujitsu Limited | Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame |
US6072239A (en) | 1995-11-08 | 2000-06-06 | Fujitsu Limited | Device having resin package with projections |
US6159770A (en) * | 1995-11-08 | 2000-12-12 | Fujitsu Limited | Method and apparatus for fabricating semiconductor device |
US6881611B1 (en) * | 1996-07-12 | 2005-04-19 | Fujitsu Limited | Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device |
KR100357278B1 (ko) * | 1996-07-12 | 2002-10-19 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
FR2771551B1 (fr) * | 1997-11-21 | 2000-01-28 | Ela Medical Sa | Composant microelectromecanique, tel que microcapteur ou microactionneur, reportable sur un substrat de circuit hybride |
FR2772516B1 (fr) * | 1997-12-12 | 2003-07-04 | Ela Medical Sa | Circuit electronique, notamment pour un dispositif medical implantable actif tel qu'un stimulateur ou defibrillateur cardiaque, et son procede de realisation |
US7408249B2 (en) * | 1998-02-06 | 2008-08-05 | Tessera Technologies Hungary Kft. | Packaged integrated circuits and methods of producing thereof |
IL123207A0 (en) | 1998-02-06 | 1998-09-24 | Shellcase Ltd | Integrated circuit device |
FR2802706B1 (fr) * | 1999-12-15 | 2002-03-01 | 3D Plus Sa | Procede et dispositif d'interconnexion en trois dimensions de composants electroniques |
EP1162661B1 (de) * | 2000-06-06 | 2006-09-27 | STMicroelectronics S.r.l. | Elektronischer Halbleiterbaustein mit Wärmeverteiler |
FR2832136B1 (fr) * | 2001-11-09 | 2005-02-18 | 3D Plus Sa | Dispositif d'encapsulation hermetique de composant devant etre protege de toute contrainte |
FR2857157B1 (fr) * | 2003-07-01 | 2005-09-23 | 3D Plus Sa | Procede d'interconnexion de composants actif et passif et composant heterogene a faible epaisseur en resultant |
US7466012B2 (en) * | 2004-09-13 | 2008-12-16 | International Rectifier Corporation | Power semiconductor package |
FR2875672B1 (fr) * | 2004-09-21 | 2007-05-11 | 3D Plus Sa Sa | Dispositif electronique avec repartiteur de chaleur integre |
FR2884049B1 (fr) * | 2005-04-01 | 2007-06-22 | 3D Plus Sa Sa | Module electronique de faible epaisseur comprenant un empilement de boitiers electroniques a billes de connexion |
US7566853B2 (en) * | 2005-08-12 | 2009-07-28 | Tessera, Inc. | Image sensor employing a plurality of photodetector arrays and/or rear-illuminated architecture |
FR2894070B1 (fr) * | 2005-11-30 | 2008-04-11 | 3D Plus Sa Sa | Module electronique 3d |
FR2895568B1 (fr) * | 2005-12-23 | 2008-02-08 | 3D Plus Sa Sa | Procede de fabrication collective de modules electroniques 3d |
FR2905198B1 (fr) * | 2006-08-22 | 2008-10-17 | 3D Plus Sa Sa | Procede de fabrication collective de modules electroniques 3d |
DE102006048583B3 (de) * | 2006-10-13 | 2008-01-31 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Bauelement mit mehreren Kontaktflächen und ein Kontaktierungsverfahren |
US7807508B2 (en) * | 2006-10-31 | 2010-10-05 | Tessera Technologies Hungary Kft. | Wafer-level fabrication of lidded chips with electrodeposited dielectric coating |
FR2911995B1 (fr) * | 2007-01-30 | 2009-03-06 | 3D Plus Sa Sa | Procede d'interconnexion de tranches electroniques |
FR2923081B1 (fr) * | 2007-10-26 | 2009-12-11 | 3D Plus | Procede d'interconnexion verticale de modules electroniques 3d par des vias. |
FR2940521B1 (fr) | 2008-12-19 | 2011-11-11 | 3D Plus | Procede de fabrication collective de modules electroniques pour montage en surface |
FR2943176B1 (fr) | 2009-03-10 | 2011-08-05 | 3D Plus | Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57113235A (en) * | 1980-12-29 | 1982-07-14 | Nec Corp | Semiconductor device |
JPS5891649A (ja) * | 1981-11-26 | 1983-05-31 | Toshiba Corp | 半導体装置の製造方法 |
US4667219A (en) * | 1984-04-27 | 1987-05-19 | Trilogy Computer Development Partners, Ltd. | Semiconductor chip interface |
SE458537B (sv) | 1986-09-02 | 1989-04-10 | Goeranstroemberg | Anordning vid byggnader |
US5054192A (en) * | 1987-05-21 | 1991-10-08 | Cray Computer Corporation | Lead bonding of chips to circuit boards and circuit boards to circuit boards |
FR2622741A1 (fr) * | 1987-11-04 | 1989-05-05 | Nec Corp | Structure pour connexion de substrats a coefficients de dilatation thermique differents |
US4926241A (en) * | 1988-02-19 | 1990-05-15 | Microelectronics And Computer Technology Corporation | Flip substrate for chip mount |
DE69119953T2 (de) * | 1990-03-23 | 1997-01-23 | At & T Corp | Halbleiterschaltung-Leiterbahn |
US5065227A (en) * | 1990-06-04 | 1991-11-12 | International Business Machines Corporation | Integrated circuit packaging using flexible substrate |
JPH0563029A (ja) * | 1991-09-02 | 1993-03-12 | Fujitsu Ltd | 半導体素子 |
-
1992
- 1992-05-27 FR FR9206518A patent/FR2691836B1/fr not_active Expired - Lifetime
-
1993
- 1993-05-26 EP EP93913073A patent/EP0642699B1/de not_active Expired - Lifetime
- 1993-05-26 WO PCT/FR1993/000513 patent/WO1993024956A1/fr active IP Right Grant
- 1993-05-26 ES ES93913073T patent/ES2296284T3/es not_active Expired - Lifetime
- 1993-05-26 DE DE69334180T patent/DE69334180T2/de not_active Expired - Lifetime
- 1993-05-26 US US08/182,093 patent/US6307261B1/en not_active Expired - Lifetime
- 1993-05-26 JP JP6500261A patent/JPH07508615A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP0642699A1 (de) | 1995-03-15 |
FR2691836A1 (fr) | 1993-12-03 |
FR2691836B1 (fr) | 1997-04-30 |
EP0642699B1 (de) | 2007-11-07 |
ES2296284T3 (es) | 2008-04-16 |
JPH07508615A (ja) | 1995-09-21 |
DE69334180D1 (de) | 2007-12-20 |
WO1993024956A1 (fr) | 1993-12-09 |
US6307261B1 (en) | 2001-10-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69334180T2 (de) | Verfahren zur herstellung eines halbleiterbauelements mit mindestens einem chip und entsprechendes bauelement. | |
DE3888476T2 (de) | Elektrische Kontaktstellen und damit versehene Gehäuse. | |
DE69511241T2 (de) | Verfahren zur herstellung integrierter schaltungsbauelemente | |
DE19781558B4 (de) | Schaltungskomponente für ein IC-Gehäuse und Verfahren zu deren Herstellung | |
DE68927531T2 (de) | Verfahren zum Herstellen einer Leiterplatte | |
DE69915299T2 (de) | Methode um lötzinn auf eine anordnung zu übertragen und/oder die anordnung zu testen | |
DE3686457T2 (de) | Verfahren zum herstellen eines halbleiterapparates mit zwei halbleiteranordnungen. | |
DE3177304T2 (de) | Metallschichten zur Verwendung in einem Verbindungssystem für elektronische Schaltung. | |
DE69416200T2 (de) | Sondenkonstruktion | |
DE10295972B4 (de) | Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung und Verfahren zur Herstellung | |
DE4301408C2 (de) | Verfahren zur Herstellung von Halbleiterchips | |
DE102007017831B4 (de) | Halbleitermodul und ein Verfahren zur Herstellung eines Halbleitermoduls | |
DE10033977A1 (de) | Zwischenverbindungsstruktur zum Einsatz von Halbleiterchips auf Schichtträgern | |
DE19717611A1 (de) | Struktur zum Anbringen von elektronischen Komponenten und Verfahren zum Anbringen der elektronischen Komponenten | |
DE112018001784T5 (de) | Stromerfassungswiderstand | |
DE3875174T2 (de) | Verfahren zur herstellung einer verbindung zu einem kontaktstift auf einer integrierten schaltung und zugehoerige kontaktstruktur. | |
EP1030359A2 (de) | Schichtanordnung sowie Verfahren zu deren Herstellung | |
DE4201931C1 (de) | ||
DE19830158C2 (de) | Zwischenträgersubstrat mit hoher Verdrahtungsdichte für elektronische Bauelemente | |
DE102016115722A1 (de) | Vergossenes Leiterrahmengehäuse und Verfahren zu dessen Herstellung | |
DE68910327T2 (de) | Halbleiteranordnung. | |
DE212022000237U1 (de) | Leistungsmodul mit einer gemusterten gesinterten Verbindung | |
DE19651528A1 (de) | Chipanordnung und Verfahren zum Herstellen derselben | |
DE102018103169A1 (de) | Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement | |
DE3123844A1 (de) | Bauanordnung fuer halbleiterbauelemente |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition |