JPH07508615A - 少なくとも1つのチップを備える半導体装置の製造方法及び対応する装置 - Google Patents

少なくとも1つのチップを備える半導体装置の製造方法及び対応する装置

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JPH07508615A
JPH07508615A JP6500261A JP50026194A JPH07508615A JP H07508615 A JPH07508615 A JP H07508615A JP 6500261 A JP6500261 A JP 6500261A JP 50026194 A JP50026194 A JP 50026194A JP H07508615 A JPH07508615 A JP H07508615A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、少なくとも1つのチップを備えた半導体装置の製造プロセスと、それ に対応する装置に関するものである。
半導体装置の従来の製造プロセスは、3つのカテゴリーに分けることができる。
a)1つのチップと電気接続ビンとの開の金あるいはアルミニウムでできた金属 リードの溶接による連続的電気接続の通常「グイ・ボンディング」と呼ばれてい る個別プロセス。
金属リードによる電気接続を行なった後に、サポート上に配置されたチップをプ ラスチック材の中にカプセル化する。あるいはこのサポートを密閉性を得るため に補完する。
しかしながら、工業的に信頼度の高いこうしたプロセスによって得られる装置は 、大きな面積を占め、その装置に備えられているチップの10倍以上の容積を必 要とするという欠点をもっている。
b) P■l )IOFFMANN −11e+t TcchnoloH、米国 カリ71ルニア州11ounl&ia View−の論文 ”TARImple +5en111ion >adT+!nds”に包括的に記載されているような テープによる転送技術(“TAB−あるいは「テープ自動ボンディング」)によ る大量製造プロセス、定期刊行物”5olid 5tsle Teehmolo (Y”1988年6月号85〜88ページ。
この論文の内容は、本明細書に組み込まれるものとみなす。
個別プロセスよりも生産性の高いこのプロセスは、好都合なことに最終組立ての 前にチップをテストすることができる。しかし、シリコン・ウェファ−の特別処 理が必要であるとともに、大きな面積を占めるという欠点をもっている。
C)金属マイクロボール溶融によるチップと接続ビンとの間の電気接続プロセス :「フリップ・チップ」の名で知られるこのプロセスは、ケイ素の薄片の特別処 理を必要とするという欠点をもち、接続サポートとチップが異なる熱膨張率を示 している場合には、高い信頼度で実施することは難しい。また対応する溶接部の 検査は複雑で実施が難しい。
さらに、対応する製造設備も特殊なものでほとんど普及していない。つまり、こ のタイプの設備コストによって、このプロセスによって製造される半導体装置の コストが高くついてしま本発明の目的は、たとえばペースメーカのようにサイズ の縮小が最も重要な電子装置に組み込むのに適しており、容易にテストや目視検 査が可能なできるだけサイズの小さい装置を製造するために、既存の製造設備を 用いて実施するのに適した新しい製造プロセスをつくりだすことにある。
本発明は、請求の範囲第1項に定義されているような半導体装置の製造プロセス を対象としている。
本発明の他の特性によれば、 一電気的に絶縁された耐熱材による被覆段階の後、金属化段階の前に、チップの カッティング行程の場所で電気絶縁された耐熱材上にV形の溝をつくる。
一金属線の場所にパッドを定めることができるように電気的に絶縁された耐熱材 で被覆を行なう。
本発明はまた、特許請求の範囲第6項によって定義されているような半導体装置 を対象としている。
本発明の他の特性によれば、 一金属化された接点が、装置の面に突起しているパッドに対応する場所に位置す る。
一金属化された接点が、目視検査を容易にする傾斜面を備えている。
一チップが装置のサポートを形成する。
−装置のサポートは、金属化部分を備えた多層回路である。
−多層サポートは少なくとも1つのチップに接続されており、サポートは、少な くともチップ側が、サポートの電気絶縁体に対応する電気的に絶縁された耐熱材 の層で被覆されており、電気的に絶縁されたこの耐熱材を少なくとも1本の接続 用金属リードが貫通している。
一装置は2つの隣接層の間のインターフェースに付着された少なくとも1つの抵 抗器を備えている。
本発明は、添付の図を参照しながら、限定的ではなく例示的な以下の説明を読め ばよりよく理解できよう。
・第1図は、本発明によるシリコン・ウェファ−あるいは基板の概略的な上面図 である。
・第2図は、本発明によるウェファ−を第1図の矢印■の方向から見た概略的な 側面図である。
・第3図は、第1図の記号■による上面から見た拡大部分図である。
・第4図は、図のrV−IVによる横断面における概略的な部分図である。
・第5図と第6図はそれぞれ、第4図のマークVと■による概略的な拡大部分図 である。
・第7図、第8図、第9図はそれぞれ、本発明の別の実施例の第4図、第5図、 第6図に類似の概略図である。
・第10図は、本発明の第三の実施例の第4図と第7図に類似の概略的な横断面 図である。
・第11図と第12図は、本発明の第四の実施例の概略的な透視図と横断面によ る部分図である。
・第13A図と第13B図は、本発明の別の2つの実施代案の概略的な横断面図 である。
第1図と第2図を参照すると、たとえば単結晶シリコンでできた基板1の上に、 フォトリソグラフィ及び連続層のデポジツンジンの従来の技術を用いてチップ2 の集合がつくられる。
基板1には、電気的に絶縁されたできれば耐熱性材料の3を少なくとも1つの面 の上にデポジットさせる。これは、この耐熱材の表面に金属化された接点4と基 板との間の電気絶縁を行なうのに適した厚みにしたがって行なわれる。
このために使用可能な耐熱材は、ポリイミドと同類の特性をもつ材料、たとえば ポリイミド、ポリフェニールキノキサリン、ポリシロキサン、エポキシあるいは 同類の樹脂である。これらの材料はできればコーティングあるいは同等のプロセ スによってデポジットされる;次に厚みは、たとえば研磨あるいは研削によって 、0.05mm〜数mmの間の値に調整される。
できれば、基板1の厚みが小さい場合には、基板の歪みを防ぎ、表面の厳密な平 面性、平行性、良好な状態を保つために、十分な厚み(たとえばおよそ0.5m m)で基板の両面に耐熱材3をデポジットさせることが望ましい。
第3図から第6図においては、本発明によるプロセスは以下の段階を含んでいる 。
・基板1のチップ2のアクセス可能な表面に接続場所5(たとえば四角形)を確 保するように、従来の処理作業によって、基板1上にチップ2の集合を作成する 。
・つ(られたチップ2の連続的電気検査を行なう。
・従来の機器を用いて、つくられたチップ2の目視検査を行なう。
・金属リード6端部の超音波溶融及び対応する金属化された四角形ゾーン5上で 端部の滴状部7を平らにする溶接によって四角形の接続場所5でチップ2への接 続を行なう。
この段階は、“1nlsl+gled Ci+cgil EBiIleeriB  Corpo+*1ion″、r S B N 1−877750−10−7か ら1991年に刊行された書物”High pe+Io+mxnce psck BiB so1+1ions” の10−6から10−8ページから抜粋された 論文”N!xl Ge+*+*1ioIITscbo++olo(its ”に 記されている「ボンデツド相互接続ピン」 (あるいは“BIP”、BIPは登 録商標である)の名で知られるチップへの金属リードの配線と同類のものである 。この論文の内容は、本書の説明のなかに組み込まれるとみなされる。
・1mm〜数mmの長さに切ることで金属リード6を正確な長さにする。こうし て切られた金属リードはチップ2の場所5に対して厳密に垂直になるようにまっ すぐ仕上げる。
・金属リード6を備えている基板1の少なくとも1つの面をポリイミドあるいは エポキシ樹脂の類の耐熱材3で被覆する。
・面の厳密な平面性と平行性を得るように、0.05mmより大きい樹脂3の望 ましい厚みにしたがって、研削あるいは研磨によってできれば少なくとも上記の 面(金属リード6を備えた面)を研削する。
・チップ2のカッティング行程にそって樹脂3上にほぼV形に溝7をつくる。溝 7の深さはできれば研削された樹脂3の厚みの半分より小さいことが望ましい。
・電気接続用の金属化された接点4に金属リード6を接続できるように、少なく とも、従来のフォトリソグラフィ・プロセスによって金属リード6の端部が出て いる面に従来の方法で金属化を行なう。
この金属化段階は、5ミクロメートルから150ミクロメートルの望ましい厚み にしたがって、銅(Cu)、ニッケル(Ni)、金(Au)あるいは同類のタイ プの1つあるいはいくつかの元素を含む金属被覆部のスパッタ、電着によりて行 なうことができる。
・金属化接点4を用いてチップ2の連続的電気試験を行なう。
・個別のチップ2を得ることができるように、カッティング行程にしたがって底 に溝7をつくる。
本発明のプロセスによって、回路上に本発明によるチップを固定した後にも目視 検査を行なうのに適した傾斜面9が得られる。
金属化接点4の一部である傾斜面9はできれば、接点4の平面8の幅と相客れる 幅をもち、30°から60°の間の角度、できればおよそ45°でそれらの平面 に対して傾斜していることが望ましい。
特定の適用法においては、シリカ型のあるいはフォトリソグラフィによって、あ るいは単に少なくとも金属化接点4を備えている面の保護後に液体樹脂浴の中に 浸すことによってデポジットさせるのに適しているできればポリイミドのような ケイ素あるいは同類の絶縁樹脂の化学的に中性の絶縁材を、第5図にのみ示され ている被覆部11によってチップ2の断片10を保護することが考えられている 。
第7図から第9図を参照すると、チップは第4図から第5図のチップ2と同類の 方法でつくられ、材料13でできた被覆部を備えており、接点14は端部が平ら にされた滴状部17でできている金属リード16を用いて場所15に接続されて いる。
できれば、場所15の表面積は1600平方マイクロメートル(40μm×40 μm)より大きく、金属リード16の断面積はおよそ400平方マイクロメート ルとなることが望ましい。
この第二の実施例においては、金属化された接点14は、耐熱樹脂あるいは同類 の材料でできた個別パッド20の傾斜した19平らな外表面18の一部にデポジ ットされている。パッド20は、機械的な研削あるいはフォトリソグラフィによ るデポジット後も望ましい場所に残存する:これらのパッド20は、サポートに 固定されたままで電気的に回路に接続されているチップ12の面の下を洗浄でき るという利点をもっている。
箪10図を参照すると、装置30は、基板を形成し、電気的に絶縁された耐熱材 33で被覆された集積回路32に固定されている、たとえば金属でできた放熱器 を形成する被覆部31を備えている。
被覆材33には、電気接続用の金属化表面34との連結用の導電リード(たとえ ば金あるいはアルミニウム製)が貫通している:これらの導電リードは金属被覆 表面34に対してほぼ垂直となっている。
東11図と第12図を参照すると、基板を形成するチップ35は、非活性面上を ポリイミド類の材料36で被覆されている。
チップ35の反対の面は、導電リード38を用いて被覆部37を通して金属化さ れた表面39.40.41.42.43とつながっている。導電リード38は、 チップ35の面と同時に金属化された表面39から43にほぼ垂直である。
はぼ長方形の表面41には、金属化された相対する2つの端部44を備えた受動 部品が蝋付けあるいは導電接着剤で接着される。
金属化された表面43には、同類の方法で、できれば金属でできた接続ピン45 が固定される。
第13A図と第13B図を参照すると、ただ1つの面(第13A図)あるいは2 つの面(第13B図)上に、少なくとも多層サポート47に固定されたチップ4 6を備えた多層型装置がつくられる。
多層サポート47は、たとえば、シリコン(S i) 、セラミック(アルミナ (A12o3)の割合が96から99.5%の薄膜)、炭化ケイ素、窒化アルミ ニウム、高温共焼セラミック、低温共焼セラミック、ガラス、アルミナ55%の ガラス状セラミックでできた従来タイプのサポートである。
場合によっては接続用パッド48に接続されているこのサポート47は、少なく とも1つの面上で耐熱材49で被覆されている。
耐熱材49には、他のチップ46、表面部品51.52.53.54.55.5 6.57.58との連結用金属リード50(たとえば金あるいはアルミニウムで できた)が貫通している。
電子部品51から58は、できれば、外面の金属化された表面59に電気的に接 続するのに適した金属化された端部を備えた能動あるいは受動部品である。
好都合なことに、多層サポート上にあるいは2つの層の間に従来タイプ(たとえ ばシルクスクリーン印刷あるいは電着された)の抵抗器60をデポジットさせる ことが考えられている。
このことから、本発明による装置をできるだけコンパクトにし、サポート47の 断面に対応した断面積が確保される。
FIG 13A F旧、13B 国際調査報告 PCT/FR93100513PCT/FR93100513 フロントページの続き (72)発明者 パン・カンパンヌ、イブフランス国、92402・クルブポワ ・セデツクス、べ−・ペー・329、トムソンーセエスエフ・ニス・セ・ペー・ イー(番地なし) (72)発明者 ジレ、ドミニツク フランス国、92402・クルブポワ・セデックス、ベー・ペー・329、トム ソンーセエスエフ・ニス・セ・ペー・イー(番地なし)

Claims (1)

  1. 【特許請求の範囲】 1.電気接続用の場所(5)のほぼ平らなアクセス可能面に少なくとも1つのチ ップ(2)を備える半導体装置の製造方法であって、 ・チップ(2)のほぼ平らな面にほぼ垂直な方向にしたがってチップ(2)の場 所(5)に金属リード(6)を溶接によって接続する段階と、 ・チップ(2)の電気絶縁部に対応する厚みにしたがって電気絶縁材料(3)で この面を被覆する段階と、・金属リード(6)に電気的に接続された金属化接点 (4)を規定する設計に従って、この被覆部(3)上の表面を金属化する段階を 含む方法。 2.チップ(2)が基板(1)上に作成され、電気絶縁材料での被覆段階の後、 金属化段階の前に、チップ(2)の切断経路の場所において電気絶縁材料(3) 上にV字形の溝(S)を形成することを特徴とする請求の範囲第1項に記載の方 法。 3.金属リード(6)の場所にパッド(20)を規定するように電気絶縁材料( 3)で被覆することを特徴とする請求の範囲第1項または第2項に記載のプロセ ス。 4.さらに電気絶縁材料が耐熱性であることを特徴とする請求の範囲第1項から 第3項のいずれか一項に記載のプロセス。 5.金属化段階が金属デポジッション及びフォトリソグラフィであることを特徴 とする請求の範囲第1項から第4項のいずれか一項に記載のプロセス。 6.チップ(2、12)が電気的に絶縁された材料(3、13)で被覆されてお り、電気的に絶縁された材料(3、13)にはチップの場所(5、15)を金属 化接点(4、14)につなぐ電気接続リード(6、16)が横断しており、接続 リード(6、16)はそれらの場所(5、15)と同時に金属化接点(4、14 )にほぼ垂直であることを特徴とする少なくとも1つのチップを備えた半導体装 置。 7.さらに電気的に絶縁された材料が耐熱性であることを特徴とする請求の範囲 第6項に記載の装置。 8.金属化接点(4)が装置の面上に突起しているパッド(20)に対応する場 所に位置していることを特徴とする請求の範囲第6項または第7項に記載の装置 。 9.金属化接点(4、14)が目視検査を容易にする傾斜面(9、19)を備え ていることを特徴とする請求の範囲第6項から第8項のいずれか一項に記載の装 置。 10.チップ(2)が装置のためのサポートを形成することを特徴とする請求の 範囲第6項から第9項のいずれか一項に記載の装置。 11.装置が金属化部分を備えた多層回路(47)で構成されたサポートを備え ていることを特徴とする請求の範囲第6項から第9項のいずれか一項に記載の装 置。 12.多層サポート(47)は少なくとも1つのチップ(46)に接続され、サ ポートは少なくともチップ(46)の側が、サポート(47)の電気絶縁体に対 応する電気的に絶縁された材料の層(49)によって被覆されており、この電気 絶縁材(49)を結線用金属リード(50)が貫通していることを特徴とする請 求の範囲第11項に記載の装置。 13.装置が2つの隣接層の間のインターフェースに付着した少なくとも1つの 抵抗器(60)を備えていることを特徴とする請求の範囲第11項または第12 項に記載の装置。
JP6500261A 1992-05-27 1993-05-26 少なくとも1つのチップを備える半導体装置の製造方法及び対応する装置 Pending JPH07508615A (ja)

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Publication number Priority date Publication date Assignee Title
IL106892A0 (en) * 1993-09-02 1993-12-28 Pierre Badehi Methods and apparatus for producing integrated circuit devices
IL108359A (en) * 1994-01-17 2001-04-30 Shellcase Ltd Method and device for creating integrated circular devices
US6072239A (en) 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
US6159770A (en) * 1995-11-08 2000-12-12 Fujitsu Limited Method and apparatus for fabricating semiconductor device
US6376921B1 (en) 1995-11-08 2002-04-23 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
US6329711B1 (en) 1995-11-08 2001-12-11 Fujitsu Limited Semiconductor device and mounting structure
US6881611B1 (en) * 1996-07-12 2005-04-19 Fujitsu Limited Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
EP0853337B1 (en) * 1996-07-12 2004-09-29 Fujitsu Limited Method for manufacturing semiconductor device
FR2771551B1 (fr) * 1997-11-21 2000-01-28 Ela Medical Sa Composant microelectromecanique, tel que microcapteur ou microactionneur, reportable sur un substrat de circuit hybride
FR2772516B1 (fr) * 1997-12-12 2003-07-04 Ela Medical Sa Circuit electronique, notamment pour un dispositif medical implantable actif tel qu'un stimulateur ou defibrillateur cardiaque, et son procede de realisation
US7408249B2 (en) * 1998-02-06 2008-08-05 Tessera Technologies Hungary Kft. Packaged integrated circuits and methods of producing thereof
IL123207A0 (en) * 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
FR2802706B1 (fr) * 1999-12-15 2002-03-01 3D Plus Sa Procede et dispositif d'interconnexion en trois dimensions de composants electroniques
EP1162661B1 (en) * 2000-06-06 2006-09-27 STMicroelectronics S.r.l. Electronic semiconductor device having a heat spreader
FR2832136B1 (fr) * 2001-11-09 2005-02-18 3D Plus Sa Dispositif d'encapsulation hermetique de composant devant etre protege de toute contrainte
FR2857157B1 (fr) * 2003-07-01 2005-09-23 3D Plus Sa Procede d'interconnexion de composants actif et passif et composant heterogene a faible epaisseur en resultant
WO2006031886A2 (en) 2004-09-13 2006-03-23 International Rectifier Corporation Power semiconductor package
FR2875672B1 (fr) * 2004-09-21 2007-05-11 3D Plus Sa Sa Dispositif electronique avec repartiteur de chaleur integre
FR2884049B1 (fr) * 2005-04-01 2007-06-22 3D Plus Sa Sa Module electronique de faible epaisseur comprenant un empilement de boitiers electroniques a billes de connexion
US7566853B2 (en) * 2005-08-12 2009-07-28 Tessera, Inc. Image sensor employing a plurality of photodetector arrays and/or rear-illuminated architecture
FR2894070B1 (fr) * 2005-11-30 2008-04-11 3D Plus Sa Sa Module electronique 3d
FR2895568B1 (fr) * 2005-12-23 2008-02-08 3D Plus Sa Sa Procede de fabrication collective de modules electroniques 3d
FR2905198B1 (fr) * 2006-08-22 2008-10-17 3D Plus Sa Sa Procede de fabrication collective de modules electroniques 3d
DE102006048583B3 (de) * 2006-10-13 2008-01-31 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Bauelement mit mehreren Kontaktflächen und ein Kontaktierungsverfahren
US7807508B2 (en) * 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
FR2911995B1 (fr) * 2007-01-30 2009-03-06 3D Plus Sa Sa Procede d'interconnexion de tranches electroniques
FR2923081B1 (fr) * 2007-10-26 2009-12-11 3D Plus Procede d'interconnexion verticale de modules electroniques 3d par des vias.
FR2940521B1 (fr) 2008-12-19 2011-11-11 3D Plus Procede de fabrication collective de modules electroniques pour montage en surface
FR2943176B1 (fr) 2009-03-10 2011-08-05 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57113235A (en) * 1980-12-29 1982-07-14 Nec Corp Semiconductor device
JPS5891649A (ja) * 1981-11-26 1983-05-31 Toshiba Corp 半導体装置の製造方法
US4667219A (en) * 1984-04-27 1987-05-19 Trilogy Computer Development Partners, Ltd. Semiconductor chip interface
SE458537B (sv) 1986-09-02 1989-04-10 Goeranstroemberg Anordning vid byggnader
US5054192A (en) * 1987-05-21 1991-10-08 Cray Computer Corporation Lead bonding of chips to circuit boards and circuit boards to circuit boards
FR2622741A1 (fr) * 1987-11-04 1989-05-05 Nec Corp Structure pour connexion de substrats a coefficients de dilatation thermique differents
US4926241A (en) * 1988-02-19 1990-05-15 Microelectronics And Computer Technology Corporation Flip substrate for chip mount
ES2087968T3 (es) * 1990-03-23 1996-08-01 At & T Corp Interconexion de circuito integrado.
US5065227A (en) * 1990-06-04 1991-11-12 International Business Machines Corporation Integrated circuit packaging using flexible substrate
JPH0563029A (ja) * 1991-09-02 1993-03-12 Fujitsu Ltd 半導体素子

Also Published As

Publication number Publication date
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