DE69334063T2

DE69334063T2 - Steuersystem für einen Zeitschalter

Info

Publication number: DE69334063T2
Application number: DE69334063T
Authority: DE
Inventors: c/o Fujitsu Limited Hiroshi Kawasaki-shi Nakaide; c/o Fujitsu Limited Katsuhiko Kawasaki-shi Nakamoto; c/o Fujitsu Limited Kensaburo Kawasaki-shi Namba; c/o Fujitsu Limited Shinji Kawasaki-shi Hiyama; c/o Fujitsu Limited Satoshi Kawasaki-shi Takeda
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-05-13
Filing date: 1993-05-12
Publication date: 2007-04-05
Anticipated expiration: 2013-05-13
Also published as: EP0569960A3; EP0569960A2; US5430723A; JPH05316550A; EP0569960B1; DE69334063D1; JP3197607B2

Description

HINTERGRUND DER ERFINDUNG
(1) Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf ein Zeitvermittelsteuersystem gemäß dem Oberbegriff des Anspruchs 1 und insbesondere, auf ein Zeitvermittelsteuersystem bzw. Zeitschaltsteuersystem, das für die digitale Zeitmultiplexkommunikation verwendet wird, und eine Kanalverteilerfunktion aufweist, zum Austauschen bzw. Vermitteln von Zeitschlitzsignalen, die darin eingegeben werden von einer Vielzahl von Kanälen innerhalb der Kanäle gemäß einer Kanalsetzinformation. Ein Zeitvermittelsteuersystem dieser Art ist bekannt aus EP-A-0 483 458.
(2) Beschreibung des Stands der Technik
Die neuesten Übertragungssysteme und ähnliche, die angepasst sind für eine digitale Zeitmultiplexkommunikation weisen eine Kanalverteilerfunktion auf, um eine effektive Verwendung der Kanäle zu erreichen. Die Kanalverteilerfunktion bzw. Kreuzverbindungsfunktion erlaubt einer Vielzahl von Zeitschlitzsignalen, die von einer Vielzahl von Kanälen eingegeben werden, innerhalb der Kanäle für eine Ausgabe zu vermitteln, wobei ein Multipositionsumschalten sowie auch eine flexible Verwendung von Kanälen, wie zum Beispiel Versetzen von einer Anzahl von Kanälen gemäß dem Verkehr etc. verfügbar ist, was daher eine effektive Verwendung der Kanäle erlaubt. Um die Kanalverteilerfunktion zu erreichen, muss ein Zeitvermittler (TSW) bzw. Zeitvermittler als unentbehrliches Element bereitgestellt werden.
Bezugnehmend auf 1 wird die Anordnung und der Betrieb eines herkömmlichen Zeitvermittlers bzw. Zeitvermittlers (TSW) erklärt. In 1 zeigt (A) die Anordnung eines herkömmlichen Zeitvermittlers, (B) zeigt Eingangssignale an den Zeitvermittler und (C) zeigt Ausgabesignale von dem Zeitvermittler.
Ein Datenspeicher (DM) 91 wird versorgt mit Eingangssignalen In#1 bis In#n von n Kanälen. Wie in 1(B) gezeigt, sind die Eingangssignale In#1 bis In#n jeweils zusammengesetzt aus beispielsweise vier Zeitschlitzsignalen pro Zyklus, und der Datenspeicher (DM) 91 speichert sequentiell alle der vier Zeitschlitzsignale von den individuellen Kanälen gemäß der Adressierung eines DM-Schreib-Adresszählers (DMAD CNTR) 92.
Ein Steuerspeicher (CM) 93 speichert Kanalsetzinformation. Die Kanalsetzinformation wird gegeben als ein Befehl von dem Betriebssystem einer Arbeitsstation bzw. Work Station oder ähnlichem, und umfasst Adressinformation, die kennzeichnet, wie die eingegebenen Zeitschlitzsignale ausgetauscht werden sollten. Der Steuerspeicher (CM) 93 führt die Kanalsetzinformation dem Datenspeicher (DM) 91 zu, gemäß der Adressierung von einem CM-Lese-Adresszähler (CMAD CNTR) 94, und der Datenspeicher (DM) 91 liest die eingegebenen Zeitschlitzsignale aus, die darin gespeichert sind, und liefert die gleichen an m Kanäle als Ausgangssignale Out#1 bis Out#m gemäß der darin gelieferten Kanalsetzinformationen. Die Ausgangssignale Out#1 bis Out#m werden in 1(C) gezeigt. Lesen und Ausgeben der eingegebenen Zeitschlitzsignale gemäß der Kanalsetzinformation bedeutet, dass die Zeitschlitzsignale letztendlich ausgetauscht bzw. vermittelt werden. In (B) und (C) der 1 repräsentieren Nummern in den Quadraten Zeitschlitznummern, und das Symbol "-" in den Quadraten kennzeichnet, dass es kein auszugebendes Zeitschlitzsignal gibt, das heißt, ein unverbundener Zustand des betroffenen Kanals wegen der Abwesenheit der Kanaleinstellung.
In dem herkömmlichen oben beschriebenen Zeitvermittler werden alle die eingegebenen Zeitschlitzsignale sequentiell gespeichert in dem Datenspeicher (DM) 91. Daher können die gespeicherten Zeitschlitzsignale solche enthalten, die nicht tatsächlich ausgegeben werden, abhängig von der Kanaleinstellung bzw. dem Kanalsetzen, und dies bedeutet, dass ein Gebiet des Datenspeichers (DM) 91 besetzt ist durch unnötige Zeitschlitzsignale.
Dies wird mit Bezug auf 1 erklärt werden. Ein Vergleich zwischen den ausgegebenen Signalen, die in (C) gezeigt sind und den eingegebenen Signalen, die in (B) gezeigt sind, zeigt, dass fünf Zeitschlitzsignale 12, 21, 24, n3 und n4 nicht eingegeben werden und daher nutzlose Signale sind, die nicht in dem Datenspeicher (DM) 91 gespeichert werden müssen.
In dem Fall, wo ein SRAM als Datenspeicher (DM) 91 beispielsweise verwendet wird, wird eine Leistung, die im Betriebsmodus verbraucht wurde, in dem Daten gehalten werden, von der Größenordnung 10 bis 100 mW sein, wobei eine Leistung, die in einem Bereithaltemodus bzw. Standby-Modus verbraucht wird, in dem Daten nicht gehalten werden, in der Größenordnung μW ist. Daher kann, falls unbrauchbare Zeitschlitzsignale ausgeschlossen werden aus dem Datenspeicher (DM) 91, ein Leistungsverbrauch sehr stark verringert werden.
Indessen benötigt eine Zeitschlitzaustausch- bzw. Vermittelschaltung einen Speicher mit einer großen Kapazität, weil alle der eingegebenen Zeitschlitzsignale temporär gespeichert werden, bevor sie ausgetauscht werden. In dieser Hinsicht offenbart die ungeprüfte Japanische Patentveröffentlichung (KOKAI) Nr. 3-92027 eine Schaltung, in der, unter eingegebenen Zeitschlitzsignalen, nur solche gespeichert werden, die auszutauschen sind, wodurch die benötigte Speicherkapazität reduziert wird. Jedoch ist diese Schaltung nicht entworfen, um die Kanalverteilerfunktion zu erreichen, durch die Zeitschlitzsignale ausgetauscht werden unter einer Vielzahl von Kanälen; sie ist nur dazu entworfen, Zeitschlitzsignale innerhalb des gleichen Kanals auszuwechseln, um spezifischer zu sein, ist sie entworfen, um ein vorbestimmtes Zeitschlitzsignal temporär zu speichern, das ausgewählt wird unter eingegebenen Zeitschlitzsignalen und dann das gespeicherte Zeitschlitzsignal in die eingegebenen Zeitschlitzsignale einzufügen. Ferner ist die Schaltung nicht so aufgebaut, dass einige der eingegebenen Zeitschlitzsignale, die nicht tatsächlich ausgegeben werden, gehindert werden, gespeichert zu werden.
Aus den Patentzusammenfassungen von Japan, Band 10, Nr. 302 (E-445) (2358), 15. Oktober 1986, und JP-A-61166496 (NTT), 1986, ist ein Zeitvermittelmodul bekannt, wobei nur der Speicher, bestimmt durch ein Auswahlsignal, die eingehenden Zeitmultiplexdaten speichert. IEICE Transactions, Band E74, Nr. 4, April 1991, Tokyo, Seiten 909 bis 916, XP241314 Ohtomo et al.: "A 4096 Channel Time Switch LSI with Switching Address Protection" offenbart eine Zeitvermittelschaltung. Von jedem Datenspeicher wird verlangt, dass er eine Kapazität aufweist, die groß genug ist, um den vollen PCM-Rahmen zu speichern.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung wurde kreiert hinsichtlich der obigen Umstände, und eine Aufgabe derselben ist es, ein Zeitvermittelsteuersystem bereitzustellen, das erwünschte Kanaleinstellungen und eine Verringerung des Leistungsverbrauchs erlaubt.
Diese Aufgabe wird, wie in Anspruch 1 definiert, gelöst. Vorteilhafte Ausführungsformen sind in den abhängigen Ansprüchen gegeben.
Um die obige Aufgabe zu erreichen, stellt die vorliegende Erfindung, wie in 2 gezeigt, bereit, ein Zeitvermittelsteuersystem mit einer Kanalverteilerfunktion, das Eingangssignalhaltemittel 1 zum Beibehalten bzw. Halten von vorbestimmten Signalen einer Vielzahl von Zeitschlitzsignalen, die darin eingegeben werden, Identifiziermittel 2 zum Identifizieren von Zeitschlitzsignalen, die durch Kanalsetzinformation spezifiziert werden, um ausgegeben zu werden, als durch das Eingangssignalhaltemittel 1 zu haltende Zeitschlitzsignale, und Ausgeben von Identifizierungsinformation, sowie Aufrechterhaltungssteuermittel 3 zum Speichern der Identifizierungsinformation von dem Identifizierungsmittel 2 und Steuern des Eingangssignalshaltemittels 1 gemäß der gespeicherten Identifizierungsinformation, so dass nur die spezifizierten Zeitschlitzsignale durch das Eingangssignalhaltemittel 1 gehalten werden, und Austausch/Eingangsmittel zum Austauschen von Zeitschlitzsignalen, gehalten durch das Eingangssignalhaltemittel 1 gemäß der Kanalsetzinformation und Ausgeben der ausgetauschten bzw. vermittelten Signale.
Mit der oben beschriebenen Anordnung identifiziert das Identifizierungsmittel 2 Zeitschlitzsignale, die durch Kanalsetzinformation spezifiziert werden, um ausgegeben zu werden, als durch das Eingangssignalhaltemittel 1 zu haltende Zeitschlitzsignale, und gibt Identifizierungsinformation an das Aufrechterhaltungssteuermittel 3 aus. Das Aufrechterhaltungssteuermittel 3 speichert die Identifizierungsinformation von dem Identifizierungsmittel 2, liest dann die gespeicherte Identifizierungsinformation aus, und steuert das Eingangssignalhaltemittel 1 gemäß der Inhalte der Identifizierungsinformation. Es werden nämlich nur die spezifizierten Zeitschlitzsignale durch das Eingangssignalhaltemittel 1 gehalten. Das Austausch/Ausgabe-Mittel 4 tauscht die Zeitschlitzsignale aus, die in dem Eingangssignalhaltemittel 1 gespeichert werden, gemäß der Kanalsetzinformation und gibt die ausgetauschten Signale aus.
Demgemäß kann nicht nur die Kanaleinstellung wie gewünscht durchgeführt werden, aber der Leistungsverbrauch kann auch reduziert werden, weil das Eingangssignalhaltemittel 1 nicht unnötige Zeitschlitzsignale speichert.
Die obigen und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden ersichtlich aus der folgenden Beschreibung, wenn diese im Zusammenhang gesehen wird mit den begleitenden Zeichnungen, die bevorzugte Ausführungsformen der vorliegenden Erfindung mittels einem Beispiel darstellen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1(A) zeigt ein Blockdiagramm, das die Anordnung eines herkömmlichen Zeitvermittlers zeigt;
1(B) zeigt ein Diagramm, das Eingangssignale an dem Zeitvermittler zeigt;
1(C) zeigt ein Diagramm, das Ausgangssignale von dem Zeitvermittler zeigt;
2 zeigt ein Diagramm, das die Prinzipien der vorliegenden Erfindung darstellt;
3 zeigt ein Diagramm, das die grundlegende Anordnung des Zeitvermittelsteuergeräts zeigt;
4(A) zeigt ein Diagramm, das nachfolgende der Zeitschlitzsignale zeigt, die in das Zeitschlitzsteuergerät eingegeben werden;
4(B) zeigt ein Diagramm, das Kanaleinstellungen in dem Zeitvermittelsteuergerät zeigt;
4(C) zeigt ein Diagramm, das Aktiviersignale zeigt;
5(A) zeigt ein Diagramm, das eingegebenen Zeitschlitzsignale zeigt, die durch einen Datenspeicher gehalten werden;
5(B) zeigt ein Diagramm, das nachfolgende der Zeitschlitzsignale zeigt, die von dem Zeitschlitzsteuergerät ausgegeben werden;
6(A) zeigt ein Diagramm, das einen zeitbasierten Übergang von Eingangssignalen in einer ersten Ausführungsform darstellt;
6(B) zeigt ein Blockdiagramm, das die Anordnung der ersten Ausführungsform zeigt;
7 zeigt ein Blockdiagramm, das eine zweite Ausführungsform zeigt;
8(A) zeigt ein Diagramm, das einen zeitbasierten Übergang der Eingangssignale in einer dritten Ausführungsform zeigt;
8(B) zeigt ein Blockdiagramm, das die Anordnung der dritten Ausführungsform zeigt; und
9 zeigt ein Blockdiagramm, das eine vierte Ausführungsform zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Ausführungsformen der vorliegenden Erfindung werden hier im Folgenden mit Bezug auf die Zeichnungen beschrieben.
3 stellt die Grundanordnung eines Zeitvermittelsteuergeräts gemäß der vorliegenden Erfindung dar. Die Grundanordnung des Zeitvermittelsteuersystems, das in 3 gezeigt ist, wird beschrieben werden mit Bezug auch auf die Zeichnungen 4 und 5, die Zeitschlitzsignale darstellen bei verschiedenen Teilen in dem Steuergerät, Kanaleinstellung, Aktiviersignale, etc.
Ein Datenspeicher (DM) 21 wird versorgt mit Eingangssignalen In#1 bis In#n von n Kanälen. Die Eingangssignale In#1 bis In#n sind jeweils zusammengesetzt aus vier Zeitschlitzsignalen pro Zyklus, angeordnet in der Reihenfolge von a1 bis a4, wie in 4(A) gezeigt. Der Datenspeicher (DM) 21 ist verbunden mit einem DMAD-Zähler (DMAD CNTR) 22, der Adressen a1 bis a4 ausgibt, entsprechend der Reihenfolge a1 bis a4 in der erwähnten Reihenfolge.
Ein Steuerspeicher (DM) 23 speichert Kanalsetzinformation. Die Kanalsetzinformation ist als ein Befehl von dem Betriebssystem einer Arbeitsstation oder ähnlichem gegeben, und umfasst Adressinformation gemäß welche eingegebenen Zeitschlitzsignale auszutauschen sind.
4(B) stellt ein Beispiel einer Kanaleinstellung dar, die in dem Steuerspeicher (CM) 23 gespeichert ist. In der Figur werden Zeitschlitzsignale der Eingangssignale In#1 bis In#n, die auszutauschen sind, gekennzeichnet durch ihre Eingangsreihenfolge a1 bis a4 bei Adressorten b1 bis b4 der Ausgangssignale Out#1 bis Out#m. Die Adressen b1 bis b4 entsprechen den ausgegebenen Reihenfolgen der Zeitschlitzsignale. "#1,a3" in der oberen linken Ecke in der Figur kennzeichnet nämlich beispielsweise, dass das Zeitschlitzsignal 13 mit der Eingangsordnung a3 in dem Eingangssignal In#1 (siehe 4(A)) ausgegeben wird als das Zeitschlitzsignal mit der Ausgangsordnung b1 des Ausgangssignals Out#1. Ähnlich kennzeichnet "#2,a3" in der dritten Spalte von links in der höchsten Reihe, dass das Zeitschlitzsignal 23 mit der Eingangsordnung a3 in dem Eingangssignal In#2 (siehe 4(A)) ausgegeben wird als das Zeitschlitzsignal mit der Ausgangsordnung b3 des Ausgangssignals Out#1. In der Figur kennzeichnet das Symbol "-" dass der betrachtete Kanal nicht gesetzt bzw. eingestellt wird, und daher kein Zeitschlitzsignal auszugeben ist.
Es wird wieder Bezug genommen auf 3, wo der Steuerspeicher (CM) 23 verbunden ist mit einem CMAD-Zähler (CMAD CNTR) 24, der die Adressen b1 bis b4 in der erwähnten Reihenfolge ausgibt. Der Steuerspeicher (CM) 23 gibt Kanalsetzinformation aus, die in Speicherorte desselben geschrieben wurde, spezifiziert durch die Adressen, die von dem CMAD-Zähler (CMAD CNTR) 24 ausgegeben werden, an den Datenspeicher (DM) 21.
Gemäß der Eingangskanalsetzinformation liest der Datenspeicher (DM) 21 die Eingangszeitschlitzsignale aus, die in der später beschriebenen Art und Weise gespeichert sind, und gibt die gelesenen Signale als die Ausgangssignale Out#1 bis Out#m an m Kanäle aus. 5(B) stellt diese Ausgangssignale Out#1 bis Out#m dar. Durch Lesen der Eingangszeitschlitzsignale gemäß der Kanalsetzinformation werden die Zeitschlitzsignale zur gleichen Zeit vermittelt bzw. ausgetauscht.
Bezugnehmend auf 3 wird die Kanalsetzinformation in dem Steuerspeicher (CM) 23 auch an das Schreib-Aktivier-Signalerzeugungsmittel 25 zugeführt. Die Anordnung des Schreib-Aktivier-Signalerzeugungsmittels 25 wird im Detail später mit Bezug auf 6 bis 9 beschrieben werden. Kurz gesagt unterscheidet, basierend auf der Kanalsetzinformation, das Schreib-Aktivier-Signalerzeugungsmittel 25 zwischen Zeitschlitzsignalen, die auszugeben sind als die Zeitschlitzsignale der Ausgangssignale Out#1 bis Out#m und diesen, die nicht tatsächlich ausgegeben werden, unter den Eingangszeitschlitzsignalen, und gibt die Schreib-Aktivier-Signale an einen DM-Schreib-Steuerspeicher (DMC) 26 aus.
4(C) stellt Schreib-Aktivier-Signale dar, die in dem DM-Schreib-Steuerspeicher (DMC) 26 gespeichert werden, nachdem sie durch das Schreib-Aktivier-Signalerzeugungsmittel 25 erzeugt werden. Insbesondere bestimmt in dem dargestellten Beispiel das Schreib-Aktivier-Signalerzeugungsmittel 25, basierend auf der Kanalsetzinformation, gezeigt in 4(B), dass die Eingangszeitschlitzsignale 12, 21, 24, n3 und n4 nicht tatsächlich ausgegeben werden, und dass die übrigbleibenden Eingangszeitschlitzsignale 11, 13, 14, 22, 23, n1 und n2 auszugeben sind. Das Schreib-Aktivier-Signalerzeugungsmittel 25 gibt dann, als ein Schreib-Aktivier-Signal ein Signal "1" an den DM-Schreib-Steuerspeicher (DMC) 26 aus, bei jedem der Adressorte, entsprechend zu den Zeitschlitzsignalen, die nicht ausgegeben werden, und ein Signal "0" an den gleichen Speicher 26 bei jedem der Adressorte, entsprechend zu den Zeitschlitzsignalen, die auszugeben sind, wie in 4(C) gezeigt.
Wieder Bezug nehmend auf 3, gibt der DMAD-Zähler (DMAD CNTR) 22, verbunden mit dem DM-Schreib-Steuerspeicher (DMC) 26 sequenziell die Adressen a1 bis a4 an den Datenspeicher (DM) 21 und den DM-Schreib-Steuerspeicher (DMC) 26 aus. Daher gibt gemäß der Eingangsreihenfolge der Adressen der DM-Schreib-Steuerspeicher (DMC) 26 Schreib-Aktivier-Signale entsprechend den Adressen aus, und der Datenspeicher (DM) 21 speichert nur diese Zeitschlitzsignale bezüglich denen das Schreib-Aktivier-Signal "0" gesetzt wurde, unter den Eingangssignalen In#1 bis In#n entsprechend den Adressen. Wenn die Adresse a1 beispielsweise ausgegeben wird von dem DMAD-Zähler (DMAD CNTR) 22, gibt der DM-Schreib-Steuerspeicher (DMC) 26 Schreib-Aktivier-Signale "01 ... 0" aus, und daher speichert der Datenspeicher (DM) 21 darin die Zeitschlitzsignal in der Reihenfolge a1, das heißt, Zeitschlitzsignal 11 des Eingangssignals In#1 bis Zeitschlitzsignal n1 des Eingangssignals In#n.
Gleichermaßen gibt, wenn die Adresse a2 von dem DMAD-Zähler (DMAD CNTR) 22 ausgegeben wird, der DM-Schreib-Steuerspeicher (DMC) 26 Schreib-Aktivier-Signale "10 ... 0" aus, und der Datenspeicher (DM) 21 speichert darin die Zeitschlitzsignale mit der Ordnung a2, das heißt, das Zeitschlitzsignal 22 des Eingangssignal In#2 bis zum Zeitschlitzsignal n2 des Eingangssignals In#n. Wenn die Adresse a3 von dem DMAD-Zähler (DMAD CNTR) 22 ausgegeben wird, gibt der DM-Schreib-Steuerspeicher (DMC) 26 Schreib-Aktivier-Signale "00 ... 1" aus, und der Datenspeicher (DM) 21 speichert darin die Zeitschlitzsignale der Ordnung a3, das heißt, das Zeitschlitzsignal 13 des Eingangssignals In#1, das Zeitschlitzsignal 23 des Eingangssignals In#2, etc. Ferner gibt, wenn die Adresse a4 ausgegeben wird von dem DMAD-Zähler (DMAD CNTR) 22, der DM-Schreib-Steuerspeicher (DMC) 26 Schreib-Aktivier-Signale "01 ... 1" aus, und der Datenspeicher (DM) 21 speichert darin die Zeitschlitzsignale mit der Ordnung a4, das heißt, das Zeitschlitzsignal 14 des Eingangssignals In#1, etc.
Als Ergebnis werden Zeitschlitzsignale in dem Datenspeicher (DM) 21, wie in 5(A) gezeigt, gespeichert. Wie aus der Figur gesehen wird, speichert der Datenspeicher (DM) 21 nur diese Zeitschlitzsignale, die auszugeben sind. Daher kann, da der Datenspeicher (DM) 21 nur die benötigten Daten speichert, durch den Datenspeicher (DM) 21 verbrauchte Leistung reduziert werden. Die oben beschriebene Ausführungsform ist von einem sequenziellen Schreib/Zufalls-Lese-Typ und daher können erwünschte Kanaleinstellungen durchgeführt werden.
Wie schon erwähnt, liest der Datenspeicher (DM) 21 die eingegebenen Zeitschlitzsignale (5(A)) aus, die darin gespeichert sind, gemäß der Kanalsetzinformation (4(B)), die diesem von dem Steuerspeicher (CM) 23 zugeführt wird, und gibt die Lesesignale als die Ausgangssignale Out#1 bis Out#m (5(B)) an m Kanäle aus.
Die Anordnung des Schreib-Aktivier-Signalerzeugungsmittels 25 in dem Zeitvermittelsteuergerät der 3, wird nun beschrieben mit Bezug auf die 6 bis 9, die vier Ausführungsformen entsprechend darstellen. Die vier Ausführungsformen unterscheiden sich voneinander in der Form der Eingangssignale und der Anordnung des DM-Schreib-Steuerspeichers (DMC).
6 stellt eine erste Ausführungsform dar, wobei (A) einen zeitbasierten Übergang des Eingangssignals zeigt, und (B) die Anordnung der ersten Ausführungsform zeigt. In dem Fall, wo das Eingangssignal ein unbenutztes Intervall neben den Hauptsignalen auf einer Zeitgrundlage, wie in 6(A) gezeigt, enthält, wird die erste in 6(B) gezeigte Ausführungsform angewandt, wobei der DM-Schreib-Steuerspeicher (DMC) in dem unbenutzten Intervall aktualisiert wird. In 6(B) werden ähnliche Bezugszeichen verwendet, um ähnliche Elemente zu repräsentieren, die in 3 auftreten, und eine Beschreibung solcher Elemente wird weggelassen.
Ein DM-Schreib-Steuerspeicher (DMC) 51, der in 6(B) gezeigt ist, umfasst einen RAM mit einzelnem Port. Die Kanalsetzinformation, die von dem Steuerspeicher (CM) 23 ausgegeben wird, wird getrennt zugeführt an den DM-Schreib-Steuerspeicher (DMC) 51, durch einen Adressauswähler (ADDR SEL) 52 und einen Decodierer/Puffer (DEC & BUFF) 53. Die Ausgabe des DMAD-Zähler (DMAD CNTR) 22 wird zugeführt an den DM-Schreib-Steuerspeicher (DMC) 51 über den Adressauswähler (ADDR SEL) 52. Der Adressauswähler (ADDR SEL), der Decodierer/Puffer (DEC & BUFF) 53 und der DM-Schreib-Steuerspeicher (DMC) 51 werden jeweils versorgt mit einem DMC-Aktualisier-Timing-Signal. Das DMC-Aktualisier-Timing Signal wird ausgegeben in ein unbenutztes Intervall, das heißt, während einer Periode, in der kein Hauptsignal (Zeitschlitzsignal) eingegeben wird, wie in 6(A) gezeigt, und wird erzeugt durch eine Timing-Erzeuger-Schaltung (nicht gezeigt), basierend auf einem Synchronisierungssignal, extrahiert von dem Eingangshauptsignal.
Der Adressauswähler (ADDR SEL) 52 weist eine Umschaltfunktion auf, und wenn kein DMC-Aktualisier-Timing-Signal hinzugefügt wird (in dem Hauptsignalintervall), wird der Ausgabe von dem DMAD-Zähler (DMAD CNTR) 22 erlaubt, dahindurch zu dem DM-Schreib-Steuerspeicher (DMC) 51 durchgegeben zu werden. Wenn versorgt mit dem DMC-Aktualisier-Timing-Signal (in dem unbenutzten Intervall), erlaubt der Adressauswähler (ADDR SEL) 52 der Adressinformation in der Kanalsetzinformation, eingegeben von dem Steuerspeicher (CM) 23, dem DM-Schreib-Steuerspeicher (DMC) 51 zugeführt zu werden.
Der Decodierer/Puffer (DC & BUFF) 53 verbleibt funktionsunfähig, wenn kein DMC-Aktualisier-Timing-Signal zugeführt wird (in dem Hautsignalintervall). Wenn das DMC-Aktualisier-Timing-Signal zugeführt wird (in dem unbenutzten Intervall), erzeugt der Decodierer/Puffer (DC & BUFF) 53 Schreib-Aktivier-Signale, basierend auf der Kanalsetzinformation und gibt die Schreib-Aktivier-Signale an den DM-Schreib-Steuerspeicher (DMC) 51 aus.
Der DM-Schreib-Steuerspeicher (DMC) wird in einen Datenlesemodus gesetzt, wenn kein DMC-Aktualisier-Timing-Signal an ihn zugeführt wird (in dem Hauptsignalintervall) und gibt Schreib-Aktivier-Signale aus, die schon darin gespeichert sind, an den Datenspeicher (DM) 21 gemäß der Adressen, die von dem DMAD-Zähler (DMAD CNTR) 22 durch den Adressauswähler (ADDR SEL) 52 dahin zugeführt werden. Gemäß den Schreib-Aktivier-Signalen, liest der Datenspeicher (DM) 21 die eingegebenen Zeitschlitzsignale. Andererseits wird, wenn das DMC-Aktualisier-Timing-Signal zugeführt wird (in dem unbenutzten Intervall), der DM-Schreib-Steuerspeicher (DMC) 51 in einen Aktualisier-Schreib-Modus gesetzt und aktualisiert die Schreib-Aktivier-Signale, die darin gespeichert sind, gemäß der Ausgaben von dem Adressauswähler (ADDR SEL) 52 und dem Decodier/Puffer (DEC & BUFF) 53.
7 stellt eine zweite Ausführungsform dar, und auch in dieser Ausführungsform wird der DM-Schreib-Steuerspeicher (DMC) akaualisiert in einem unbenutzten Intervall des Eingangssignals. In der Figur werden ähnliche Bezugszeichen verwendet, um ähnliche Elemente zu bezeichnen, die in 6 auftreten, und eine Beschreibung derselben wird weggelassen.
In der zweiten Ausführungsform umfasst ein DM-Schreib-Steuerspeicher (DMC) 61 ein RAM mit Dual-Port und daher kann ein Adressauswähler (ADDR SEL), der in der ersten Ausführungsform verwendet wird, weggelassen werden.
Alternativ kann ein RAM mit Multi-Port verwendet werden für den DM-Schreib-Steuerspeicher (DMC) 61.
8 stellt eine dritte Ausführungsform dar, wobei (A) einen zeitbasierten Übergang des Eingangssignals zeigt, und (B) die Anordnung der dritten Ausführungsform zeigt. In dem Fall, wo das Eingangssignal zusammengesetzt ist aus Hauptsignalen alleine und keine unbenutzten Intervalle auf der Zeitbasis enthält, wie in 8(A) gezeigt, wird die in 8(B) gezeigte dritte Ausführungsform angewandt, in der der DM-Schreib-Steuerspeicher (DMC) in jedem zweiten Hautsignalintervall aktualisiert wird. Die Anordnung der dritten Ausführungsform ist teilweise ähnlich zu der der ersten Ausführungsform; deshalb werden ähnliche Bezugszeichen verwendet, um ähnliche in 6 gezeigte Elemente zu repräsentieren, und eine Beschreibung solcher Elemente wird weggelassen.
Wie dargestellt, ist der DM-Schreib-Steuerspeicher (DMC) zusammengesetzt aus parallel verbundenen DMC#A 71 und DMC#B 72, die jeweils einen RAM mit einzelnem Port umfassen. Die Ausgaben der DMC#A 71 und DMC#B 72 werden an den Datenspeicher (DM) 21 über einen DMC-Auswähler (DMC SEL) 73 zugeführt. Ein DMC-Umschaltsignal wird erzeugt, das alternativ auf AN und AUS schaltet, jedes Mal, wenn ein neues Hauptsignal auftritt und wird zugeführt an den Adressauswähler (ADDR SEL) 52, den Decodierer/Puffer (DEC & BUFF) 53, DMC#A 71, DMC#B 72 und den DMC-Auswähler (DMC SEL) 73. Das DMC-Umschaltsignal wird erzeugt durch eine Timing-Erzeuger-Schaltung (nicht gezeigt), basierend auf einem Synchronisierungssignal, das von einem Eingangshauptsignal extrahiert wird.
Wenn das DMC-Umschaltsignal AN ist (Signal mit hohem Pegel), gibt der Adressauswähler (ADDR SEL) 52 Adressen aus, die zugeführt werden von dem DMAD-Zähler (DMAD CNTR) 22 an den DMC#A 71 und gibt auch Adressinformation in der Kanalsetzinformation aus, die zugeführt wird von dem Steuerspeicher (CM) 23 an den DMC#B 72. Der Decodierer/Puffer (DEC & BUFF) 53 führt, wenn das DMC-Umschaltsignal AN ist, kein Signal an den DMC#A 71 zu, und gibt Schreib-Aktivier-Signale aus, die erhalten werden, basierend auf der Kanalsetzinformation, an den DMC#B 72. Ferner wird, wenn das DMC-Umschaltsignal AN ist, der DMC#A 71 gesetzt in den Daten-Lesemodus, wobei der DMC#B 72 in einen Aktualisier-Schreibmodus gesetzt wird. Der DMC-Auswähler (DMC SEL) 73 führt, wenn das DMC-Umschaltsignal AN ist, die Ausgabe des DMC#A 71 dem Datenspeicher (DM) 21 zu.
Andererseits arbeiten, wenn das DMC-Umschaltsignal AUS ist (Signal mit niedrigem Pegel), die individuellen Elemente auf die gleiche Art und Weise, wie oben beschrieben, außer dass der DMC#A 71 als DMC#B 72 gelesen werden sollte und umgekehrt.
Deshalb wird der DMC#A 71 in einen Daten-Lesemodus gesetzt, während das DMC-Umschaltsignal AN ist (Signal mit hohem Pegel), und gibt die Schreib-Aktivier-Signale, die schon darin gespeichert sind, an den Datenspeicher (DM) 21 aus, wobei der DMC#B 72 die Schreib-Aktualisier-Signale aktualisiert. Andererseits wird, während das DMC-Umschaltsignal AUS ist (Signal mit niedrigem Pegel), der DMC#B 72 in den Daten-Lesemodus gesetzt, und steuert den Schreibe-Betrieb der Signale, die in den Datenspeicher (DM) 21 gegeben werden, und der DMC#A 71 aktualisiert die Schreib-Aktualisier-Signale. Daher können, sogar in dem Fall, wo das Eingangssignal zusammengesetzt ist aus Hauptsignalen alleine und kein unbenutztes Intervall auf der Zeitbasis enthält, die Schreib-Aktualisier-Signale in dem DMC#A 71 und DMC#B 72 aktualisiert werden.
9 stellt eine vierte Ausführungsform dar, und auch in dieser Ausführungsform wird der DM-Schreib-Steuerspeicher (DMC) aktualisiert, ansprechend auf ein Eingangssignal, das zusammengesetzt ist aus Hauptsignalen alleine und enthält kein unbenutztes Intervall auf der Zeitbasis. Diese Anordnung der vierten Ausführungsform ist teilweise ähnlich zu der der dritten Ausführungsform, die in 8 gezeigt ist; deshalb werden ähnliche Bezugszeichen verwendet, um ähnliche, in 8 gezeigte, Elemente zu repräsentieren, und eine Beschreibung derselben wird weggelassen.
In der vierten Ausführungsform umfassen ein DMC#A 81 und ein DMC#B 82 jeweils ein RAM mit Dual-Port und demgemäß kann ein Adressauswähler (ADDR SEL), der in der dritten Ausführungsform verwendet wird, weggelassen werden.
Alternativ kann ein RAM mit Multi-Port verwendet werden für jeden der DMC#A 81 und DMC#B 82.
Obwohl in den vorhergehenden Ausführungsformen ein RAM verwendet wird für den DM-Schreib-Steuerspeicher (DMC), können alternativ Flip-Flops dafür verwendet werden.
Wie oben beschrieben, werden gemäß der vorliegenden Erfindung, in dem Datenspeicher (DM) zu speichernde Zeitschlitzsignale identifiziert, basierend auf der Kanalsetzinformation, und der Datenspeicher (DM) wird gesteuert, basierend auf den Identifizierungsdaten, auf solch eine Art und Weise, dass nur die Zeitschlitzsignale gespeichert werden, die dabei beibehalten werden sollten. Demgemäß kann nicht nur die Kanaleinstellung wie gewünscht durchgeführt werden, aber auch der Leistungsverbrauch wird reduziert, weil der Datenspeicher (DM) nicht unnötige Zeitschlitzsignale speichert.
Gewöhnlich haben Signale, die von dem Datenspeicher (DM) gehandhabt werden, eine 4-Bit-Konfiguration, die Anzahl (n) der Kanäle für die Eingangssignale In#1 bis In#n ist 16 und die Anzahl (m) der Kanäle für die Ausgangssignale Out#1 bis Out#m ist 2. In diesem Fall kann eine von dem Datenspeicher (DM) verbrauchte Leistung auf 1/8 reduziert werden. Da jedoch der DM-Schreib-Steuerspeicher (DMC) ungefähr 1/4 der Leistung verbraucht, die durch den Datenspeicher (DM) verbraucht wird, ist eine Verringerung des Leistungsverbrauchs des gesamten Systems ungefähr 5/8, was daher eine drastische Verringerung in einem Leistungsverbrauch von ungefähr 60% erlaubt. Daher kann der Verbrauch an elektrischer Leitung des gesamten Übertragungssystems reduziert werden, von beispielsweise 120W zu 50W. Das Vorhergehende wird betrachtet als die Prinzipien der vorliegenden Erfindung darstellend. Da vielerlei Modifizierungen und Veränderungen sofort dem Fachmann auffallen, ist es nicht erwünscht, die Erfindung auf den gezeigten und beschriebenen exakten Aufbau und Anwendungen zu begrenzen und demgemäß kann auf alle passenden Modifizierungen und Äquivalente zurückgegriffen werden, die innerhalb des Umfangs der Erfindung in den anhängenden Ansprüchen fallen.
Bezugszeichen in den Ansprüchen sind vorgesehen für ein besseres Verständnis und sollen den Umfang nicht begrenzen.

Claims

Ein Zeitvermittelsteuersystem, in dem ein Eingangssignalhaltemittel (1, 21) eine Vielzahl von Zeitschlitzsignalen hält, die darin durch eine Vielzahl von Kanälen eingegeben werden, und ein Austausch/Eingangsmittel (4, 21), die gehaltenen Zeitschlitzsignale unter den Kanälen gemäß einer Kanalsetzinformation austauscht, die in einem Steuerspeicher (93) gespeichert ist, und die ausgetauschten Signale ausgibt, und ein Identifiziermittel (2, 25) ist bereitgestellt zum Identifizieren von Zeitschlitzsignalen, die durch die auszugebende Kanalsetzinformation spezifiziert werden, als zu haltende Zeitschlitzsignale durch das Eingangssignalhaltemittel (1, 21) und Ausgeben von Identifizierungsinformation, und ein Aufrechterhaltungssteuermittel (3, 26) ist bereitgestellt zum Speichern der Identifizierungsinformation von dem Identifizierungsmittel (2, 25) darin, und Steuern des Eingangssignalhaltemittels (1, 21) gemäß der gespeicherten Identifizierungsinformation, so dass nur die spezifizierten Zeitschlitzsignale durch das Eingangssignalhaltemittel (1, 21) gehalten werden, gekennzeichnet durch eine Timing-Generatorschaltung zum Generieren eines aktualisierten Timing-Signals "UNUSED", 6(A), in einem unbenutzten Intervall, enthalten in dem Eingangssignal, neben Hauptsignalen, basierend auf einem Synchronisierungssignal, das von dem Eingangssignal so extrahiert wird, dass das Aufrechterhaltungssteuermittel (3, 26) darin die Identifizierungsinformation von dem Identifizierungsmittel (2, 25) während einer Periode speichert, in der kein Zeitschlitzsignal in das Eingangssignalhaltemittel (1, 21) eingegeben wird, und steuert das Eingangssignalhaltemittel (1, 21) gemäß der Identifizierungsinformation, die darin während einer Periode gespeichert ist, in der Zeitschlitzsignale an das Eingangssignalhaltemittel (1, 21) geliefert werden.
Das Zeitvermittelsteuersystem nach Anspruch 1, dadurch gekennzeichnet, dass das Aufrechterhaltungssteuermittel (3, 26) ein Einzel-Port-RAM enthält, wobei die Identifizierungsinformation von dem Identifizierungsmittel (2, 25) in dem Einzel-Port-RAM gespeichert ist.
Das Zeitvermittelsteuersystem nach Anspruch 1, dadurch gekennzeichnet, dass das Aufrechterhaltungssteuermittel (3, 26) ein Multi-Port-RAM enthält, wobei die Identifizierungsinformation von dem Identifizierungsmittel (2, 25) in dem Multi-Port-RAM gespeichert ist.
Das Zeitvermittelsteuersystem nach Anspruch 1, dadurch gekennzeichnet, dass das Aufrechterhaltungssteuermittel (3, 26) einen Flip-Flop enthält, wobei die Identifizierungsinformation von dem Identifizierungsmittel (2, 25) in dem Flip-Flop gespeichert ist.