DE69331404T2

DE69331404T2 - Hochintegriertes IC

Info

Publication number: DE69331404T2
Application number: DE69331404T
Authority: DE
Inventors: Masahiko Shoda
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-03-19
Filing date: 1993-03-11
Publication date: 2002-08-29
Anticipated expiration: 2013-03-12
Also published as: EP0565866A2; EP0565866A3; KR970011582B1; DE69331404D1; KR930020652A; US5341380A; EP0565866B1

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft allgemein eine hochintegrierte Schaltungsvorrichtung (im folgenden als LSI bezeichnet). Genauer ausgedrückt, betrifft die Erfindung eine LSI, die eine Seriellbusfunktion zum externen Durchführen von Einstellung und Änderung interner Funktionen durch einen Seriellbus und eine Begrenzungsabtastfunktion zum Durchführen von Überprüfung der Verdrahtung nach Installierung auf einer Schaltungskarte umfasst.
Zum externen Einstellen und Ändern interner Funktionen der LSI ist ein Verfahren zum Variieren eines eingestellten Werts eines internen Koeffizienten oder dergleichen durch die Seriellbusfunktion vorgeschlagen worden, wie es in der japanischen nichtgeprüften Patentveröffentlichung Nr. 1-205647 offenbart ist. Zum Beispiel ist es im Fall der LSI für Steuerung erforderlich, extern einen Koeffizienten eines internen Multiplikators einzustellen oder eine Verzögerungsgröße zum Ändern der Funktion eines Schaltsystems, in dem die LSI installiert ist, zu variieren. In einem solchen Fall wird die oben genannte Seriellbusfunktion verwendet.
Andererseits sind LSIs erhältlich, die die Begrenzungsabtastfunktion wie durch IEEE 1149.1 standardisiert enthalten. Solche LSIs erlauben Identifizierung eines fehlerhaften Teils durch Überprüfen eines Lötfehlers, Musterfehlers, Funktionen der LSI an sich durch die Begrenzungsabtastfunktion nach Installierung auf der Schaltungskarte.
Fig. 7 ist ein schematisches Blockdiagramm der LSI mit der Seriellbusfunktion. Ein Seriell/Parallelwandler 101 konvertiert ein extern als ein interner Koeffizient eingegebenes Serielldatum (SID) 109 in ein Paralleldatum 110. Das Paralleldatum wird zu einer Eingabe für eine Anzahl von Registern 106 und 107. Ein Registerwähler 105 erzeugt ein Auswahlsteuersignal 116 und 117 zum Bestimmen des Registers zum Speichern des Paralleldatums 110. Das in einem der Register 106 und 107 gespeicherte Datum (interner Koeffizient) 118 wird in einem LSI-Funktionsblock 1 eingestellt.
Ein Adressdecoder 102 bewertet, ob eine Hauptadresse die Adresse der LSI an sich ist, wenn das Paralleldatum 110 ein Hauptadresssignal ist. Wenn die Adresse die Adresse der LSI an sich ist, wird ein Entsprechungssignal 111 aktiv und wird an einen Zustandkontroller 103 ausgegeben. Der Zustandskontroller 103 verwendet das Entsprechungssignal 111 und ein Busbetriebssignal (SIB) 112 und ein Taktsignal (SIK) 113 als Eingaben und erzeugt ein Freigabesignal 115 zum Freigeben des Registerwählers 105 synchron mit den Taktsignal 113, wenn sowohl das Entsprechungssignal 111 als auch das Busbetriebssignal 112 aktiv sind.
Ein Subadressdecoder 104 erzeugt ein Auswahlsignal zum Auswählen eines einer Mehrzahl von Registern 106 und 107 durch Überprüfen einer Subadresse, wenn das Paralleldatum 110 ein Subadresssignal ist, und gibt das Subadresssignal an den Registerwähler 105 aus. Der Registerwähler 105 erzeugt das oben genannte Auswahlsteuersignal 116 und 117 auf der Grundlage des Auswahlsignals 114 und des Freigabesignals 115.
Fig. 8 zeigt ein Zeitablaufdiagramm, das einen Betrieb der Seriellbusfunktion zeigt. Es soll festgestellt werden, dass das rechte Seitenende jedes Signals über der gestrichelten Linie an dem linken Seitenende des entsprechenden Signals fortgesetzt ist.
Wenn zu Beginn das Busbetriebssignal 112 auf niedrigen Pegel geschaltet wird, initiiert die Seriellbusfunktion den Betrieb. Das Serielldatum 109, das synchron mit dem Taktsignal 113 ist, wird durch den Seriell/Parallelwandler 101 in das Paralleldatum 110 umgewandelt. Das Paralleldatum 110 für Hauptadressen A7 ~ A0, wie in Fig. 8 dargestellt, wird dahingehend durch den Adressdecoder überprüft, ob es die Adresse der LSI an sich ist oder nicht. Wenn die Adresse die der LSI an sich ist, wird das Entsprechungssignal 111 aktiv. Dann erkennt der Zustandskontroller 103, dass das Eingangssignal bezüglich des anschließend an die Hauptadresse A7 ~ A0 eingegebenen Datums 109 für seine eigenen Daten ist, um das Freigabesignal 115 zum Freigeben des Registerwählers 105 zu aktivieren.
In dem Subadressdecoder 104 wird eine Überprüfung für die anschließend zugeführten Signale durchgeführt, so wie Subadresse und dergleichen, als Eingangssignal bezüglich des Datums 109 {R/W (zeigt die Eingaberichtung an), C0 ~ C1 (Chipauswahl), S4 SO (Subadresse) von Fig. 8} zum Erzeugen des Auswahlsignals 114, das eines der Register 106 und 107 auswählt. Basierend auf dem durch die Subadresse bezeichneten Signal erzeugt der Registerwähler 105 das Auswahlsteuersignal 116, 117 zum Auswählen des Registers. Zu diesem Zeitpunkt werden die Serielldaten D7 - DO bezüglich des Datums 109 in dem ausgewählten Register durch Seriell/Parallelkonversion gespeichert und auf diese Weise wird der Betrieb des LSI-Funktionsblocks durch das Datum (Bezeichnungssignal) 118 bezeichnet.
Zum Realisieren einer solchen Seriellbusfunktion wird es notwendig, wenigstens drei Anschlüsse bereitzustellen, d. h. einen Dateneingang 109, einen Busbetriebseingang 112 und einen Takteingang 113, wie in Fig. 7 gezeigt ist.
Als nächstes soll die LSI mit der Begrenzungsabtastfunktion schematisch in Fig. 9 illustriert werden. Ein TAP-(Test Access Port; Testzugangstor) -Kontroller 201 erzeugt verschiedene Signale 215, 216, 224 und 225 zum Steuern der Begrenzungsabtastfunktion abhängig von dem Zustand eines Testmodussignals (TMS) 213, das synchron mit einem Testtakt 214 variiert.
Ein Testdatum (TDI) 212 wird als ein Serielldatum eingegeben und als eine Testdatenausgabe (TDO) 227 basierend auf Betriebsbedingungen ausgegeben, die durch den TAP- Kontroller 201 über die folgenden drei Wege bezeichnet werden. Der erste Weg ist ein Weg, der durch Eingangs/Ausgangszellen 207, 208, die zwischen dem LSI-Funktionsblock 1 und Signaleingang/Ausgang vorgesehen sind, und Seriellleitungen 219, 222, 226 zu dem Testdatenausgang 227 gebildet wird. Der zweite Weg ist ein Weg, der durch eine Umgehung 205 und Seriellleitungen 220, 222, 226 zu dem Testdatenausgang 227 gebildet wird.
Der dritte Weg ist ein Weg, der durch ein Anweisungsregister 202 und Seriellleitungen 223, 226 zu dem Testdatenausgang 227 gebildet wird.
Multiplexer 209 und 210 sind ausgelegt, um diese drei Wege abhängig von Steuersignalen 221 und 224 auszuwählen. Ein Puffer 211 ist ausgelegt, um die Ausgabe 226 des Multiplexers 210 zu dem Testdatenausgang 227 abhängig von einem Steuersignal 225 zu leiten.
Es soll festgestellt werden, dass ein Anweisungsdecoder 203 eine Anweisung 217 aus dem Anweisungsregister 206 decodiert, um ein Steuersignal 218 für einen Begrenzungsregisterteil 204 und ein Steuersignal 221 für den Multiplexer 209 zu erzeugen. Widerstände 228 und 229 ziehen die Testsignaleingabe 212 bzw. das Testmodussignal 213 hoch.
Der Betrieb der Begrenzungsabtastfunktion ist in Fig. 10 in einer Form eines Betriebszeitablaufdiagrams dargestellt. In Fig. 10 werden die rechten Seitenenden des jeweiligen über der gestrichelten Linie gezeigten Signals an den linken Seitenenden der entsprechenden unter der gestrichelten Linie dargestellten Signale fortgesetzt.
Ein Datum IR der Testdateneingabe 212 wird dem Anweisungsregister 202 synchron mit dem Taktsignal 214 zugeführt. Zu diesem Zeitpunkt erzeugt der TAP-Kontroller 201 ein Anweisungsregister-Steuersignal 216 zum Steuern der Einschreibung des Anweisungssatzes durch das Datum IR in das Anweisungsregister 202. Die in das Anweisungsregister 202 eingeschriebene Anweisung 217 wird an den Anweisungsdecoder 203 ausgegeben. Der Anweisungsdecoder 203 gibt das Steuersignal 218 an den Begrenzungsregisterteil 204 entsprechend einem Zeitsignal 215 von dem TAP-Kontroller 201 aus.
Nach Abschluss der Anweisung wird das Datum DR bezüglich der Testdateneingabe 212 nacheinander zu der Eingangszelle 207 und der Ausgangszelle 208 verschoben. Zu diesem Zeitpunkt wird der Arbeitsgang zum Ausgeben bezeichneter Daten durch die Ausgangsanschlüsse der Eingangs/Ausgangszellen 207 und 208 und Auslesen von Pegeln von mit den Ausgangsanschlüssen verbundenen Eingangsanschlüssen wiederholt. Hierdurch können Lötfehler, Musterbruch und dergleichen auf der Schaltungskarte überprüft werden.
Die Multiplexer 209 und 210 werden durch die Auswahlsignale 221 und 224 als die Ausgaben des Anweisungsdecoders 203 und des TAP-Kontrollers 201 ausgewählt. Der Puffer 211 bestimmt, ob der Testdatenausgang 227 basierend auf dem Freigabesignal 225 des TAP-Kontrollers 201 aktiviert wird.
Die wichtigen Funktionen dieser Begrenzungsabtastfunktion sind diejenigen in den Eingangs/Ausgangszellen 207 und 208. Die Eingangs/Ausgangszellen 207 und 208 sind zwischen dem LSI-Funktionsblock 1 und Eingangs/Ausgangsstiften (nicht gezeigt) vorgesehen und liefern Funktionen zum Steuern von Ausgabedaten und Durchmusterung von Eingabedaten zum Detektieren von Lötfehlern, Musterbruch auf der Schaltungskarte.
Zum Realisieren dieser Begrenzungsabtastfunktion werden ferner wenigstens vier Anschlüsse benötigt, d. h. der Testdateneingang 212, das Testmodusauswahlsignal 213, das Testtaktsignal 216 und der Testdatenausgang 227. Außerdem kann, obwohl dies nicht in Fig. 9 gezeigt ist, sogar ein Testrückstellanschluss verwendet werden.
Die oben genannten beiden Funktionen sind nützlich und voneinander unabhängig. In der Zukunft werden LSIs mit diesen beiden Funktionen vermehrt werden. Andererseits werden für die die Seriellbusfunktion enthaltende LSI wenigstens drei Anschlüsse und für die die Begrenzungsabtastfunktion enthaltende LSI wenigstens vier, aber möglicherweise fünf Anschlüsse benötigt. Wenn ferner beide Funktionen in einer LSI enthalten sein sollen, ist der zusätzliche Einschluss von wenigstens sieben, möglicherweise acht Anschlüssen erforderlich. Dies führt zu einer Erweiterung der Größe der LSI-Packung. Weiter ist es möglich, inhärent die Notwendigkeit einer Entfernung nützlicher Anschlüsse zum Installieren der zusätzlichen Anschlüsse zu verursachen. Außerdem wird es erforderlich, das Verdrahtungsmuster angepasst an die zusätzlichen Anschlüsse vorzusehen, was Schwierigkeiten beim Entwurf des Layout verursachen wird.
EP-A-0 l 11053 beschreibt pegelempfindliche Abtastdesignstränge auf einem integrierten Schaltungschip, die für mehrere Funktionen zum Liefern von Steuerparametern an logische Blöcke auf dem Chip und zum Liefern von Rekonfigurationsmitteilungen an die Rekonfigurationslogik auf dem Chip, zusätzlich zu einer normalen Funktion zum Übertragen von Testdaten an verschiedene Teile der Chips verwendet werden.
Aus EP-A-0230219 ist ein Mikroprozessor mit einem Eingang bekannt.
Weder EP-A-0111053 noch EP-A-0230219 enthält einen Begrenzungsabtastfunktionsblock oder einen Seriellbusfunktionsblock.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, eine hochintegrierte Schaltungsvorrichtung zu schaffen, die die Anzahl zusätzlicher Anschlüsse verringern kann, welche in Verbindung mit dem Einschluss einer Seriellbusfunktion und einer Begrenzungsabtastfunktion benötigt werden.
Diese Aufgabe wird durch hochintegrierte Schaltungen gelöst, wie sie in den Ansprüchen 1 und 3 definiert sind. Weitere Entwicklungen der Erfindung sind in den abhängigen Ansprüchen definiert.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird deutlicher aus der folgenden ausführlichen Beschreibung und aus den beigefügten Zeichnungen der bevorzugten Ausführungsform der Erfindung verstanden werden, die jedoch nicht als begrenzend für die Erfindung aufgefasst werden sollten, sondern nur zur Erklärung und Verständnis vorgesehen sind.

In den Zeichnungen ist:

Fig. 1 ein Blockdiagramm einer Ausführungsform einer hochintegrierten Schaltungsvorrichtung gemäß der vorliegenden Erfindung;
Fig. 2 eine diagrammartige Darstellung, die Eingangs- und Ausgangssignale eines TAP- Kontrollers 201 in einem Begrenzungsabtastfunktionsblock zeigt, welcher in einer Ausführungsform der hochintegrierten Schaltungsvorrichtung von Fig. 1 Verwendung findet;
Fig. 3 eine Schaltbild, dass einen Teil der bevorzugten Konstruktion eines Seriellbusfunktionsblocks zeigt, welcher in einer Ausführungsform der hochintegrierten Schaltungsvorrichtung von Fig. 1 Verwendung findet;
Fig. 4 ein Zeitablaufdiagramm, das den Betrieb einer Ausführungsform der hochintegrierten Schaltung der Erfindung zeigt;
Fig. 5 ein Blockdiagramm, das eine Anwendung der bevorzugten Ausführungsform der hochintegrierten Schaltung der Erfindung zeigt;
Fig. 6 ein Blockdiagramm, das die zweite Ausführungsform der hochintegrierten Schaltung der Erfindung zeigt;
Fig. 7 ein Blockdiagramm, das die Konstruktion des Seriellbusfunktionsblocks zeigt;
Fig. 8 ein Zeitablaufdiagramm, das den Betrieb des Seriellbusfunktionsblocks von Fig. 7 zeigt;
Fig. 9 ein Blockdiagramm, das die Konstruktion des Begrenzungsabtastfunktionsblocks zeigt; und
Fig. 10 ein Zeitablaufdiagramm, das den Betrieb des Begrenzungsabtastfunktionsblocks von Fig. 9 zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Die bevorzugten Ausführungsformen der vorliegenden Erfindung sollen im folgenden unter Bezugnahme auf die beigefügten Zeichnungen, insbesondere Fig. 1 6, erörtert werden.
Fig. 1 ist ein Blockdiagramm, das die erste Ausführungsform einer hochintegrierten Schaltungsvorrichtung (LSI) gemäß der Erfindung zeigt. Die LSI besteht aus einem LSI- Funktionsblock 1 mit einer originalen LSI-Schaltungsfunktion, einem Begrenzungsabtastfunktionsblock 2 und einen Seriellbusfunktionsblock 3. Diese drei Blöcke sind integriert. Ein Eingangssignal 4 und ein Ausgangssignal 5 werden für den LSI-Funktionsblock 1 geliefert.
Der Begrenzungsabtastfunktionsblock 2 weist die gleiche Konstruktion wie die in Fig. 9 dargestellte auf und hat eine Begrenzungsabtastfunktion standardisiert durch die Vorschriften von IEEE 1149.1, zur Identifizierung eines fehlerhaften Teils durch Überprüfung von Lötfehlern, Musterbruch, fehlerhafter Installierung. Der Begrenzungsabtastfunktionsblock 2 steuert Eingangs/Ausgangszellen in dem LSI-Funktionsblock 1 mit einem Zellenausgangssignal 12 als einer Ausgabe an die Eingangs/Ausgangszellen und einem Zelleneingangssignal 13 als einer Eingabe von den Eingangs/Ausgangszellen. Wie in Fig. 3 gezeigt, umfasst der Seriellbusfunktionsblock 3 andererseits D-Flip-Flops (D-FF) 119 und Wechselrichter 120 und 121 zusätzlich zu der oben aufgeführten, in Fig. 7 dargestellten Konstruktion und ist mit einer Funktion zum Einstellen und Ändern eines Koeffizienten für eine Arithmetikschaltung in dem LSI-Funktionsblock, Filterkoeffizienten und dergleichen durch ein Steuersignal 14 versehen.
In der vorliegenden Erfindung wird ein Taktanschluss 8 (entsprechend dem Taktanschluss 113 in Fig. 7 und dem Testtaktanschluss 214 in Fig. 9) gemeinsam für beide Blöcke 2 und 3 zum Empfangen eines Taktsignals verwendet. Ferner wird ein Datenanschluss 7 (entsprechend dem Serielldatenanschluss 109 in Fig. 7 und dem Testdateneingangsanschluss 212 in Fig. 9) gemeinsam für beide Blöcke 2 und 3 zum Empfangen von Datensignalen verwendet. Außerdem wird ein Steueranschluss 6 (entsprechend dem Busbetriebsanschluss 112 von Fig. 7 und dem Testmodusauswahlanschluss 213 von Fig. 9) gemeinsam für beide Takte 2 und 3 zum Empfangen von Steuersignalen als Betriebsbezeichnungssignale verwendet.
Der Steueranschluss 6 wird durch einen Pull-up-Widerstand 31 hochgezogen, dient als ein Testmodusauswahlanschluss 10 (entsprechend TMS 213 von Fig. 9) des Begrenzungsabtastfunktionsblocks 2 über ein ODER-Gatter 33 und ist direkt mit dem Busbetriebsanschluss (entsprechend SIB 112 von Fig. 7) des Seriellbusblocks 3 verbunden. Der durch den Pull-up-Widerstand 32 hochgezogene Datenanschluss 7 dient als ein Testmoduseingangsanschluss (entsprechend dem TDI 212 von Fig. 9) für den Begrenzungsabtastfunktionsblock 2 und dient auch als Serielldatenanschluss (entsprechend SID 109 von Fig. 7) für den Seriellbusfunktionsblock 3. Der Taktanschluss 8 dient als ein Testtaktanschluss (entsprechend dem TCK 214 von Fig. 9) für den Begrenzungsabtastfunktionsblock 2 und dient als ein Taktanschluss (entsprechend SIK 113 von Fig. 7) für den Seriellbusfunktionsblock 3.
Ein Begrenzungsabtastfunktionsblock-Freigabesignal 9 wird in dem Seriellbusblock 3 erzeugt, das einem ODER-Gatter 33 als eine Eingabe zugeführt wird. Andererseits wird ein Seriellbusblock-Deaktivierungssignal 15 in dem Begrenzungsabtastfunktionsblock 2 erzeugt und in den Seriellbusfunktionsblock 3 eingegeben. Als das Seriellbus-Deaktivierungssignal 15 wird ein Rückstellsignal 15 verwendet, das als eines einer Steuersignalgruppe 216 durch den TAP-Kontroller 201 (der gleiche wie der TAP-Kontroller 201 von Fig. 9) erzeugt wird.
Der Inhalt der Steuersignalgruppe 216 des TAP-(Test Access Port; Testzugangstor)-Kontrollers 201 ist in IEEE 1149.1 definiert und in Fig. 2 dargestellt. Von diesen wird das Rückstellsignal 15 ausgelegt, um vom HOHEN Pegel auf NIEDRIGEN Pegel geschaltet zu werden, während das Testmodusauswahlsignal (TMS) 6 für die fünf Testtakten TCK 8 (214) entsprechende Zeitspanne auf HOHEM Pegel gehalten wird, und wodurch der Zustand des Begrenzungsabtastfunktionsblocks 2 von dem freigegebenen Zustand zum Rückstellzustand umgeschaltet wird. Dieses Rückstellsignal wird auch als das Seriellbusfunktionsblock-Deaktivierungs- (SB-Deaktivierungs-) Signal 15 verwendet.
Fig. 3 zeigt ein Blockdiagramm, das den zusätzlichen Teil des Seriellbusfunktionsblocks 3 zeigt, welcher der Schaltung von Fig. 7 hinzugefügt ist. Das SB-Deaktivierungssignal 15 von dem Begrenzungsabtästfunktionsblock 2 dient als ein Decodierungsunterbindungssignal für einen Adressdecoder 102 über einen Wechselrichter 120. Ferner dient das SB-Deaktivierungssignal 15 als eine Dateneingabe für den D-FF 119. Der Adressdecoder 102 schaltet eine Decodierausgabe 122 auf HOHEN Pegel, wenn eine spezielle Adresse, so wie (000000000) einer Paralleladresse 110 eines Seriell/Parallelwandlers 101 vorliegt, und führt die Decodierausgabe HOHEN Pegels dem Rückstelleingang des D-FF 119 über einen Wechselrichter 121 zu. Der Q-Ausgang dieses D-FF 119 wird zum Eingang für das ODER-Gatter 22 von Fig. 1 als das Begrenzungsabtastfunktionsblock-Freigabesteuersignal (BS-Steuersignal). Es soll festgestellt werden, dass der Takt 214 (8) an den Takteingang des D-FF 119 angelegt wird.
Fig. 4 ist ein Zeitablaufdiagramm, das den Betrieb der Schaltung der Fig. 1-3 zeigt. Nach Einschalten der Stromversorgung, wird der Takt an den Taktanschluss 8 angelegt. Sowohl der Datenanschluss 7 als auch der Steueranschluss 6 werden auf den HOHEN Pegel gesteuert. Wenn die abgelaufene Zeitspanne zum Halten des Steueranschlusses 6 auf dem HOHEN Pegel eine entsprechende Zeitspanne von fünf Takten erreicht, nimmt das Rückstellsignal 15 des TAP-Kontrollers 201 im Begrenzungsabtastfunktionsblock 2 den NIEDRIGEN Pegel an. Zu diesem Zeitpunkt wird der Begrenzungsabtastfunktionsblock 2 zurückgestellt und fällt in den gesperrten Zustand. Da dieses Rückstellsignal auch als das SB-Deaktivierungssignal 15 verwendet wird, wird der Adressdecoder 102 über den Wechselrichter 120 wie in Fig. 3 freigegeben und schaltet den Dateneingang des D-FF 119 von Eingabe auf HOHEM Pegel auf Ausgabe auf HOHEM Pegel am Q-Ausgang 9. Dann wird der HOHE Pegel an dem Q-Ausgang 9 ausgegeben. Deshalb nimmt das Begrenzungsabtastfunktionsblock-Freigabesteuersignal (BS-Steuersignal) 9 den HOHEN Pegel an, so dass anschließende Variation des Testmodusauswahlsignals 6 nicht zu dem Begrenzungsabtastfunktionsblock 2 über das ODER-Gatter 33 übertragen werden wird.
Nach einer der Länge von fünf Taktsignalen entsprechenden Zeitspanne von der Stromeinschaltung wird nämlich der Begrenzungsabtastfunktionsblock 2 zurückgestellt und daher in dem gesperrten Zustand gehalten, und umgekehrt befindet sich der Seriellbusfunktionsblock 3 im freigegebenen Zustand. Dieser Zustand ist zum Zeitpunkt to in Fig. 4 gezeigt.
Wenn in diesem Zustand das Datensignal am Datenanschluss 7 (000000000) wird, wird das Datensignal durch den Adressdecoder 102 im freigegebenen Zustand detektiert. Dann gibt der Adressdecoder 102 eine Decoderausgabe 122 mit HOHEM Pegel aus, um den D- FF 119 zurückzustellen. Hierdurch nimmt das Begrenzungsabtastfunktionsblock-Freigabesteuersignal (BS-Steuersignal) den NIEDRIGEN Pegel (Zeitpunkt t&sub1;) an, um Eingabe des Testmodusauswahlsignals (TMS) 6 in den Begrenzungsabtastfunktionsblock 2 über das ODER-Gatter 33 zuzulassen. In Verbindung hiermit schaltet der TAP-Kontroller 201 (Fig. 2) das jeweilige Signal 15 vom NIEDRIGEN Pegel auf den HOHEN Pegel beim Abtasten des niedrigen Pegels des Testmodusauswahlsignals (10) an der Vorderkante des Testtakts TCK 8 (Zeitpunt t&sub2;) zum Freigeben des Begrenzungsabtastfunktionsblocks 2 und Deaktivieren (Sperren) des Seriellbusfunktionsblocks 3.
Deshalb initiiert nach dem Zeitpunkt t&sub2; der Begrenzungsabtastfunktionsblock den Betrieb gemäß der Eingabe des Testmodusauswahlsignals (TMS) 6, um die Funktion des Begrenzungsabtastfunktionsblocks 2 auszuführen, so wie Anlegen der Testdaten von dem Testdateneingang (TDI) 7 und Ausgeben der Daten aus dem Testdatenausgang (TDO) 11.
Als nächstes wird, wenn das Testmodusauswahlsignal 6 (10) für eine wenigstens fünf Taktperioden entsprechende Zeitspanne auf HOHEM Pegel gehalten wird, das Rückstellsignal 15 des TAP-Kontrollers 201 vom HOHEN Pegel auf den NIEDRIGEN Pegel (Zeitpunkt t&sub3;) geschaltet, um den Begrenzungsabtastfunktionsblock 2 durch Rückstellung zu sperren. Da dieses Rückstellsignal als SB-Deaktivierungssignal 15 dient, wird der Adressdecoder 102 durch den Wechselrichter 120 in Fig. 3 freigegeben und der Dateneingang des D-FF 119 nimmt den HOHEN Pegel an, um den Pegel des Q-Ausgangs desselben HOCH zu gestalten. Dementsprechend nimmt das Begrenzungsabtastfunktions-Freigabesteuersignal (BS-Steuersignal) den HOHEN Pegel an (Zeitpunkt tt), so dass die anschließende Variation des Testmodusauswahlsignals 6 nicht zu dem Begrenzungsabtastfunktionsblock 2 über das ODER-Gatter 33 übertragen wird. Nach dem Zeitpunkt t&sub4; wird der Begrenzungsabtastfunktionsblock 2 nämlich durch Rückstellung im gesperrten Zustand gehalten, und der Seriellbusfunktionsblock 3 wird im freigegebenen Zustand gehalten, um die Seriellbusfunktion auszuführen.
Fig. 5 zeigt ein Beispiel einer Schaltung als Anwendung der bevorzugten Ausführungsform der LSI gemäß der Erfindung. In dem gezeigten Beispiel werden zwei LSIs (dargestellt durch 18A und 18B) durch einen Kontroller 19 gesteuert. Zu Fig. 1 gleiche Bezugsziffern werden die gleichen Elemente darstellen. In Fig. 5 erzeugt der Seriellbus/Begrenzungsabtast-Kontroller 19 eine Testdatenausgabe (TDO) 24 und ein Serielldatum (SID) 23, um sie als zwei Eingaben für ein zwei Eingänge aufweisendes UND-Gatter 35A anzulegen und um das Serielldatum (SID) 23 als eine Eingabe eines zwei Eingänge aufweisenden UND- Gatters 35B anzulegen. Jeweilige Ausgänge 7A und 7B der UND-Gatter 35A und 35B sind an Datenanschlüsse SID (TDI) der LSIs 18A und 18B angeschlossen. Ferner erzeugt der Kontroller 19 das Busbetriebssignal (SIB)/ Testmodusauswahlsignal (TMS), um sie an jeweiligen Steueranschlüsse 6A und 6B der LSIs 18A und 18B anzulegen. Der Kontroller 19 erzeugt weiter den Takt (SIK)/ Testtakt (TCK) zum Anlegen an jeweilige Taktanschlüsse 8A und 8B der LSIs 18A und 18B.
Der Testdatenausgang (TDO) 11A der LSI 18A dient als ein anderer Eingang des UND- Gatters 35B. Der Testdatenausgang (TDO) 11B der LSI 18B dient als der Testdateneingang (TDI) für den Kontroller 19. Es soll festgestellt werden, dass die Bezugsziffern 34A, 34B, 36 Pull-up-Widerstände darstellen.
Beim Einschalten der Stromversorgung bringt der Kontroller 19 das Testmodusauswahlsignal (Busbetriebssignal) 6A und 6B auf HOHEN Pegel und hält den HOHEN Pegel für eine Zeitspanne aufrecht, die fünf Takten 8A und 8B entspricht. Danach werden die Funktionen der Begrenzungsabtastfunktionsblöcke 2 in den LSIs 18A und 18B zurückgestellt und sie werden in den gesperrten Zustand gesetzt. Dann werden die Seriellbusfunktionsblöcke 3 freigegeben, um die Seriellbussteuerung auszuführen. Zu diesem Zeitpunkt werden alle Testdatenausgänge (TDO) 24, 11A, 11B durch die Pull-up-Widerstände 34A, 34B und 36 auf HOHEM Pegel gehalten.
In diesem Zustand kann der Kontroller 19 das Serielldatum (SID) 23 zum Zuführen zu jeweiligen Datenanschlüssen 7A und 7B jeweiliger LSIs 18A und 18B erzeugen, oder die Begrenzungsabtastfunktion durch Ausgeben von (000000000) an die Hauptadresse zum Freigeben des Begrenzungsabtastfunktionsblocks 2 und Sperren des Seriellbusfunktionsblocks 3 freigeben.
Fig. 6 ist ein Blockdiagramm, das die zweite Ausführungsform der hochintegrierten Schaltungsvorrichtung gemäß der vorliegenden Erfindung darstellt. Zu Fig. 1 gleiche Bezugsziffern stellen gleiche Elemente dar. In der gezeigten Ausführungsform sind das Begrenzungsabtastfunktionsblock-Freigabesteuersignal 9 und das Seriellbusfunktionsblock- Deaktivierungs- (SB-Deaktivierungs-) Signal 15 weggelassen und statt dessen ist ein externes Auswahlsignal 16 hinzugefügt worden. Das Auswahlsignal 16 wird in das ODER- Gatter 33 über einen Wechselrichter 37 eingegeben. Dann werden das Auswahlsignal 16 und Seriellbusbetriebssignal (SIB) 6 zu zwei Eingaben eines ODER-Gatters 38. Die Ausgabe 17 des ODER-Gatters 38 dient als das Seriellbusbetriebssignal (SIB) für den Seriellbusfunktionsblock 3.
Zu Beginn wird, während das Auswahlsignal 16 auf NIEDRIGEM Pegel gehalten wird, der Testmodusauswahleingang 10 des Begrenzungsabtastfunktionsblocks 2 durch die Einwirkung des Wechselrichters 37 und des ODER-Gatters 33 konstant auf HOHEM Pegel gehalten. Deshalb wird der Begrenzungsabtastfunktionsblock 2 im rückgestellten und gesperrten Zustand gehalten. Da das Busbetriebssignal 17 über das ODER-Gatter 38 in den Seriellbusfunktionsblock 3 als das Signal 17 eingegeben wird, initiiert der Seriellbusfunktionsblock 3 den Betrieb.
Wenn andererseits das Auswahlsignal 16 den HOHEN Pegel annimmt, nimmt das Busbetriebssignal 6 durch das ODER-Gatter 38 den HOHEN Pegel an. Deshalb nimmt das Busbetriebssignal 17 für den Seriellbusfunktionsblock 3 den HOHEN Pegel an, so dass der Seriellbusfunktionsblock 3 seinen Betrieb beendet. Zu diesem Zeitpunkt erscheint das Testmodusauswahlsignal (TMS) 6 an dem Ausgang 10 des ODER-Gatters 33, so dass der Begrenzungsabtastfunktionsblock 2 den Betrieb initiiert.
In der oben aufgeführten zweiten Ausführungsform ist, obwohl der Auswahlanschluss 16 vergrößert wird, eine Abwandlung des Schaltungsaufbaus in dem Seriellbusfunktionsblock 3 (Hinzufügung der Schaltung von Fig. 3) unnötig.
Obwohl die Erfindung unter Bezugnahme auf exemplarische Ausführungsformen derselben beschrieben worden ist, soll durch die Fachleute in diesem Gebiet verstanden werden, dass die vorhergehenden und verschiedene andere Änderungen, Weglassungen und Hinzufügungen darin und daran vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Erfindung abzuweichen. Deshalb sollte die vorliegende Erfindung nicht als auf die oben ausgeführte spezielle Ausführungsform begrenzt verstanden werden, sondern alle möglichen Ausführungsformen und Äquivalente derselben umfassen, die innerhalb eines umschlossenen Umfangs in bezug auf die in den anliegenden Patentansprüchen ausgeführten Merkmale realisiert werden können.
Zum Beispiel sollten den Fachleuten in der oben ausgeführten ersten und zweiten Ausführungsform verschiedene Abwandlungen offensichtlich sein. Zum Beispiel ist es möglich, die LSI nur mit gemeinsamem Taktanschluss, nur mit gemeinsamem Steueranschluss für Busbetriebszustands- und Testmodusauswahl oder nur mit gemeinsamem Datenanschluss zu bilden. Kurz gesagt, die vorhergehende Schaltung kann abgewandelt werden, um wenigstens einen Satz von Anschlüssen von den drei Sätzen von Anschlüssen gemeinsam zu gestalten.
Wie ausgeführt, kann gemäß der vorliegenden Erfindung, da die für die Seriellbusfunktion und die Begrenzungsabtastfunktion benötigten Anschlüssen gemeinsam gestaltet werden können, die Anzahl zusätzlicher Anschlüsse zusätzlich zu den Anschlüssen für die originale Funktion der LSI an sich minimiert werden. Deshalb wird es möglich, eine Zunahme der Größe des LSI-Packung zu beseitigen.

Claims

1. Hochintegrierte Schaltung mit:

einem Integrationsschaltung-Funktionsblock mit einer originalen Schaltungsfunktion als die integrierte Schaltung,

einem Seriellbus-Funktionsblock (3) zum Einstellen und Ändern einer inneren Funktion des integrierten Schaltungsfunktionsblocks (1), wobei der Seriellbusfunktionsblock (3) einen Taktanschluss (113) aufweist zum Empfangen eines Taktsignals, einen Busbetriebsanschluss (112), der ein Seriellbus-Betriebssignal als Betriebsbezeichnungssignal empfängt, und einen Serielldatenanschluss (109), der ein serielles Datum empfängt,

einem Begrenzungs-Abtast-Funktionsblock (2) zum Überprüfen der Verdrahtung des Integrationsschaltungsfunktionsblocks (1) nach der Installation auf einer Schaltungskarte, wobei der Begrenzungs-Abtastfunktionsblock (2) einen Taktanschluss (214) aufweist, der ein Taktsignal empfängt, einen Testmodusauswahlanschluss (213) zum Empfang eines Testmodusauswahlsignals als ein Betriebsbezeichnungssignal und einen Testdatenanschluss (212) zum Empfang eines Testdatums,

dadurch gekennzeichnet, dass

die hochintegrierte Schaltung ferner einen ersten gemeinsamen Anschluss (6) aufweist, der gemeinsam mit dem Busbetriebsanschluss (112) und dem Testmodusauswahlanschluss (213) ist,

einen zweiten gemeinsamen Anschluss (7), der gemeinsam mit dem Serielldatenanschluss (109) und dem Testdatenanschluss (212) ist,

einen Auswahlanschluss (16) zum Empfang eines Auswahlsignals zum selektiven Aktivieren des Seriellbusfunktionsblocks (3) oder des Begrenzungsabtastfunktionsblocks (2),

erste Gattermittel (33) zum Blockieren der Zufuhr des Seriellbus-Betriebssignals, das dem ersten gemeinsamen Anschluss (6) zugeführt wird, zum Begrenzungsabtastfunktionsblock (2), wenn das Ausgangssignal den Seriellfunktionsblock aktiviert, und

zweite Gattermittel (38) zum Blockieren der Zufuhr des Testmodusauswahlsignals, das dem ersten gemeinsamen Anschluss (6) zugeführt wird, an den Busfunktionsblock (3), wenn das Ausgangssignal den Begrenzungsabtastfunktionsblock (2) aktiviert,

wobei sowohl das erste als auch das zweite Gattermittel (33, 38) jeweils durch eins von komplementären Signalen des Auswahlsignals gesteuert wird.

2. Hochintegrierte Schaltungsvorrichtung nach Anspruch 1, mit ferner einem dritten gemeinsamen Anschluss (8), der parallel mit den gemeinsamen Taktanschlüssen des Seriellbusfunktionsblocks (3) und des Begrenzungsabtastfunktionsblocks (2) ist.

3. Hochintegrierte Schaltung mit einem Integrationsschaltungs-Funktionsblock (1) mit:

einer originalen Schaltungsfunktion als der intergrierten Schaltung,

einem Seriellbusfunktionsblock (3) zum Einstellen und Ändern einer internen Funktion des integrierten Schaltungsfunktionsblocks (1), wobei der Seriellbusfunktionsblock (3) einen Taktanschluss (113) aufweist zum Empfang eines Taktsignals, einen Busbetriebsanschluss (112), der ein Seriellbusbetriebssignal als Betriebsbezeichnungssignal empfängt, und einen Serielldatenanschluss (109) zum Empfang eines seriellen Datums,

einem Begrenzungsabtastfunktionsblock (2) zum Überprüfen der Verdrahtung des Integrationsschaltungsfunktionsblocks (1) nach der Installation auf einer Schaltungskarte, wobei der Begrenzungabtastfunktionsblock (2) einen Taktanschluss (214) aufweist, der ein Taktsignal empfängt, einen Testmodusauswahlanschluss (213) zum Empfang eines Testmodusauswahlsignals als ein Betriebsbezeichnungssignal und einen Testdatenanschluss (212) zum Empfang eines Testdatums,

dadurch gekennzeichnet, dass

die hochintegrierte Schaltung ferner aufweist:

einen ersten gemeinsamen Anschluss (6), der gemeinsam mit einem Busbetriebsanschluss (112) und dem Testmodusauswahlanschluss (213) ist,

Gattermittel (33) zum Zuführen eines Signals, das dem ersten gemeinsamen Anschluss (6) zugeführt wird, an den Begrenzungsabtastfunktionsblock (2) in Abhängigkeit von einem Gattersignal,

Adressdetektormittel (10), die in dem Seriellbusfunktionsblock (3) vorgesehen sind, zum Erfassen eines Signals, das dem zweiten gemeinsamen Anschluss (7) zugeführt wird und ein spezielles Adressmuster angibt, zur Erzeugung des Gattersignals während der Begrenzungsabtastfunktionsblock deaktiviert ist,

Einsatzsteuermittel (119, 33), die auf eine Detektorausgabe der Adressdetektormittel (112) ansprechen, zum Aktivieren eines Signals, das von dem gemeinsamen Anschluss (6) an den Begrenzungsabtastfunktionsblock (2) zugeführt wird, und

Aktivierungssteuermittel (201), die in dem Begrenzungsabtastfunktionsblock (2) vorgesehen sind und auf ein Signal ansprechen, das von den Gattermitteln (33) zugeführt wird, zur Aktivierung der Begrenzungsabtastfunktion und zur Deaktivierung der Seriellbusfunktion.

4. Hochintegriertes Schaltungsvorrichtung nach Anspruch 3 mit ferner einem dritten gemeinsamen Anschluss 8, der parallel ist zu den gemeinsamen Taktanschlüssen des Seriellbusfunktionsblocks (3) und des Begrenzungsabtastfunktionsblocks (2).

5. Hochintegrierte Schaltungsvorrichtung nach Anspruch 3, wobei das Aktivierungssteuermittel (201) ein Aktivierungssignal (216) erzeugt zum Aktivieren der Begrenzungsabtastfunktion in Abhängigkeit von dem Signal, das von den Gattermitteln (33) zugeführt wurde.

6. Hochintegrierte Schaltungsvorrichtung nach Anspruch 5, wobei der Seriellbusfunktionsblock (3) Mittel (120) aufweist zum Deaktivieren der Detektorfunktion der Adressdetektormittel (10) in Abhängigkeit von dem Aktivierungssignal (216).

7. Hochintegrierte Schaltungsvorrichtung nach Anspruch 5, wobei das Aktivierungssteuermittel (201) ein Deaktivierungssignal erzeugt zum Deaktivieren der Begrenzungsabtastfunktion, wenn ein Signal, das dem ersten gemeinsamen Anschluss (6) über die Gattermittel (33) zugeführt wird, für eine vorgegebene Zeitspanne aufrechterhalten ist.

8. Hochintegrierte Schaltungsvorrichtung nach Anspruch 5, wobei das Betätigungssteuermittel (119, 33) ein D-Flip-Flop aufweist, das das Aktivierungssignal als einen Dateneingang nimmt und die Detektorausgabe der Adressdetektormittel (102) als Rückstelleingabe, und ein Oder-Gatter (33), das die Ausgabe des D-Flip-Flops als einen Eingang und das Signal, das dem ersten gemeinsamen Anschluss (6) des ersten Paares zugeführt wird, als zweiten Eingang nimmt.