DE69329786T2

DE69329786T2 - Lesegeschützter Programmspeicher

Info

Publication number: DE69329786T2
Application number: DE69329786T
Authority: DE
Inventors: Rene Bordiec
Original assignee: Atmel Nantes SA
Current assignee: Atmel Switzerland SARL
Priority date: 1992-09-16
Filing date: 1993-09-13
Publication date: 2001-08-09
Anticipated expiration: 2013-09-14
Also published as: EP0588700B1; FR2695752A1; DE69329786D1; FR2695752B1; US5377137A; EP0588700A1

Description

Die vorliegende Erfindung betrifft einen lesegeschützten Halbleiter-Programmspeicher.
Halbleiter - Programmspeicher vom Festwertspeichertyp werden gegenwärtig aufgrund ihrer Zuverlässigkeit und ihres Integrationsniveaus der entsprechenden Schaltungen verbreitet eingesetzt.
In Fig. 1a ist eine Halbleiter-Speichervorrichtung vom klassischen Festwertspeichertyp dargestellt, die beispielsweise aus Transistoren vom N-Typ besteht, wobei diese mit Tip bezeichneten Transistoren in Matrixform mit Zeilen und Spalten angeordnet und adressiert sind. Die Anzahl von Speicherpunkten, an denen eine variable Logik gespeichert werden kann, ist das Produkt m · n aus der Anzahl von Zeilen m und der Anzahl von Spalten n.
Die Gates der Transistoren einer gleichen Zeile sind mit einer Wortleitung WL&sub1; bis WL&sub4; elektrisch verbunden, und die Transistoren einer gleichen Spalte sind mit einer Bitleitung BL&sub1; bis BL&sub4; verbunden, die im Hochzustand, logischer Pegel 1, polarisiert ist.
Die Programmierung der Speicherpunkte besteht somit darin, diese Transistoren der Bitleitung je nach dem angestrebten logischen Pegel 1 oder 0 zu isolieren. Dieser Arbeitsschritt wird in einem bestimmten Stadium der Herstellung durchgeführt, im allgemeinen dem Stadium der Metallisierung.
Somit ruft ein auf einer ausgewählten Wortleitung gelegener Transistor N mittels einer Leseadressierung die Entladung der Bitleitung in den Niedrigzustand, logischer Pegel 0 hervor, wenn der Drain dieses Transistors an diese Bitleitung angeschlossen ist, wobei seine Source an die Versorgungsspannung Vss angeschlossen ist.
In Fig. 1b ist eine Speichervorrichtung dargestellt, in der die Transistoren N einer gleichen Spalte in Reihe miteinander geschaltet sind, so daß nur einer von ihnen mit einer Bitleitung verbunden ist. Die Gates aller Transistoren N einer gleichen Zeile sind an eine Wortleitung angeschlossen, und alle Wortleitungen sind im Hochzustand, logischer Pegel 1 polarisiert, bis auf diejenige, die durch eine Leseadressierung ausgewählt wird. Ein Transistor L, dessen Gate an die genannte Leitung angeschlossen ist, geht in den blockierten Zustand über, wodurch die Entladung der Bitleitung verhindert wird, und bestimmt somit einen Programmierpegel 1. Die Programmierung eines Programmierpegels 0 wird durch Kurzschließen von Drain und Source auf dem Metallniveau oder durch Depletion dieses Transistors erzielt, so daß die Entladung der Bitleitung ermöglicht wird.
Fig. 1c schließlich stellt eine Speichervorrichtung dar, die von der in Fig. 1b dargestellten Vorrichtung abgeleitet ist und in der mehrere Spalten mit einer gleichen Bitleitung durch Zugriffs- oder Auswahltransistoren N verbunden sind, die mit Tis bezeichnet sind, welche durch Auswahlzeilen SEL&sub1; bis SEL&sub4; gesteuert werden, so daß eine einzige dieser Spalten an die genannte Bitleitung angeschlossen ist. Die Gates aller Zugrifftransistoren einer gleichen Zeile sind mit der gleichen Auswahlleitung verbunden, wobei die Speichertransistoren mit Tisj bezeichnet sind.
Diese Art von Festwertspeicher ist unter dem Gesichtspunkt ihres Betriebs durchaus zufriedenstellend. Ein sequentieller physischer Zugriff auf die Bitleitungen und Wortleitungen gestattet jedoch direkt das Lesen des Programms oder der gespeicherten Daten in Abwesenheit jeglicher Möglichkeit einer Abwehr gegen unbefugte Versuche dieser Art, da die verfügbaren Schutzmöglichkeiten programmtechnischer oder materieller Art im Fall eines Direktzugriffs keinesfalls wirksam sein können.
Des weiteren beschreibt die Schrift EP-A-0 040 045 eine Vorrichtung, die es gestattet, die Codierung von Daten auf Höhe der Speicherzellen eines ROM-Speichers durchzuführen, mit dem Ziel, auf einer Wortleitung dieses Speichers die Anzahl von Transistoren zu verringern, die parallel an den Ausgang des Zeilenadressendecoders angeschlossen sind, um die Verzögerung beim Lesezugriff auf diesen Speicher zu verringern. Die entsprechenden codierten Daten werden nach dem Decodieren im Klartext und somit in Abwesenheit jeglicher Chiffrierung bzw. Verschlüsselung wiederhergestellt.
Die Schrift US-A-5 131 091 beschreibt ein System zum Schutz eines in einem Lese-/Schreibspeicher vom RAM-Typ gespeicherten Programms mit Hilfe von Schutzdaten, die in einen Speicher vom ROM-Typ mit Lesezugriffsmöglichkeit geschrieben sind.
Auf ähnliche Weise beschreibt die Schrift Patent Abstracts of Japan, Vol. 9, Nr. 50 P-339 (JP-A-59 188897) ein System zum Schutz von Programmdaten, die in einem Lese-/Schreibspeicher RAM gespeichert sind, mit Hilfe von Schutzdaten, die in einen ersten ROM-Speicher geschrieben sind. Dennoch kann der Zugriff auf die Schutzdaten nur über einen zweiten ROM-Speicher durchgeführt werden.
Diese Schriften beschreiben in keinerlei Hinsicht den Aufbau der zu diesem Zweck verwendeten ROM- und RAM- Speicher.
Die vorliegende Erfindung hat die Aufgabe, diesen genannten Nachteil zu beheben, um jegliche Gefahr eines Lesens durch externen Direktzugriff auf die Speicherprogramme und auf die gespeicherten Daten zu beseitigen.
Eine weitere Aufgabe der vorliegenden Erfindung ist darüber hinaus die Anwendung eines Systems für den Schutz beim externen Lesen eines Halbleiter-Programmspeichers vom Festwertspeichertyp, der bei visueller oder optischer Beobachtung überhaupt nicht von den eigentlichen Speicherschaltungen zu unterscheiden ist.
Eine weitere Aufgabe der vorliegenden Erfindung ist schließlich die Anwendung eines Systems für den Schutz beim externen Lesen eines Halbleiter-Programmspeichers vom Festwertspeichertyp durch Verschlüsselung, wodurch jeglicher externer Zugriff für ein erfolgreiches, nichtautorisiertes Lesen zugleich die Kenntnis des Inhalts der Verschlüsselungsdaten und der Matrixanordnung der den Programmspeicher bildenden Zellen, d. h. der Daten oder des ausführbaren Programms erfordert, die dort gespeichert sind.
Der lesegeschützte Halbleiter-Programmspeicher vom Festwertspeichertyp, der den Gegenstand der vorliegenden Erfindung darstellt, ist insofern bemerkenswert, als er eine erste Programmspeicherzone aufweist, die zum Abspeichern der Programmdaten vorgesehen ist, und eine zweite Verschlüsselungs-Speicherzone, die zum Speichern der Verschlüsselungsdaten vorgesehen ist. Ein mit der Programmspeicherzone und der Verschlüsselungs-Speicherzone verbundener logischer Operator gestattet es, bei gleichzeitigem Lesen von Programmspeicher- bzw. Verschlüsselungszone verschlüsselte Programmdaten herzustellen.
Die Erfindung findet Anwendung zum Schutz der Halbleiter-Festwertspeicher vom ROM- oder EPROM-Typ, insbesondere für die Herstellung von Mikrosteuerbausteinen oder von Mikrocomputern.
Ein besseres Verständnis der Erfindung ergibt sich aus der Lektüre der Beschreibung und der Betrachtung der beigefügten Zeichnung, in der - abgesehen von den Fig. 1a bis 1c, die sich auf den Stand der Technik beziehen Fig. 2a eine allgemeine Ansicht eines lesegeschützten Halbleiter-Programmspeichers gemäß dem Gegenstand der vorliegenden Erfindung darstellt,
die Fig. 2b bis 2d verschiedene Ausführungsbeispiele von Systemen zur Polarisierung der Bitleitungen des erfindungsgemäßen, in Fig. 2a dargestellten Programmspeichers darstellen,
Fig. 3 eine erste Ausführungsvariante der Anordnung des lesegeschützten, in Fig. 2a dargestellten Halbleiter- Programmspeichers darstellt,
Fig. 4 eine zweite Ausführungsvariante der Anordnung des lesegeschützten, in Fig. 2a dargestellten Halbleiter- Programmspeichers darstellt,
Fig. 5 ein Installationsschema in Form einer integrierten Schaltung eines erfindungsgemäß lesegeschützten Halbleiter-Programmspeichers für eine Speicherkapazität von n · m Wörtern mit k Bits darstellt,
Fig. 6 eine Ausführungsvariante der Fig. 2a, 3 und 4 in einer Anwendung darstellt, die insbesondere für einen Mikrosteuerbaustein oder einen Mikrocomputer vorgesehen ist.
Eine ausführlichere Beschreibung eines lesegeschützten Halbleiter-Programmspeichers vom Festwertspeichertyp gemäß dem Gegenstand der vorliegenden Erfindung wird nun in Verbindung mit Fig. 2a und folgenden gegeben.
Aus Fig. 2a ist ersichtlich, daß der den Gegenstand der vorliegenden Erfindung darstellende Programmspeicher eine mit A bezeichnete erste Programmspeicherzone zum Speichern der Programmdaten sowie eine mit B bezeichnete zweite Verschlüsselungsspeicherzone zum Abspeichern der Verschlüsselungsdaten aufweist. Es ist ersichtlich, daß die Zonen A und B effektiv gemäß einer Matrixtopographie installierte Transistoren beinhalten, wobei diese Transistoren jeweils mit einer Schaltung 1 zur Polarisierung und Auswahl der Bitleitungen und einer Schaltung 2 zur Polarisierung der Verschlüsselungs-Bitleitung verbunden sind.
Des weiteren ist ein mit C bezeichneter logischer Operator mit der Programmspeicherzone A und der Verschlüsselungs-Speicherzone B verbunden und gestattet bei gleichzeitigem Lesen dieser Speicherzonen die Herstellung von Programmdaten, die am Ausgang verschlüsselt sind. Es ist ersichtlich, daß der logische Operator C somit an zweien seiner Eingänge mit dem Ausgang 1 der Schaltung zur Polarisierung und Auswahl der Bitleitungen 1 bzw. mit dem Ausgang 2 der Schaltung zur Polarisierung der Verschlüsselungs-Bitleitung 2 verbunden ist.
Wie in Fig. 2a dargestellt ist, besteht die erste Programmspeicherzone A aus einem Netz von MOS-Transistoren, wobei diese Transistoren, die mit Tip bezeichnet sind, in Form einer Matrix mit Zeile j und Spalte i angeordnet sind. Somit weist eine Zeile mindestens eine Wortleitung WL auf, und eine Spalte weist mindestens eine Bitleitung BLi auf. Die zweite Verschlüsselungs- Speicherzone B weist eine Verschlüsselungs-Bitleitung auf. Hierbei zeigt sich, daß in Fig. 2a die dargestellte Speicherzone A sich auf ein Bit bezieht, wobei die zweite Verschlüsselungs-Speicherzone B dann die zusätzliche Verschlüsselungs-Bitleitung aufweist, wie in der Beschreibung ausführlicher beschrieben ist.
Aus Fig. 2a geht hervor, daß die Verschlüsselungs-Bitleitung von Transistoren gebildet ist, die mit Tcj bezeichnet, an die Verschlüsselungs-Bitleitung angeschlossen und vom gleichen Typ und einer gleichen Anzahl wie diejenigen sind, die mit den Bitleitungen der ersten Programmspeicherzone A verbunden sind.
Die Betrachtung der Fig. 2a ergibt des weiteren, daß bei einem Netz von MOS-Transistoren, bei denen die Gates der Transistoren Tij einer gleichen Zeile mit einer Wortleitung WLj verbunden sind, und die Drains der Transistoren einer gleichen Spalte mit einer Bitleitung BLi verbunden sind, die zweite Verschlüsselungs-Speicherzone aus den vorausgehend beschriebenen MOS-Transistoren Tcj vom gleichen Typ und einer identischen Anzahl besteht, deren Drains mit einer Verschlüsselungs-Bitleitung und die Gates mit den Wortleitungen WLj verbunden sind.
In den Fig. 2b bis 2d sind verschiedene Ausführungsformen der Schaltungen 1 und 2 zur Polarisierung und Auswahl der Bitleitungen dargestellt.
Wie in Fig. 2b dargestellt ist, werden die Bitleitungen durch die genannten Schaltungen polarisiert und somit beispielsweise durch Widerstände R, die an die Versorgungsspannung VCC angeschlossen sind, im Hochzustand gehalten.
Wie in Fig. 2c dargestellt ist, können sie durch Transistoren vom P-Typ, die in Fig. 2c mit TP&sub1; und TP&sub2; bezeichnet sind, auf den logischen Pegel "0" eines Taktsignals CLK vorgeladen werden und durch die Transistoren vom P-Typ mit einem hohen Drain-Source-Widerstand, die in Fig. 2c mit TP&sub2; bezeichnet sind, automatisch im logischen Zustand "1" gehalten werden, auf dem logischen Pegel, der demjenigen des Taktsignals CLK entgegengesetzt ist.
Das Vorladesystem, wie es in Fig. 2d dargestellt ist, kann jedoch mehreren Bitleitungen gemeinsam sein. In diesem Fall ist die Vorladung selektiv, was es gestattet, den dynamischen Verbrauch an elektrischer Energie zu senken, indem gemäß der Darstellung in Fig. 2d im Verlauf eines Lesezyklus eine einzige Bitleitung vorgeladen wird, wobei die Auswahl der Bitleitungen dann sequentiell ist.
Die Verbindung zwischen der gemeinsamen Vorladeschaltung und den Bitleitungen wird somit durch die Auswahltransistoren durchgeführt, die in Fig. 2d mit TS bezeichnet sind.
Hierbei zeigt sich, daß die Schaltung 2 zur Polarisierung der Verschlüsselungs-Bitleitung analog zur Ausführungsform ausgeführt werden kann, die in den Fig. 2b bis 2d bezüglich der Schaltung I zur Polarisierung und Auswahl der Bitleitungen dargestellt ist.
In Fig. 3 ist eine erste Ausführungsvariante des lesegeschützten Halbleiter-Programmspeichers gemäß dem Gegenstand der vorliegenden Erfindung dargestellt, der in Fig. 2a dargestellt ist.
Im Fall der obenstehend genannten Fig. 3, bei einem Netz von MOS-Transistoren der ersten Programmspeicherzone A, in der die MOS-Transistoren einer gleichen Spalte in Reihe geschaltet sind, wobei einer dieser Transistoren, der Kopftransistor, mit einer Bitleitung BLi verbunden ist, und die Gates aller Transistoren einer gleichen Zeile an eine gleiche Wortleitung WLj angeschlossen sind, besteht der zweite Speicher bzw. die Verschlüsselungs-Speicherzone B aus Reihentransistoren, die mit Tcj bezeichnet sind, vom gleichen Typ und mit einer gleichen Anzahl wie diejenigen Transistoren, welche die Spalten von Transistoren bilden, die einer jeden Bitleitung zugeordnet sind, wobei der zweite Verschlüsselungsspeicher analog zur Ausführungsform der Fig. 2a an eine Verschlüsselungs-Bitleitung angeschlossen ist.
In einer zweiten Ausführungsvariante schließlich, wie sie in Fig. 4 dargestellt ist, bei einem Netz von MOS- Transistoren der ersten Speicherzone A, in dem eine Mehrzahl s von Spalten von Transistoren Tisj mit einer gleichen Bitleitung BLj verbunden sind, und zwar über Zugrifftransistoren Tis, die in Zugriffszeilen angeordnet sind, die jeweils durch eine Auswahlleitung SELs gesteuert sind, wobei eine einzige Spalte bei Steuerung durch ein Spaltenauswahlsignal elektrisch mit der Bitleitung verbunden wird, während die weiteren Spalten, die mit dieser Bitleitung verbunden sind, elektrisch von ihr getrennt werden, die Gates aller Zugrifftransistoren Tis einer gleichen Zugriffszeile mit einer gleichen Auswahlleitung SELs verbunden sind, ist die zweite Verschlüsselungs-Speicherzone B aus einer gleichen Mehrzahl von Spalten von Transistoren Tcjs gebildet, die mit einer Verschlüsselungs-Bitleitung verbunden sind. Hier zeigt sich, daß im Rahmen der Fig. 4 die Speicherzonen A und B gleichermaßen auf die Speicherzonen eines gegebenen Rangbits bezogen sind, wobei der Zugriff auf eine bestimmte Spalte mit dem Rang s daher sequentiell von den Zeilen für die Auswahl von Spalten SELs gesteuert wird, was es gestattet, die Anzahl von somit gespeicherten Bits mit einem gleichen Rang zu vervielfachen, und letztendlich die Anzahl von gespeicherten Wörtern, wie nachfolgend in der Beschreibung beschrieben ist, wobei gleichzeitig der Verbrauch an zugeführter elektrischer Energie reduziert wird.
Die Schaltungen zur Polarisierung und Auswahl der Bitleitungen 1 und der Verschlüsselungs-Bitleitung 2 sind identisch mit den in Fig. 2a bzw. 3 dargestellten.
In Fig. 5 ist ein Schema der Installation der einen oder anderen der Ausführungsvarianten des lesegeschützten Halbleiter-Programmspeichers gemäß dem Gegenstand der vorliegenden Erfindung, wie er in den Fig. 2a, 3 oder 4 dargestellt ist, als integrierte Schaltung dargestellt.
Hierbei zeigt sich, daß die zweite Speicherzone B gleichermaßen links oder rechts von der ersten Programmspeicherzone A installiert werden kann.
Für Wörter, die auf k Bits codiert sind, und wie in Fig. 5 für jedes entsprechende Rangbit dargestellt ist, weist die geschützte Programmspeicherschaltung gemäß dem Gegenstand der vorliegenden Erfindung für jedes Bit die vorstehend in der Beschreibung beschriebenen Speicherzonen A und B auf. In Fig. 5 sind die Schaltungen zur Polarisierung und Auswahl der Bitleitungen bzw. Verschlüsselungs-Bitleitungen 1, 2 nicht dargestellt, um die Zeichnung nicht zu überfrachten. Hieraus ist verständlich, daß bei den Matrizen für Matrizennetze, welche die erste Speicherzone A und die zweite Speicherzone B bilden, und gemäß der Darstellung von Fig. 5 m Zeilen und n Spalten aufweisen, und bei k Paaren von auf diese Weise installierten Speicherzonen A, B ein Speicher mit einer Kapazität von m · n Wörtern mit k Bits erhalten wird.
Es zeigt sich des weiteren, daß die Verschlüsselungs- Bitleitung(en) und die Transistoren, die mindestens eine entsprechende Spalte der Verschlüsselungs-Bitleitung der zweiten Verschlüsselungs-Speicherzone B darstellen, somit in das Netz von Transistoren von Bitleitungen der ersten Speicherzone A integriert sind, wobei das Gate eines jeden Transistors einer oder mehrerer Spalten der Verschlüsselungs-Bitleitung an die Gates der Transistoren der ersten Datenspeicherzone angeschlossen ist, die zur gleichen Leitung gehören, und zwar über eine gleiche Wortleitung.
Es zeigt sich des weiteren, daß es der Umstand, daß die zweite Speicherzone B im Hinblick auf die Halbleiterarchitektur identisch wie die Bitleitungen oder zumindest wie die der entsprechenden Bitleitung der ersten Speicherzone A zugeordneten Spalten es gestattet, den Verschlüsselungsspeicher und den Programmspeicher, d. h. die Zonen B und A, durch optische Beobachtungsmittel voneinander ununterscheidbar zu machen.
Wie des weiteren in der Gesamtheit der Fig. 2a und der nachfolgenden Figuren dargestellt ist, kann der logische Operator C aus einem Operator vom ausschließenden ODER- Typ bestehen.
Der Markieralgorithmus im Verschlüsselungsspeicher kann durch Kombinationen von Adreßbits des entsprechenden Programmspeichers gebildet sein. Somit erfordert ein nicht-autorisierter Zugang und der Diebstahl des Codes des in der Speicherzone A gespeicherten Programms Kenntnis gleichzeitig vom Inhalt der Verschlüsselungstabelle und von der Architektur der Matrix, welche die erste Speicherzone A bildet.
Zum Zweck der Verschlüsselung der Daten können andere logische Operatoren als das ausschließende ODER verwendet werden. Das ausschließende ODER liefert jedoch wegen der Eindeutigkeit der gelieferten Verschlüsselungslösung, wie in der nachstehenden Tabelle beschrieben ist, das beste Ergebnis aufgrund seiner Einfachheit der entsprechenden Funktion, die durch Anwendung dieses Operators erzielt wird. AUSSCHLIESSENDES ODER
wobei
X das Datum des Hauptspeichers ist,
Y das Datum des Verschlüsselungsspeichers ist,
S das verschlüsselte Datum ist.
Bei Betrachtung dieser gleichen Fig. 5 stellt sich heraus, daß bei einem Feld von Daten, die durch Wörter mit k Bits auf k Bits codiert sind, der logische Operator k einzelne ausschließende ODER-Operatoren aufweist, um das verschlüsselte Datum zu liefern.
Fig. 6 stellt eine spezielle Anwendung einer Ausführungsform eines Speichers gemäß einem Gegenstand der vorliegenden Erfindung dar, die insbesondere an die Verwendung eines Mikrosteuerbausteins oder eines Mikrocomputer angepaßt ist.
Wie bei Betrachtung von Fig. 6 zu erkennen ist, ist ein Schalter 3 zwischen die Schaltung 2 zur Polarisierung der Verschlüsselungs-Bitleitung und die eigentliche Verschlüsselungs-Bitleitung geschaltet. Dieser Schalter 3 kann als Transistor vom N-Typ ausgeführt sein, der ein Umschalten zwischen einem Prüfungszustand und einem Zustand der Durchführung des Programms ausführen kann.
Wenn der Programmspeicher einen ausführbaren Code enthält, wie beispielsweise im Fall eines Mikrosteuerbausteins, gestattet es der vorausgehend beschriebene Schaltermechanismus, jede Verschlüsselungs-Bitleitung zu isolieren, wenn das Lesen des Speichers in einen Zyklus der Durchführung des Programms eingeschrieben wird. Es braucht nämlich nur das Lesen des Codes von außen verriegelt zu werden, um den Schutz des im Programmspeicher gespeicherten Programms gegen Diebstahl zu gewährleisten.
Somit wird ein lesegeschützter Halbleiter-Programmspeicher vom Festwertspeichertyp beschrieben, der insofern insbesondere vorteilhaft ist, als ein Diebstahl aus dem Programmspeicher verhindert werden kann. Dieses Ergebnis kann dadurch erzielt werden, daß der Programmspeicher und der Verschlüsselungsspeicher gleichzeitig personalisiert werden, wodurch die Eindeutigkeit des Schutzes und die Vertraulichkeit der in der Programmspeicherzone gespeicherten Daten gewährleistet ist.

Claims

1. Lesegeschützter Halbleiter-Programmspeicher vom Festwertspeichertyp, mit einer ersten Programmspeicherzone (A), die zum Speichern der Programmdaten vorgesehen ist, wobei die erste Programmspeicherzone (A) aus einem Netz von MOS-Transistoren (Tij) besteht, die in Matrixform mit Zeilen (j) und Spalten (i) angeordnet sind, wobei eine Zeile mindestens eine Wortleitung aufweist und eine Spalte mindestens eine Bitleitung aufweist, und einer zweiten Verschlüsselungs-Speicherzone (B), die zum Speichern der Verschlüsselungsdaten vorgesehen ist, dadurch gekennzeichnet, daß die zweite Verschlüsselungs-Speicherzone (B) eine Bitleitung mit einem Netz von MOS- Transistoren (Tcj) aufweist, die in Matrixform mit Zeilen (j) angeordnet sind, und deren Gates mit der entsprechenden Wortleitung verbunden sind, sowie dadurch daß bei einem Netz von MOS-Transistoren, in dem die Gates der Transistoren (Tip) einer gleichen Zeile mit einer gleichen Wortleitung (WLj) verbunden sind, und die Drains der Transistoren einer gleichen Spalte mit einer Bitleitung (BL&sub1;) verbunden sind, der zweite Verschlüsselungsspeicher aus MOS-Transistoren von einem gleichen Typ (Tcj) besteht, die mit einer Verschlüsselungs-Bitleitung verbunden sind, die gleiche Anzahl wie die MOS-Transistoren der Datenspeicherzone aufweisen, und mit den entsprechenden Bitleitungen verbunden sind, wobei der Speicher einen logischen Operator (C) aufweist, der zwischen die Programmspeicherzone und die Verschlüsselungs- Speicherzone geschaltet ist und es bei gleichzeitigem Lesen der Programm- bzw. Verschlüsselungs-Speicherzonen gestattet, verschlüsselte Programmdaten zu erhalten.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß bei einem Netz von MOS-Transistoren des ersten Speichers (A), in dem die MOS-Transistoren einer gleichen Spalte in Reihe verbunden sind, einer dieser Transistoren mit einer Bitleitung (BLi) verbunden ist, und alle Transistoren einer gleichen Zeile, deren Gate mit einer gleichen Wortleitung (WLi) verbunden ist, der zweite Verschlüsselungsspeicher aus in Reihe geschalteten Transistoren (Tcj) eines gleichen Typs besteht, deren Anzahl gleich derjenigen der Transistoren ist, aus denen die Spalten bestehen, wobei der zweite Verschlüsselungsspeicher mit einer Verschlüsselungs-Bitleitung verbunden ist.

3. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß bei einem Netz von MOS-Transistoren der ersten (A) Speicherzone, in dem eine Mehrzahl (js) von Spalten von Transistoren (Tisj) mit einer gleichen Bitleitung (BLi) über Zugriffstransistoren (Tis) verbunden sind, die in Zugriffsleitungen angeordnet sind, die jeweils über eine Auswahlleitung (SELs) gesteuert werden, wobei eine einzige Spalte mit der Bitleitung elektrisch verbunden ist, während die anderen mit dieser Bitleitung verbundenen Spalten mit dieser elektrisch nicht verbunden sind, und die Gates aller Zugriffstransistoren (Tis) einer gleichen Zugriffsleitung mit einer gleichen Auswahlleitung (SELs) verbunden sind, die zweite Verschlüsselungs-Speicherzone (B) aus einer gleichen Mehrzahl von Spalten von Transistoren (Tcjs) besteht, die mit einer Verschlüsselungs-Bitleitung verbunden sind.

4. Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß jede Verschlüsselungs-Bitleitung der zweiten Verschlüsselungs-Speicherzone ein Vorladesystem aufweist, ein Polarisationssystem vom gleichen Typ wie dasjenige der anderen Bitleitungen der ersten Programmspeicherzone.

5. Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Verschlüsselungs-Bitleitung(en) und die Transistoren, welche mindestens eine entsprechende Spalte der Verschlüsselungs-Bitleitung der zweiten Verschlüsselungs-Speicherzone bildet/bilden, in das Netz von Transistoren der Bitleitungen der ersten Speicherzone integriert sind, wobei das Gate eines jeden der Transistoren von einer oder mehreren Spalten der Verschlüsselungs-Bitleitung über eine gleiche Wortleitung mit den Gates der Transistoren der zur gleichen Leitung gehörenden ersten Datenspeicherzone verbunden ist.

6. Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß bei einem durch Wörter mit k Bits codierten Datenfeld jedes entsprechende Rangbit eine Speicherzone (A) und eine Speicherzone (B) besitzt.

7. Speicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der logische Operator (C) ein Operator vom ausschließenden ODER-Typ ist.

8. Speicher nach Anspruch 7, dadurch gekennzeichnet, daß bei einem durch Wörter mit k Bits auf k Bits codierten Datenfeld der logische Operator k einzelne ausschließende ODER-Operatoren zum Ausgeben der verschlüsselten Information aufweist.