DE69320720T2

DE69320720T2 - Detektion eines Synchronisationssignals und Datendemodulation

Info

Publication number: DE69320720T2
Application number: DE69320720T
Authority: DE
Inventors: Yasuyuki C/O Patents Division Shinagawa-Ku Tokyo 141 Chaki; Hiroyuki C/O Patents Division Shinagawa-Ku Tokyo 141 Ino
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-06-30
Filing date: 1993-06-29
Publication date: 1999-03-11
Anticipated expiration: 2013-06-30
Also published as: JP3395210B2; KR940006109A; TW218942B; JPH0620391A; EP0577401A3; KR100271554B1; EP0577401A2; DE69320720D1; US5646966A; EP0577401B1

Description

Detektion eines Synchronisationssignals und Datendemodulation

Diese Erfindung betrifft einen Synchronisationssignaldetektor zum Detektieren von Synchronisationssignalen oder Rahmensynchronisationssignalen wie solche, die auf ein Aufzeichnungsmedium aufgezeichnet werden können, ein Verfahren zum Detektieren von Synchronisationssignalen und einen Demodulator zum Demodulieren von Daten wie solche, die auf einem Aufzeichnungsmedium gespeichert sind.
Auf einem Aufzeichnungsmedium wie einer optischen Platte, Magnetplatte oder einer magneto-optischen Platte, werden Synchronisationssignale (Rahmensynchronisationssignale, Synchronisationsmuster, Sync-Muster) normalerweise so aufgezeichnet, daß sie später zur Signalwiedergabe benutzt werden können. In einer zuvor vorgeschlagenen Anordnung zum Detektieren dieser Synchronisationssignale sind, wie in Fig. 6 gezeigt, eine Anzahl von D- Typ(Datentyp)-Flipflops 65&sub0; bis 65M entsprechend der Länge des Musters des Synchronisationssignals in einem Datenfeld angeordnet. D.h., eine Anzahl von D-Flipflops, die gleich der Bitlänge des Synchronisationssignals ist, sind in einem Feld angeordnet. Die Ausgangssignale der D-Flipflops werden in der Form eines geeigneten Musters entsprechend dem Synchronisationsmuster durch ein UND-Gatter 68 addiert, so daß entschieden wird, ob oder ob nicht das Eingangssignal das Synchronisationssignal ist.
RF(Hochfrequenz)-Signale, die durch einen optischen Aufnehmer durch Lesen von Pits oder von Signalaufzeichnungsbereichen auf einem Aufzeichnungsmedium, wie einer optischen Platte oder einer magneto-optischen Platte, erzeugt werden, oder RF-Signale, die durch einen Magnetkopf durch Lesen der Pits oder der Aufzeichnungsbereiche auf einer Oberfläche eines Mediums erzeugt werden, werden einem Eingangs(signal)anschluß, wie dem Eingangsanschluß 61 in Fig. 6, zugeführt.
Diese RF-Signale werden einem Binärwertdetektor 62 zugeführt, der auf der Basis von Taktsignalen betrieben wird, die ihm von einem Anschluß 64 zugeführt werden, zum Übersetzen der Eingangs-RF-Signale in Binärwert-Signale aufgrund von vorbestimmten Pegeln als Schwellwertpegel.
Die Ausgangs-Binärwert-Signale von dem Binärwert-Signaldetektor 62 werden zu einer Anzahl reihengeschalteter D-Flipflops 65&sub0; bis 65M übertragen, die der Länge M des Musters des Synchronisationssignals, das zu detektieren ist, entspricht. Von diesen D-Flipflops 65&sub0; bis 65M, die durch die Taktsignale betrieben werden, werden nichtinvertierte Ausgangssignale oder invertierte Ausgangssignale entsprechend dem Muster des durch das entsprechende Format vorgeschriebenen Synchronisationssignals in Abhängigkeit von dem "H"-Aktiv- oder "L"- Aktivzustand der Schaltung, wie er entsprechend dem vorgeschriebenen Synchronisationsmuster durch das Format ausgewählt worden ist, ausgegeben.
Die nichtinvertierten Ausgangssignale oder die invertierten Ausgangssignale von den D- Flipflops 65&sub0; bis 65M werden dem UND-Gatter 68 zugeführt. Das UND-Gatter 68 nimmt die Logik-Summe der nichtinvertierten oder invertierten Ausgangssignale, so daß ein Signal, das die Detektion des Synchronisationssignals anzeigt, ausgegeben wird, wenn das Muster der Binärwert-Signale entsprechend den Eingangs-RF-Signalen ein Muster wird, das charakteristisch für das Synchronisationssignal ist. Dieses charakteristische Muster ist ein Muster, das in irgendwelchen anderen Daten nicht auftritt. Das Ausgangssignal des UND-Gatters 68 wird als ein Synchronisationssignal-Detektionsausgangssignal bei einem Ausgangssignalanschluß 69 ausgegeben.
Es wird bemerkt, daß, wenn das ursprüngliche Signal die Form von invertierten "Nicht-zurückzu-Null-(NRZI)-Signalen ("non-return-to-zero-inverted") besitzt, in denen der Signalzustand nur invertiert ist, wenn die Bitinformationsdaten "1" sind und das Synchronisationsmuster in der Form von NRZ(non-return-to-zero)-Signalen sind, so daß der Signalzustand bei einer Grenze zwischen den Bitinformationsdaten invertiert ist, eine zusätzliche Schaltung ähnlich der in Fig. 6 gezeigten, nebeneinander bereitgestellt werden muß. Ein Ausgangssignal der zusätzlichen Schaltung und ein Ausgangssignal der in Fig. 6 gezeigten Schaltung werden in ein nicht gezeigtes ODER-Gatter eingegeben, so daß ein ODER-Ausgangssignal als Synchronisationssignal-Detektierausgangssignal erzeugt wird.
In der oben beschriebenen Anordnung zum Detektieren der Synchronisationssignale können mehrere Synchronisationssignale mit verschiedenen Mustern durch willkürliches Kombinieren der Ausgangssignale der D-Flipflops in Übereinstimmung mit verschiedenen Mustern, die charakteristisch für Synchronisationssignale sind, detektiert werden.
Falls jedoch mit der oben beschriebenen Anordnung zum Detektieren der Synchronisationssignale die Musterlänge des Synchronisationssignals wächst, wird es erforderlich, daß eine größere Anzahl von D-Flipflops in dem Feld angeordnet wird, was zu einer vergrößerten Schaltung führt.
Mit der oben beschriebenen Anordnung ist es erforderlich ein UND-Gatter bereitzustellen, das eine Anzahl von Eingangssignalanschlüssen besitzt, die der Bitlänge des Synchronisationssignalmusters entspricht, was zu einer weiteren Vergrößerung der Schaltungsgröße führt. Falls das UND-Gatter in mehrere UND-Gatter-Elemente zum Verkleinern der Schaltungsgröße unterteilt wird, akkumulieren sich Verzögerungszeiten der UND-Gatter-Elemente und der zugehörigen Schaltungen zu einer geringeren Geschwindigkeit, die durch die Schaltungselemente erforderlich ist.
Falls in dem Fall der Unterteilung der UND-Gatter beispielsweise ein D-Flipflop als ein Halbe- Speicher (latch) zum Aufrechterhalten der Betriebsgeschwindigkeit angehängt wird, werden Verzögerungszeiten gleichfalls für die Synchronisationssignaldetektion in der selben Weise wie oben beschrieben erzeugt.
EP-A-0 455 267 offenbart ein Datendemodulationssystem, das Synchronisationssignaldetektion benutzt.
Diese Erfindung stellt einen Synchronisationssignaldetektor zum Detektieren von Synchronisationssignalen bereit, die in Hochfrequenz(RF)-Signale eingebettet sind, wobei der Synchronisationssignaldetektor aufweist:
Signaldetektiermittel zum Empfangen der RF-Signale und zum Erzeugen von Binärwert- Signalen aufgrund von bestimmten Pegeln der empfangenen RF-Signale;
gekennzeichnet durch:
Flankendetektiermittel zum Detektieren von Übergansflanken in den Binärwert-Signalen, die durch das Signaldetektiermittel erzeugt worden sind und zum Erzeugen eines entsprechenden Pulses in Abhängigkeit von jeder detektierten Übergangsflanke;
Zählmittel zum Zählen von Takten, die durch eine externe Quelle zwischen jeder Übergangsflanke, die durch das Flankendetektiermittel detektiert wird, erzeugt werden und zum Ausgeben der Zählwerte;
mehrere Signalspeichermittel in Folge, wobei ein erstes Signalspeichermittel so angeordnet ist, daß die Zählwerte von dem Zählmittel empfangen und gehalten werden, und jedes darauffolgende Signalspeichermittel so angeordnet ist, daß die Zählwerte empfangen und gehalten werden und die auf diese Weise gehaltenen Zählwerte an ein nächstes darauffolgendes Signalspeichermittel jedesmal übertragen werden, wenn eine Übergangsflanke durch das Flankendetektiermittel detektiert worden ist;
mehrere Vergleichsmittel zum Vergleichen einer entsprechenden Anzahl von Zählungen der Takte, die zwischen Flanken eines vorherbestimmten Synchronisationsmusters erzeugt werden, mit Zählwerten, die von den mehreren Signalspeichermitteln und von den Zählmitteln gehalten werden, und zum Ausgeben entsprechender Signale, die die vollständige Koinzidenz für jeden Vergleicher anzeigen, wobei die Anzahl für die Vergleichsmittel um eins größer als die Anzahl der Signalspeichermittel ist; und
Entscheidungsmittel zum Empfangen der von der Anzahl der Vergleichsmittel ausgegeben Signale und eines Ausgangssignals des Flankendetektiermittels und zum Ausgeben eines gefundenen Signals, wenn alle empfangenen Ausgangssignale anzeigen, daß das Signal, das von dem Signaldetektor empfangen worden ist mit dem vorbestimmten Synchronisationssignal übereinstimmt.
Diese Erfindung stellt ferner ein Verfahren zum Detektieren von Synchronisationssignalen, die in Hochfrequenz(RF)-Signale eingebettet sind, bereit, wobei das Verfahren die Schritte auf weist:
Empfangen eines RF-Signals; und
Erzeugen von Binärwert-Signalen aufgrund von bestimmten Pegeln der RF-Signale; gekennzeichnet durch:
Detektieren von Übergangsflanken in den Binärwert-Signalen;
Erzeugen eines entsprechenden Pulses in Abhängigkeit von jeder detektierte Übergangsflanke;
Zählen der Takte, die durch eine externe Quelle zwischen jeder detektierten Übergangsflanke erzeugt worden sind, um Zählwerte zu erzeugen;
Halten von mehreren aufeinander folgenden Zählwerten;
Vergleichen einer entsprechenden Anzahl von Zählwerten der Takte, die zwischen Flanken eines vorbestimmten Synchronisationsmusters erzeugt worden sind, mit den gehaltenen vorherigen Zählwerten und einem gegenwärtigen Zählwert und Ausgeben von Koinzidenzsignalen, die jeweilige vollständige Koinzidenzen anzeigen; und
Entscheiden unter Benutzung der Koinzidenzsignale und der Pulse, die die Übergangsflanken anzeigen, ob alle Koinzidenzsignale und die Pulse anzeigen, daß das RF-Signal mit dem Synchronisationssignal übereinstimmt.
Ausführungsbeispiele der vorliegenden Erfindung stellen einen Synchronisationssignalgenerator und ein Verfahren zum Detektieren von Synchronisationssignalen bereit, bei denen das Synchronisationssignal wirksam mit einer kurzen Verzögerungszeit und durch einen einfachen Schaltungsaufbau sogar dann detektiert werden kann, wenn das Synchronisationsmuster eine große Länge besitzt.
Die vorliegende Erfindung stellt ferner einen Demodulator bereit, der den Synchronisationsdetektor, der in dieser Offenbarung beschrieben wird, benutzt.
Ausführungsbeispiele der Erfindung werden nun mit Bezug zu den beigefügten Zeichnungen beschrieben. Es zeigen:
Fig. 1 ist ein schematisches Blockschaltungsdiagramm, das einen Synchronisationssignaldetektor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 2 ist ein Signalformdiagramm, das ein Beispiel eines Synchronisationssignalmusters zeigt.
Die Fig. 3(a), 3(b), 3(c), 3(d), 3(e), 3(f) und 3(g) sind Diagramme, die die Signalform und die Anzahl der Takte zur Darstellung des Betriebs verschiedener Teile des in Fig. 1 gezeigten Detektors zeigen.
Fig. 4 ist eine Signalformdiagramm zur Darstellung einer Zulässigkeit bei der Detektion von Synchronisationssignalen gemäß der vorliegenden Erfindung.
Fig. 5 ist ein Blockdiagramm zum Darstellen eines Demodulators gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
Fig. 6 ist ein Blockdiagramm zum Darstellen einer Anordnung eines früher vorgeschlagenen Synchronisationssignaldetektors.
Wie in Fig. 1 gezeigt, beinhaltet ein Synchronisationssignaldetektor gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, der zum Ausführen eines Verfahrens zum Nachweisen von Synchronisationssignalen, das die vorliegende Erfindung ausführt, benutzt wird, ein Binärwert-Signaldetektor 2 zum Detektieren von Binärwert-Signalen aufgrund von vorbestimmten Pegeln; einen Flankendetektor 3 zum Erzeugen einer Pulsfolge aufgrund von Flankenabschnitten, die aus den detektierten RF-Signalen extrahiert wurden; einen Zähler 6 zum Zählen der Takte, die zwischen den extrahierten Flankenabschnitten erzeugt wurden; eine Anzahl N von Speicherschaltungen 5&sub1; bis 5N (latch) zum Halten der Zählungen der Takte zwischen den Flankenabschnitten und zum Übertragen der auf diese Weise gehaltenen Taktzählungen an den nächsten Speicher jedesmal dann, wenn der Übergang des RF-Signals auftritt; eine Anzahl (N+1) von Wertkoinzidenzschaltungen 70 bis 7N als Vergleichsmittel zum Vergleichen einer Anzahl von Takten, die zwischen Übergängen des Synchronisationsmusters erzeugt werden, und den Taktzählungen, die von den Speicherschaltungen 5&sub1; bis 5N und dem Zähler 6 gehalten werden, und zum Ausgeben eines Signals, das die Koinzidenz zwischen der Anzahl der Takte zwischen den Flankenabschnitten und den. Taktzählungen der Abstände zwischen Übergängen des Synchronisationsmusters in dem Fall vollständiger Koinzidenz zwischen den zwei Taktzählungen anzeigt, und ein UND-Gatter 8 als Entscheidungsmittel zum Nehmen einer Logik-Summe der Ausgangssignale der Anzahl (N+1) der Wertkoinzidenzschaltungen 7&sub0; bis 7N und eines Ausgangssignals des Flankendetektors 3, so daß eine Entscheidung erfolgt, ob oder ob nicht die Signalübergangsmuster koinzident mit allen Übergangsmustern des Synchronisationssignals sind.
Die Anzahl der Speicherschaltungen 5&sub1; bis 5N ist so gewählt, daß sie gleich oder um eins geringer als die Anzahl der Übergänge des Synchronisationsmusters ist.
Es wird bemerkt, daß der Synchronisationssignaldetektor und das Verfahren zum Detektieren von Synchronisationssignalen, das die vorliegende Erfindung ausführt, wirksam sind, wenn das Synchronisationssignalmuster eine größere Länge und der Abstand zwischen den Flanken im Vergleich zu einer Detektion der Binärwert-Signale, die dem NRZI-Muster folgt, lang sind, d.h. mit anderen Worten, wenn die Abstände zwischen Flanken im Vergleich zu dem NRZI- Muster lang sind. Ein Beispiel eines solchen Musters ist in Fig. 2 gezeigt, wobei die Bitlängen 35T, 23T und 27T sind.
Nimmt man das Synchronisationsmuster, das in Fig. 2 gezeigt ist, als Beispiel, wird die Anordnung der Fig. 1 im folgenden mit Bezug zu den Fig. 3(a) bis (g) erläutert, die die Signalformen an verschiedenen Punkten und der Taktzählungen zeigen.
In der in Fig. 1 gezeigten Anordnung werden RF-Signale, die durch Lesen von Pits oder Signalaufzeichnungsbereichen auf einem Aufzeichnungsmedium, wie einer optischen Platte oder einer magneto-optischen Platte, durch einen optischen Abnehmer erzeugt werden, oder RF-Signale, die durch Lesen der Pits oder der Aufzeichnungsbereiche auf einer magnetischen Oberfläche durch einen Magnetkopf erzeugt werden, einem Eingangssignalanschluß 1, wie in Fig. 3(a) gezeigt, zugeführt.
Diese RF-Signale werden einem Binärwert-Signaldetektor 2 zugeführt zum Übersetzen der Eingangs-RF-Signale in entsprechende Binärwert-Signale aufgrund der zuvor erwähnten vorbestimmten Pegel als Schwellwertpegel. Beispielsweise würde das RF-Signal, das in Fig. 3(a) gezeigt ist, in das Binärwert-Detektionssignal, das in Fig. 3(c) gezeigt ist, übersetzt werden.
Die Binärwert-Signale von dem Binärwert-Signaldetektor 2 werden zu dem zuvor erwähnten Flankendetektor 3 übertragen, der auf der Basis von Takten vom Anschluß 4, der eine Taktzeitsteuerung, wie in Fig. 3(b) gezeigt ist, besitzt, betrieben. Der Flankendetektor 3 erzeugt eine Pulsfolge von den Flankenabschnitten, die aus dem Binärwert-Signal, das von dem Binärwert-Signaldetektor 2 erzeugt worden ist, extrahiert worden sind. Der Flankendetektor 3 extrahiert Flankenabschnitte der Binärwert-Signale und erzeugt Flankendetektionssignale, wie in Fig. 3(d) gezeigt. Diese NRZI-Signale entsprechen den Flankenabschnitten der Binärwert- Signale, die das NRZ-Muster besitzen.
Die Flankendetektionssignale von dem Flankendetektor 3 werden einem Löschanschluß des Zählers 6 und Ladeanschlüssen der Speicherschaltungen 5&sub1; bis 5N sowie dem UND-Gatter 8 zugeführt. Ferner werden Takte vom Anschluß 4 den Taktanschlüssen des Zählers 6 und der Speicherschaltungen 5&sub1; bis 5N zugeführt.
Der Zähler 6 besitzt eine Zählkapazität, mit der es möglich ist, die Anzahl der Takte des längsten Übergangsmusters der Synchronisationssignale, die zu detektieren sind, zu zählen, und er zählt die Anzahl der Takte zwischen den Flanken. Die Anzahl der gezählten Takte ist damit der Abstand zwischen Übergängen, die in dem Synchronisationssignal erzeugt werden.
Die Speicherschaltungen 5&sub1; bis 5N spielen die Rolle der Zählwerte des Zählers 6 und des Übertragens der Zählwerte, die von diesem gehalten werden zu der nächsten Speicherschaltung jedesmal, wenn ein Übergang des Binärwert-Signals auftritt. Auf diese Weise halten die Speicherschaltungen 5&sub1; bis 5N die Hysterese der Taktzählungen zwischen Übergängen der Binärwert-Signale.
Die Anzahl der erforderlichen Speicherschaltungen entspricht der Anzahl der Übergänge in dem Synchronisationssignal. Speziell die Anzahl N der Speicherschaltungen ist gleich der Anzahl der Übergänge in dem Synchronisationsmuster minus eins, wie oben beschrieben. Bei dem vorliegenden Ausführungsbeispiel, bei dem Synchronisationsmuster drei Übergänge besitzt, wie in Fig. 2 gezeigt, ist N = 2. Diese zwei Speicherschaltungen, eine erste Speicherschaltung 5&sub1; und eine zweite Speicherschaltung 52, speichern die Taktzählungen des Zählers 6, wie in Fig. 3(f) gezeigt.
Ausgangssignale des Zählers 6 und der Speicherschaltungen 5&sub1; und 5&sub2; werden den zugehörigen Wertkoinzidenzschaltungen 7&sub0; bis 7N jeweils zugeführt. Diese Wertkoinzidenzschaltungen 70 bis 7N vergleichen die Anzahl der Takte zwischen Übergängen der Synchronisationsmusters und jeweilige Taktzählungen entsprechend dem Abstand zwischen den Übergängen, wie sie von den Speicherschaltungen 5&sub1; bis 5N und dem Zähler 6 gespeichert sind, und geben ein Signal aus, das die Koinzidenz zwischen der Anzahl der Takte zwischen den Flankenabschnitten und den Taktzählungen zwischen Übergängen der Synchronisationsmuster anzeigt, wenn das Ergebnis des Vergleichs eine vollständige Koinzidenz anzeigt. Falls die Anzahl N der Speicherschaltungen, wie oben beschrieben, zu 2 gewählt worden ist, ist die Anzahl (N+1) der Wertkoinzidenzschaltungen gleich 3.
Auf diese Weise ergeben, wenn das wie in Fig. 2 gezeigte Synchronisationsmuster verwendet wird, die Wertkoinzidenzschaltungen 7&sub0;, 7&sub1; und 7&sub2; der Wertkoinzidenzschaltungen 7&sub0; bis 7N, die zugehörig zu dem Zähler 6, der Speicherschaltung 5&sub1; bzw. der Speicherschaltung 5&sub2; sind, Wertkoinzidenzsignale aus, wenn die Taktzählungen des Zählers 6 der Speicherschaltung 5&sub1; und der Speicherschaltung 5&sub2; gleich 26, 22 bzw. 34 sind.
Die Ausgangssignale dieser Wertkoinzidenzschaltungen 7&sub0; bis 7N werden zu dem UND-Gatter 8 übertragen, dem auch ein Flankendetektionssignal von dem Flankendetektor 3 zugeführt wird. Das UND-Gatter 8 bestimmt dann die Logik-Summe der Ausgangssignale der Wertkoinzidenzschaltungen 7&sub0; bis 7N und des Ausgangssignals des Flankendetektors 3, um eine Entscheidung zu treffen, ob oder ob nicht die Übergangsmuster des Binärwert-Signals mit allen Übergangsmustern des Synchronisationssignals übereinstimmen.
Ein Ausgangssignal des UND-Gatters 8, das die Koinzidenz der Übergangsmuster der Binärwert-Signale, die von der UND-Schaltung 8 ausgegeben werden, mit allen Übergangsmustern des Synchronisationssignals anzeigt, wird beim Ausgangsanschluß 9 als ein Synchronisationssignal-Detektionsausgangssignal des vorliegenden Synchronisationssignaldetektors ausgegeben.
Das letzte Flankendetektionsausgangssignal des Flankendetektors 3 wird dem UND-Gatter 8 zugeführt, so daß angezeigt wird, daß das 27T-Signal in dem Beispiel der Fig. 3(a) bis (g) zu einem Ende gekommen ist. Sollte das letzte Flankendetektionssignal nicht zu dem UND-Gatter 8 übertragen werden, würde das Synchronisationssignal-Detektionsausgangssignal von dem UND-Gatter 8 erzeugt werden, obwohl das letzte Signal nicht das 27T-Signal, sondern ein 28T-Signal ist, so daß eine Signalform 34T-23T-28T als ein Synchronisationssignal aufgefaßt werden würde.
Mit dem oben beschriebenen Ausführungsbeispiel wird es durch Bereitstellen eines Zählsatzes oder einer Gruppe bestehend aus einem Zähler, mehreren Speicherschaltungen wie, dem Synchronisationssignaldetektor oder einem Detektor zum Detektieren von Rahmensynchronisationssignalen, möglich, auf D-Flipflops, die alle der Synchronisationsmuster des bereits vorgeschlagenen Gerätes, wie oben beschrieben, genügen, zu verzichten, während es auch möglich wird, Eingangssignale für das UND-Gatter 8 zu haben, die im Voraus aufgrund von lokalisierten einzelnen Elementen zum Detektieren des Abstandes zwischen den Übergängen verteilt werden. Das Ergebnis ist, daß die Schaltungsgröße verringert werden kann und die erforderliche Betriebsgeschwindigkeit der Schaltungselemente verringert werden kann. Damit wird es mit dem vorliegenden Ausführungsbeispiel möglich, ein Synchronisationssignal in Binärwert- Modulationscodedaten zu finden, das für ein längeres Zeitintervall als ein Takt erhalten bleibt und längere Abstände zwischen Übergängen in den wiedergegebenen Detektionswerten besitzt.
Es ist gelegentlich erwünscht, daß die Synchronisationssignale mit einer bestimmten Zulässigkeit detektiert werden, d.h. daß eine Zulässigkeit für bestimmte Mehrdeutigkeiten in dem Abstand zwischen Übergängen für das Synchronisationsmuster erforderlich sind. Obwohl das Synchronisationssignal mit einer bestimmten Ungenauigkeit in der oben beschriebenen Detektionsbetriebsart nachgewiesen werden kann, würde solch eine Betriebsart wirksam sein, wenn die Synchronisationssignale in einem bestimmten Maß sogar dann nachgewiesen werden sollen, wenn das Taktextraktionssystem nicht befriedigend arbeitet. In solch einem Fall können Ungleichheitskoinzidenzschaltungen für die Wertkoinzidenzschaltungen 7&sub0; bis 7N der Fig. 1 eingetauscht werden, so daß Synchronisationsdetektion mit einer bestimmten Zulässigkeit in dem Synchronisationssignaldetektor realisiert wird.
Die Einrichtung für die modifizierte Betriebsart der Detektion ist in Fig. 4 zusammen mit dem zuvor erläuterten Ausführungsbeispiel gezeigt und beinhaltet wie in Fig. 1 gezeigt, einen Binärwert-Signaldetektor 2 zum Detektieren von Binärwert-Signalen aufgrund von vorbestimmten Pegeln; einen Flankendetektor 3 zum Erzeugen einer Pulsfolge aufgrund von Flankenabschnitten, die von den detektierten RF-Signalen extrahiert werden; einen Zähler 6 zum Zählen der Takte, die zwischen den extrahierten Flankenabschnitten erzeugt werden; eine Anzahl N von Speicherschaltungen 5&sub1; bis 5N zum Halten der Zählwerte der Takte zwischen den Flankenabschnitten und zum Übertragen der so gehaltenen Zählungen auf den nächsten Speicher jedesmal, wenn der Übergang der RF-Signal auftritt; eine Anzahl (N+1) von Ungleichheitskoinzidenzschaltungen 10&sub0; bis 10N als Vergleichsmittel zum Vergleichen der Anzahl der Takte, die zwischen Übergängen des Synchronisationsmusters erzeugt worden sind, und den Taktzählungen, die von den Speicherschaltungen 5&sub1; bis 5N und dem Zähler 6 gehalten werden, und zum Ausgeben eines Signals, das die Koinzidenz zwischen der Anzahl der Takte zwischen den Flankenabschnitten und den Zählungen der Abstände zwischen Übergängen der Synchronisationsmuster in dem Fall, bei dem die Differenz zwischen den zwei Taktzählungen innerhalb eines bestimmten Bereichs ist, anzeigt und ein UND-Gatter 8 als Entscheidungsmittel zum Bestimmen der Logik-Summe der Ausgangssignale der Anzahl (N+1) der Ungleichheitskoinzidenzschaltungen 10&sub0; bis 10N und einem Ausgangssignal des Flankendetektors 3, um eine Entscheidung zu erhalten, ob oder ob nicht die Signalübergangsmuster mit allen Übergangsmustern der Synchronisationssignale übereinstimmen.
Die vorliegende modifizierte Betriebsart der Detektion unterscheidet sich von dem vorhergehenden Ausführungsbeispiel in dem Aufbau der Ungleichheitskoinzidenzschaltungen 10&sub0; bis 10N, die in Abhängigkeit von den Ausgangssignalen des Zählers 6 und der Speicherschaltungen 5&sub1; bis 5N betrieben werden. D.h. die Entscheidung in den Ungleichheitskoinzidenzschaltungen 10&sub0; bis 10 N ist für eine vollständige Koinzidenz nicht gegeben, wie in dem vorherigen Ausführungsbeispiel, sondern ist für eine Koinzidenz innerhalb eines bestimmten Zulässigkeitsbereiches (Toleranzbereiches) gegeben. Auf diese Weise wird die Detektion der Synchronisationssignale mit einer Zulässigkeit von ±1 in Bezug auf das Synchronisationssignalmuster, das in Fig. 2 gezeigt ist, gegeben.
Die Modulationscodierung, die in dem vorliegenden Ausführungsbeispiel verwendet wird, ist eine Codierung variabler Länge (d, k; m, n; r), die unterschiedliche Codewortlängen in Abhängigkeit von den Eingangsdatenwortlängen benutzt. Die Codierung variabler Länge wird ausgedrückt als (d, k; m, n; r), wobei d, k eine Randbedingung darstellt, die einer Folge von derselben Symbolinformation auferlegt wird, d die minimale Länge eines Symbols "0" darstellt, k die maximale Länge des Symbols "0" darstellt, m die Basisdatenlänge darstellt, n die Basiscodelänge darstellt, n/m ein Umsetzverhältnis und r die Basisdatenlänge der Umsetzung (Randbedingungslänge) darstellt. Beispielsweise wird das sog. 2-7RLL, das bei einer Festplatte verwendet wird, als (2, 7; 1, 2; 4) Code ausgedrückt.
Bei dem vorliegenden Ausführungsbeispiel wird angenommen, daß ein (4, 22; 2, 5; 5) Modulationscode, wie er unten in Tabelle 1 gezeigt ist, als ein (d, k; m, n; r) Code benutzt wird. In einem solchen Fall werden die Synchronisationssignale (21T, 23T) und (23T, 21T). Die Anzahl der Ebenen der Speicherschaltung ist Eins und die Zählungen, die durch die Wert- oder Ungleichheitskoinzidenzschaltungen zu vergleichen sind, sind (Zähler, Speicher) = (20, 22) oder (22, 20). Da andererseits der (d, k; m, n; r) Code zwei Synchronisationssignale hat, ist die Anzahl der Wert- Ungleichheitskoinzidenzschaltungen, die bereitgestellt wird, zwei für jeden Speicher und den Zähler. Tabelle 1
Der Demodulator gemäß einem Ausführungsbeispiel der vorliegenden Erfindung wird erläutert.
Der vorliegende Demodulator wird zum Decodieren der oben beschriebenen Codedaten variabler Länge benutzt. Wie in Fig. 5 gezeigt, beinhaltet der Demodulator eine Synchronisationssignal-Detektierschaltung 52, die wie in Fig. 1 gezeigt aufgebaut ist; eine Zeitsteuerschaltung 53 zum Detektieren einer Blockgrenze der Codedaten variabler Länge aufgrund von dem Synchronisationssignal, das durch den Synchronisationssignaldetektor 52 detektiert worden ist, und eine Codelängendetektierschaltung 54 zum Detektieren einer Codelänge der Codedaten variabler Länge. Die Demodulationsvorrichtung beinhaltet auch eine Datendemodulationsschaltung 55 zum Demodulieren der Codedaten variabler Länge auf der Basis von N-Bit in ursprüngliche Daten basierend auf M-Bit gemäß einer Demodulationstabelle als ein Gegenstück zu der Modulationstabelle, die für die Codierung variabler Länge benutzt wird, basierend auf den Codelängendaten, die durch die Codelängendetektierschaltung 54 detektiert werden, und Ausgangsdaten der Zeitsteuerüberwachungsschaltung 53. Schließlich beinhaltet die Demodulationsvorrichtung eine externe Schnittstelle 56, zu der die ursprünglichen Daten, die durch die Datendemodulationsschaltung 55 demoduliert worden sind, und ein Ausgangssignal der Zeitsteuerschaltung 53 eingegeben werden und die ein Anpassen zwischen den ursprünglichen Daten und einer nachfolgenden Schaltung, die hier nicht gezeigt ist, bewirkt.
Mit Bezug zu Fig. 5 werden Daten, die von einem Aufzeichnungsmedium wie einer optischen Platte ausgelesen worden sind, einem Eingangsanschluß 51 zugeführt. Die oben erläuterten Synchronisationssignale werden durch den Synchronisationssignaldetektor 52 von den Daten, die diesem zugeführt werden, detektiert. Aufgrund der Synchronisationssignale, die durch den Detektor 52 detektiert worden sind, erzeugt die Zeitsteuerüberwachungsschaltung 53 Zeitsteuersignale, die zur Zeitsteuerung während der Datendemodulation verwendet werden.
Da es mit der Codierung variabler Länge erforderlich ist, eine Codelänge für die Datendemodulation zu detektieren, wird die Codelänge durch die Codelängendetektierschaltung 54 detektiert. Unter Benutzung der Codelängendaten von der Codelängendetektierschaltung 54 und den Zeitsteuersignalen von der Zeitsteuerschaltung 53 demoduliert die Datendemodulations schaltung 55 Daten, die dem Eingangsanschluß 51 zugeführt werden. Demodulierte Daten von der Datendemodulationsschaltung 55 werden an die externe Schnittstelle 56 übertragen, die die Anpassung mit der nachfolgenden Schaltung ausführt, basierend auf dem Zeitsteuersignal. Beispielsweise übersetzt die externe Schaltung 56 die 10-Bit-Daten von der Datendemodulationsschaltung 55 in 8-Bit-Daten, um die sich ergebenden Daten auszugeben. Ein Ausgangssignal der externen Schnittstelle 26 wird bei einem Ausgangsanschluß 57 als demodulierte Daten ausgegeben.
Obwohl bevorzugte Ausführungsbeispiele der Erfindung beschrieben worden sind, können verschiedene Änderungen und Modifikationen ohne den Umfang der Erfindung zu verlassen gemacht werden, wie sie in den beigefügten Ansprüchen definiert ist.

Claims

1. Synchronisationssignaldetektor zum Detektieren von Synchronisationssignalen, die in Hochfrequenz(RF)-Signale eingebettet sind, wobei der Synchronisationssignaldetektor aufweist:

Signaldetektiermittel (2) zum Empfangen der RF-Signale und zum Erzeugen von Binärwert-Signalen aufgrund von vorbestimmten Pegeln der empfangenen RF- Signale;

gekennzeichnet durch:

Flankendetektiermittel (3) zum Detektieren von Übergangsflanken in den Binärwert-Signalen, die durch das Signaldetektiermittel (2) erzeugt worden sind und zum Erzeugen eines entsprechenden Pulses in Abhängigkeit von jeder detektierten Übergangsflanke;

Zählmittel (6) zum Zählen von Takten, die durch eine externe Quelle zwischen jeder Übergangsflanke, die durch das Flankendetektiermittel (3) detektiert wird, erzeugt werden und zum Ausgeben der Zählwerte;

mehrere (N) Signalspeichermittel (5&sub1; - 5N) in Folge, wobei ein erstes Signalspeichermittel so angeordnet ist, daß die Zählwerte von dem Zählmittel empfangen und gehalten werden, und jedes darauffolgende Signalspeichermittel so angeordnet ist, daß die Zählwerte empfangen und gehalten werden und die auf diese Weise gehaltenen Zählwerte an ein nächstes darauffolgendes Signalspeichermittel jedesmal übertragen werden, wenn eine Übergangsflanke durch das Flankendetektiermittel (3) detektiert worden ist;

mehrere (N + 1) Vergleichsmittel (70 - 7N) zum Vergleichen einer entsprechenden Anzahl von Zählungen der Takte, die zwischen Flanken eines vorherbestimmten Synchronisationsmusters erzeugt werden, mit Zählwerten, die von den mehreren Signalspeichermitteln (5&sub1; - 5 V) und von den Zählmitteln (6) gehalten werden, und zum Ausgeben entsprechender Signale, die die vollständige Koinzidenz für jeden Vergleicher anzeigen, wobei die Anzahl (N + 1) für die Vergleichsmittel um eins größer als die Anzahl (N) der Signalspeichermittel ist; und

Entscheidungsmittel (8) zum Empfangen der von der Anzahl (N + 1) der Vergleichsmittel (7&sub0; - 7N) ausgegebenen Signale und eines Ausgangssignals des Flankendetektiermittels (3) und zum Ausgeben eines gefundenen Signals, wenn alle empfangenen Ausgangssignale anzeigen, daß das Signal, das von dem Signaldetektor empfangen worden ist mit dem vorbestimmten Synchronisationssignal übereinstimmt.

2. Detektor gemäß Anspruch 1, in dem die mehreren Vergleichsmittel auch so betreibbar sind, daß die entsprechenden die Koinzidenz anzeigenden Signale ausgegeben werden, wenn die Unterschiede zwischen den Flanken der Synchronisationsmuster und den Zählwerten innerhalb eines vorbestimmten Bereichs liegen.

3. Synchronisationssignaldetektor wie in Anspruch 1 oder 2 beansprucht, bei dem die Anzahl (N) der Signalspeichermittel (5&sub0; - 5N) um eins geringer ist als die Anzahl der Übergänge in dem Synchronisationsmuster, das von der Anzahl (N + 1) der Vergleichsmittel (7&sub0; - 7N) benutzt wird.

4. Demodulator zum Demodulieren eines Signals von Codedaten variabler Länge, wobei der Demodulator aufweist:

einen Synchronisationssignaldetektor (52) gemäß einem der Ansprüche 1 bis 3; Zeitsteuermittel (53) zum Detektieren einer Blockgrenze der Codedaten variabler Länge aufgrund von Synchronisationssignalen, die durch den Synchronisationssignaldetektor (52) detektiert worden sind und zum Ausgeben von Zeitsteuerinformation;

Codelängendetektiermittel (54) zum Detektieren einer Codelänge von Codedaten variabler Länge;

Datendemodulationsmittel (55) zum Demodulieren der codierten Daten variabler Länge in ursprüngliche Daten gemäß einer Demodulationstabelle, die benutzt wird, um die codierten Daten variabler Länge aufgrund einer detektierten Codelänge, die von dem Codelängendetektiermittel (54) ausgegeben wird, und der Zeitsteuerinformation, die durch das Zeitsteuermittel (53) ausgegeben wird, zu decodieren; und

Schnittstellenmittel (56) zum Empfangen der demodulierten ursprünglichen Daten und der Zeitsteuerinformation, die durch das Zeitsteuermittel (53) ausgegeben wird, und zum Anpassen der ursprünglichen Daten an eine nachfolgende Schaltung.

5. Verfahren zum Detektieren von Synchronisationssignalen, die in Hochfrequenz(RF)-Signale eingebettet sind, wobei das Verfahren die Schritte aufweist:

Empfangen eines RF-Signals; und

Erzeugen von Binärwert-Signalen aufgrund von vorbestimmten Pegeln der RF- Signale;

gekennzeichnet durch:

Detektieren von Übergangsflanken in den Binärwert-Signalen;

Erzeugen eines entsprechenden Pulses in Abhängigkeit von jeder detektierten Übergangsflanke;

Zählen der Takte, die durch eine externe Quelle zwischen jeder detektierten Übergangsflanke erzeugt worden sind, um Zählwerte zu erzeugen;

Halten von mehreren aufeinander folgenden Zählwerten;

Vergleichen einer entsprechenden Anzahl von Zählwerten der Takte, die zwischen Flanken eines vorbestimmten Synchronisationsmusters erzeugt worden sind, mit den gehaltenen vorherigen Zählwerten und einem gegenwärtigen Zählwert und Ausgeben von Koinzidenzsignalen, die jeweilige vollständige Koinzidenzen anzeigen; und

Entscheiden unter Benutzung der Koinzidenzsignale und der Pulse, die die Übergangsflanken anzeigen, ob alle Koinzidenzsignale und die Pulse anzeigen, daß das RF-Signal mit dem Synchronisationssignal übereinstimmt.

6. Verfahren gemäß Anspruch 5, bei dem die Koinzidenzsignale ausgegeben werden, wenn die Unterschiede zwischen den Flanken des Synchronisationsmusters und den Zählwerten innerhalb eines vorher bestimmten Bereichs liegen.