JP2757690B2 - 符号一致検出方式 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、入力符号（入力信号）
が所望の符号（信号）に対して不一致要素を含んでいる
場合（以下、入力符号の誤り、又は単に誤りと記す）に
おいても、この不一致要素を許容して入力符号と所望の
符号との一致を検出する符号一致検出方式に関し、特に
複数の誤りを許容する符号一致検出方式に関する。
が所望の符号（信号）に対して不一致要素を含んでいる
場合（以下、入力符号の誤り、又は単に誤りと記す）に
おいても、この不一致要素を許容して入力符号と所望の
符号との一致を検出する符号一致検出方式に関し、特に
複数の誤りを許容する符号一致検出方式に関する。
【０００２】
【従来の技術】従来の符号一致検出方式としては、図５
に示すように、符号不一致検出部５１，シフトレジスタ
５２，論理反転回路５３，微分回路５４，論理和回路５
５及びカウンタ５６を用いる方式がある。符号不一致検
出部５１は、入力符号５０１と所望の符号５００とを入
力してこれらの排他的論理和をとり、符号不一致要素の
みを論理値“１”とした符号を出力する。この符号不一
致検出部５１が出力する符号は、ロード信号５０３によ
り信号線５０２を介してシフトレジスタ５２に転送され
る。シフトレジスタ５２は、入力した符号における論理
値が“１”である要素の数を計数するために、入力した
符号を１要素づつクロック５０４に基づいて出力する。
論理和回路５５は、シフトレジスタ５２の出力と、論理
反転回路５３及び微分回路５４によって作られるパルス
信号との論理和を演算して、シフトレジスタ５２の出力
である符号内要素が“１”のときにパルスを信号線５０
７に出力する。ここで、論理和回路５５がパルスを出力
すると同時に、カウンタ５６は、そのパルスを計数し、
入力符号５０１が誤り許容値以下であるか否かを検査す
る。
に示すように、符号不一致検出部５１，シフトレジスタ
５２，論理反転回路５３，微分回路５４，論理和回路５
５及びカウンタ５６を用いる方式がある。符号不一致検
出部５１は、入力符号５０１と所望の符号５００とを入
力してこれらの排他的論理和をとり、符号不一致要素の
みを論理値“１”とした符号を出力する。この符号不一
致検出部５１が出力する符号は、ロード信号５０３によ
り信号線５０２を介してシフトレジスタ５２に転送され
る。シフトレジスタ５２は、入力した符号における論理
値が“１”である要素の数を計数するために、入力した
符号を１要素づつクロック５０４に基づいて出力する。
論理和回路５５は、シフトレジスタ５２の出力と、論理
反転回路５３及び微分回路５４によって作られるパルス
信号との論理和を演算して、シフトレジスタ５２の出力
である符号内要素が“１”のときにパルスを信号線５０
７に出力する。ここで、論理和回路５５がパルスを出力
すると同時に、カウンタ５６は、そのパルスを計数し、
入力符号５０１が誤り許容値以下であるか否かを検査す
る。
【０００３】図６は、従来の符号一致検出方式の他の例
を示すブロック図である。図６に示す符号一致検出方式
では、所望の符号に対する誤り数が許容値以内の全ての
符号を予め用意し、これらの符号の数と同数の符号一致
検出回路６１，６２，…６ｎに、夫々の符号を信号線６
０１，６０２，…６０ｎから入力し、信号線６００から
入力符号を入力する。符号一致検出回路６１，６２，…
６ｎは、夫々信号線６０１，６０２，…６０ｎから入力
した符号と信号線６００から入力した入力符号とが一致
するかを検査し、この検査結果を夫々論理和回路７０に
出力する。これらにより、論理和回路７０の出力は、入
力符号が、所望の符号に対する誤り数が許容値以内の全
ての符号における何れかの符号と一致したかを示す信号
となる。
を示すブロック図である。図６に示す符号一致検出方式
では、所望の符号に対する誤り数が許容値以内の全ての
符号を予め用意し、これらの符号の数と同数の符号一致
検出回路６１，６２，…６ｎに、夫々の符号を信号線６
０１，６０２，…６０ｎから入力し、信号線６００から
入力符号を入力する。符号一致検出回路６１，６２，…
６ｎは、夫々信号線６０１，６０２，…６０ｎから入力
した符号と信号線６００から入力した入力符号とが一致
するかを検査し、この検査結果を夫々論理和回路７０に
出力する。これらにより、論理和回路７０の出力は、入
力符号が、所望の符号に対する誤り数が許容値以内の全
ての符号における何れかの符号と一致したかを示す信号
となる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た図５に示す従来の符号一致検出方式では、回路規模は
比較的小さなものでよいが、符号内の要素数に比例した
検出時間が必要となるため検出時間が長くなってしまう
という問題点がある。また、上述した図６に示す従来の
符号一致検出方式では、検出時間は短いが、符号一致検
出回路は誤り許容以内の符号数だけ必要になるため、符
号の要素数である誤り許容値の指数乗の数の符号一致検
出回路が必要になり、膨大な回路規模になってしまうと
いう問題点がある。これらの問題点は、符号の要素数が
多い場合及び許容誤り数が大きい場合に重大な問題とな
る。
た図５に示す従来の符号一致検出方式では、回路規模は
比較的小さなものでよいが、符号内の要素数に比例した
検出時間が必要となるため検出時間が長くなってしまう
という問題点がある。また、上述した図６に示す従来の
符号一致検出方式では、検出時間は短いが、符号一致検
出回路は誤り許容以内の符号数だけ必要になるため、符
号の要素数である誤り許容値の指数乗の数の符号一致検
出回路が必要になり、膨大な回路規模になってしまうと
いう問題点がある。これらの問題点は、符号の要素数が
多い場合及び許容誤り数が大きい場合に重大な問題とな
る。
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、入力符号が所望の符号に対して不一致要素
を含んでいる場合においても、この不一致要素を許容し
て入力符号と所望の符号との一致を検出する符号一致検
出方式において、回路規模を増大させることなく、複数
の誤りを許容して高速に符号一致検出をすることができ
る符号一致検出方式を提供することを目的とする。
のであって、入力符号が所望の符号に対して不一致要素
を含んでいる場合においても、この不一致要素を許容し
て入力符号と所望の符号との一致を検出する符号一致検
出方式において、回路規模を増大させることなく、複数
の誤りを許容して高速に符号一致検出をすることができ
る符号一致検出方式を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る符号一致検
出方式は、入力符号と所望の符号との不一致要素部分を
論理値“１”にした符号に変換する符号不一致検出部
と、この符号不一致検出部が出力する符号の論理値
“１”の要素における１つの要素を論理値“０”に変換
する構成部分を１段以上有する誤り残差検出部と、この
誤り残差検出部が出力する符号要素を論理和演算する符
号一致検出部とを有し、前記入力符号と前記所望の符号
との不一致要素の数が所定のしきい値以下であることを
許容して符号一致を検出することを特徴とする。
出方式は、入力符号と所望の符号との不一致要素部分を
論理値“１”にした符号に変換する符号不一致検出部
と、この符号不一致検出部が出力する符号の論理値
“１”の要素における１つの要素を論理値“０”に変換
する構成部分を１段以上有する誤り残差検出部と、この
誤り残差検出部が出力する符号要素を論理和演算する符
号一致検出部とを有し、前記入力符号と前記所望の符号
との不一致要素の数が所定のしきい値以下であることを
許容して符号一致を検出することを特徴とする。
【０００７】
【作用】本発明に係る符号一致検出方式においては、入
力符号が所望の符号に対して不一致要素を含んでいる場
合においても、この不一致要素を許容して入力符号と所
望の符号との一致を検出する符号一致検出方式におい
て、符号不一致検出部は、被検出符号である入力符号と
所望の符号とを比較して、これらの符号の不一致要素部
分を論理値“１”にした符号を出力する。誤り残差検出
部は、符号不一致検出部が出力した符号の論理値“１”
の要素における１つを論理値“０”に変換する。符号一
致検出部は、誤り残差検出部の最終段から入力した符号
の要素の論理和をとる。これらにより、本発明に係る符
号一致検出方式は、誤り残差検出部を誤り許容数と同じ
段数にして、符号一致検出部の出力を見ることによっ
て、入力符号と所望の符号とが所定の許容範囲内で一致
しているか否かを検出することができて、各構成部とも
高々数段の単純な論理回路で構成することができるの
で、回路規模を増大させることなく、複数の誤りを許容
して高速に符号一致検出をすることができる。
力符号が所望の符号に対して不一致要素を含んでいる場
合においても、この不一致要素を許容して入力符号と所
望の符号との一致を検出する符号一致検出方式におい
て、符号不一致検出部は、被検出符号である入力符号と
所望の符号とを比較して、これらの符号の不一致要素部
分を論理値“１”にした符号を出力する。誤り残差検出
部は、符号不一致検出部が出力した符号の論理値“１”
の要素における１つを論理値“０”に変換する。符号一
致検出部は、誤り残差検出部の最終段から入力した符号
の要素の論理和をとる。これらにより、本発明に係る符
号一致検出方式は、誤り残差検出部を誤り許容数と同じ
段数にして、符号一致検出部の出力を見ることによっ
て、入力符号と所望の符号とが所定の許容範囲内で一致
しているか否かを検出することができて、各構成部とも
高々数段の単純な論理回路で構成することができるの
で、回路規模を増大させることなく、複数の誤りを許容
して高速に符号一致検出をすることができる。
【０００８】なお、前記符号不一致検出部，前記誤り残
差検出部及び前記符号一致検出部は、排他的論理和回
路，加算回路，論理積回路及び論理和回路等の論理回路
で構成されることが好ましい。また、前記符号不一致検
出部，前記誤り残差検出部及び前記符号一致検出部は、
マイクロプロセッサ等のソフトウェアで構成されていて
もよい。
差検出部及び前記符号一致検出部は、排他的論理和回
路，加算回路，論理積回路及び論理和回路等の論理回路
で構成されることが好ましい。また、前記符号不一致検
出部，前記誤り残差検出部及び前記符号一致検出部は、
マイクロプロセッサ等のソフトウェアで構成されていて
もよい。
【０００９】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１０】図１は、本発明の実施例に係る符号一致検
出方式を示すブロック図である。本実施例は、本発明に
おいて符号内要素数をｉ，誤り許容数を３とした場合の
実施例である。但し、ｉは自然数である。
出方式を示すブロック図である。本実施例は、本発明に
おいて符号内要素数をｉ，誤り許容数を３とした場合の
実施例である。但し、ｉは自然数である。
【００１１】図１に示す符号一致検出方式は、符号不一
致検出部１１、誤り残差検出部１４，１５，１６、及び
符号一致検出部１７を用いる方式である。誤り残差検出
部１４，１５，１６は、いずれも加算回路部１２及び論
理積回路部１３で構成されている。
致検出部１１、誤り残差検出部１４，１５，１６、及び
符号一致検出部１７を用いる方式である。誤り残差検出
部１４，１５，１６は、いずれも加算回路部１２及び論
理積回路部１３で構成されている。
【００１２】符号不一致検出部１１の第１の入力端は信
号線１００に、符号不一致検出部１１の第２の入力端は
信号線１０１に、符号不一致検出部１１の出力端は信号
線１０２を介して誤り残差検出部１４の入力端に、誤り
残差検出部１４の出力端は誤り残差検出部１５の入力端
に、誤り残差検出部１５の出力端は誤り残差検出部１６
の入力端に、誤り残差検出部１６の出力端は符号一致検
出部１７の入力端に、夫々接続されている。誤り残差検
出部１４において、誤り残差検出部１４の入力端は加算
回路部１２の第１の入力端及び論理積回路部１３の第１
の入力端となり、加算回路部１２の第２の入力端は信号
線１０３に接続され、加算回路部１２の出力端は信号線
１０４を介して論理積回路部１３の第２の入力端に接続
され、論理積回路部１３の出力端は誤り残差検出部１４
の出力端となる。
号線１００に、符号不一致検出部１１の第２の入力端は
信号線１０１に、符号不一致検出部１１の出力端は信号
線１０２を介して誤り残差検出部１４の入力端に、誤り
残差検出部１４の出力端は誤り残差検出部１５の入力端
に、誤り残差検出部１５の出力端は誤り残差検出部１６
の入力端に、誤り残差検出部１６の出力端は符号一致検
出部１７の入力端に、夫々接続されている。誤り残差検
出部１４において、誤り残差検出部１４の入力端は加算
回路部１２の第１の入力端及び論理積回路部１３の第１
の入力端となり、加算回路部１２の第２の入力端は信号
線１０３に接続され、加算回路部１２の出力端は信号線
１０４を介して論理積回路部１３の第２の入力端に接続
され、論理積回路部１３の出力端は誤り残差検出部１４
の出力端となる。
【００１３】図２は、図１に示す符号一致検出方式にお
ける符号不一致検出部１１の構成を示すブロック図であ
る。図２に示す符号不一致検出部は、ｉ個の排他的論理
和回路２０，２１，…２ｉにより構成され、排他的論理
和回路２０，２１，…２ｉの各第１の入力端に接続され
ている信号線２００は図１における信号線１００に対応
し、排他的論理和回路２０，２１，…２ｉの各第２の入
力端に接続されている信号線２０１は図１における信号
線１０１に対応し、排他的論理和回路２０，２１，…２
ｉの各出力端に接続されている信号線２０２は図１にお
ける信号線１０２に対応している。
ける符号不一致検出部１１の構成を示すブロック図であ
る。図２に示す符号不一致検出部は、ｉ個の排他的論理
和回路２０，２１，…２ｉにより構成され、排他的論理
和回路２０，２１，…２ｉの各第１の入力端に接続され
ている信号線２００は図１における信号線１００に対応
し、排他的論理和回路２０，２１，…２ｉの各第２の入
力端に接続されている信号線２０１は図１における信号
線１０１に対応し、排他的論理和回路２０，２１，…２
ｉの各出力端に接続されている信号線２０２は図１にお
ける信号線１０２に対応している。
【００１４】図３は、図１に示す符号一致検出方式にお
ける誤り残差検出部１４，１５，１６の構成を示すブロ
ック図である。加算回路３０は図１における加算回路部
１２に対応し、論理積回路３１，３２，３ｉは図１にお
ける論理積回路部１３に対応している。
ける誤り残差検出部１４，１５，１６の構成を示すブロ
ック図である。加算回路３０は図１における加算回路部
１２に対応し、論理積回路３１，３２，３ｉは図１にお
ける論理積回路部１３に対応している。
【００１５】図４は、図１に示す符号一致検出方式にお
ける符号一致検出部１７の構成を示すブロック図であ
る。図４に示す符号一致検出部は、論理和回路４０によ
り構成されている。論理和回路４０の複数の入力端は、
符号の要素数の信号線４００に夫々接続されている。
ける符号一致検出部１７の構成を示すブロック図であ
る。図４に示す符号一致検出部は、論理和回路４０によ
り構成されている。論理和回路４０の複数の入力端は、
符号の要素数の信号線４００に夫々接続されている。
【００１６】次に、上述の如く構成された本実施例に係
る符号一致検出方式の動作について説明する。図２にお
いて、ｉ個の排他的論理和回路２０，２１，…２ｉは、
信号線ａ１，ａ２，…ａｉからなる信号線２００から入
力する入力符号と信号線ｂ１，ｂ２，…ｂｉからなる信
号線２０１から入力する所望の符号とを、それらの符号
の要素毎に排他的論理和演算することにより、入力符号
と所望の符号との夫々の要素の対応部分が不一致の場合
は、その不一致に対応する排他的論理和回路が論理値
“１”の符号を信号線ｃ１，ｃ２，…ｃｉからなる信号
線２０２に出力する。
る符号一致検出方式の動作について説明する。図２にお
いて、ｉ個の排他的論理和回路２０，２１，…２ｉは、
信号線ａ１，ａ２，…ａｉからなる信号線２００から入
力する入力符号と信号線ｂ１，ｂ２，…ｂｉからなる信
号線２０１から入力する所望の符号とを、それらの符号
の要素毎に排他的論理和演算することにより、入力符号
と所望の符号との夫々の要素の対応部分が不一致の場合
は、その不一致に対応する排他的論理和回路が論理値
“１”の符号を信号線ｃ１，ｃ２，…ｃｉからなる信号
線２０２に出力する。
【００１７】図３に示す誤り残差検出部おいて、加算回
路３０は、図１における信号線１０２に対応する信号線
ｄ１，ｄ２，…ｄｉからなる信号線３００から入力した
符号と、全ての要素が論理値“１”に固定された図１に
おける信号線１０３に対応する信号線３０１から入力し
た符号とを２進数の値とみなして加算して、図１におけ
る信号線１０４に対応する信号線３０２に符号として出
力する。この加算の際に桁あふれした部分は捨てられ
る。論理積回路３１，３２，３ｉは、信号線３０２から
入力した符号と、信号線３０１から入力した符号とを、
対応する要素毎に論理和演算して、図１における信号線
１０５に対応する信号線ｆ１，ｆ２，…ｆｉからなる信
号線３０３に出力する。これらにより図３に示す誤り残
差検出部は、図１に示す信号線１０２から入力した符号
の要素の内で論理値“１”である要素の１つだけを論理
値“０”に変換して信号線１０５に出力する。
路３０は、図１における信号線１０２に対応する信号線
ｄ１，ｄ２，…ｄｉからなる信号線３００から入力した
符号と、全ての要素が論理値“１”に固定された図１に
おける信号線１０３に対応する信号線３０１から入力し
た符号とを２進数の値とみなして加算して、図１におけ
る信号線１０４に対応する信号線３０２に符号として出
力する。この加算の際に桁あふれした部分は捨てられ
る。論理積回路３１，３２，３ｉは、信号線３０２から
入力した符号と、信号線３０１から入力した符号とを、
対応する要素毎に論理和演算して、図１における信号線
１０５に対応する信号線ｆ１，ｆ２，…ｆｉからなる信
号線３０３に出力する。これらにより図３に示す誤り残
差検出部は、図１に示す信号線１０２から入力した符号
の要素の内で論理値“１”である要素の１つだけを論理
値“０”に変換して信号線１０５に出力する。
【００１８】なお、図１において、信号線１０２から誤
り残差検出部１４に入力された符号の要素の全てが論理
値“０”の場合は、信号線１０５に出力される符号の全
ての要素が論理値“０”となる。
り残差検出部１４に入力された符号の要素の全てが論理
値“０”の場合は、信号線１０５に出力される符号の全
ての要素が論理値“０”となる。
【００１９】誤り残差検出部１５，１６は、誤り残差検
出部１４と全く同一の構成をもつものなので、誤り残差
検出部１４と同一の動作をする。
出部１４と全く同一の構成をもつものなので、誤り残差
検出部１４と同一の動作をする。
【００２０】図４に示す論理和回路４０は、図１に示す
信号線１０７に対応する信号線ｇ１，ｇ２，…ｇｉから
なる信号線４００から入力した符号の要素の論理和演算
をして、図１に示す信号線１０８に対応する信号線４０
１にその結果を出力する。論理和回路４０は、信号線４
００から入力した符号の要素の論理値が全て“０”の場
合は、信号線４０１に論理値“０”を出力する。これら
により、信号線４０１上の論理値が“０”であること
は、信号線１００から入力した入力符号の誤りが許容値
以下であることを示すことになる。
信号線１０７に対応する信号線ｇ１，ｇ２，…ｇｉから
なる信号線４００から入力した符号の要素の論理和演算
をして、図１に示す信号線１０８に対応する信号線４０
１にその結果を出力する。論理和回路４０は、信号線４
００から入力した符号の要素の論理値が全て“０”の場
合は、信号線４０１に論理値“０”を出力する。これら
により、信号線４０１上の論理値が“０”であること
は、信号線１００から入力した入力符号の誤りが許容値
以下であることを示すことになる。
【００２１】上述のように、信号線１００から入力した
入力符号は、符号不一致検出部１３により、所望の符号
との不一致要素部分が論理値“１”となった符号に変換
され、この符号は信号線１０２を介して誤り残差検出部
１４に入力される。この符号内の論理値“１”となる要
素数は、不一致要素の数と同じである。
入力符号は、符号不一致検出部１３により、所望の符号
との不一致要素部分が論理値“１”となった符号に変換
され、この符号は信号線１０２を介して誤り残差検出部
１４に入力される。この符号内の論理値“１”となる要
素数は、不一致要素の数と同じである。
【００２２】信号線１０２を介して誤り残差検出部１４
に入力された符号は、論理値“１”の要素の内の１つを
論理値“０”に変換した符号にされて次段の誤り残差検
出部１５に入力される。残差検出部１５，１６において
も残差検出部１４と同様に、入力した符号の論理値
“１”の要素の内の１つを論理値“０”に変換して出力
する。
に入力された符号は、論理値“１”の要素の内の１つを
論理値“０”に変換した符号にされて次段の誤り残差検
出部１５に入力される。残差検出部１５，１６において
も残差検出部１４と同様に、入力した符号の論理値
“１”の要素の内の１つを論理値“０”に変換して出力
する。
【００２３】そして、信号線１０７には、符号不一致検
出部１１の出力である論理値“１”の要素を不一致要素
数だけ含んだ符号よりも、途中通過してきた誤り残差検
出部の段数だけ論理値“１”の要素数の少ない符号が現
れる。本実施例では、誤り残差検出部の段数は３段であ
るので、信号線１００から入力した入力符号と所望の符
号との不一致要素の数が３以下の場合は、全ての要素の
論理値が“０”となった符号が、不一致要素の数が３を
超える場合は、少なくとも１つの論理値“１”の要素を
含んだ符号が、信号線１０７に現れる。また本実施例で
は、符号一致検出部１７の出力端に接続されている信号
線１０８には、入力符号における不一致要素数が３以下
の場合は論理値“０”が、入力符号における不一致要素
数が３を超える場合は論理値“１”が現れる。
出部１１の出力である論理値“１”の要素を不一致要素
数だけ含んだ符号よりも、途中通過してきた誤り残差検
出部の段数だけ論理値“１”の要素数の少ない符号が現
れる。本実施例では、誤り残差検出部の段数は３段であ
るので、信号線１００から入力した入力符号と所望の符
号との不一致要素の数が３以下の場合は、全ての要素の
論理値が“０”となった符号が、不一致要素の数が３を
超える場合は、少なくとも１つの論理値“１”の要素を
含んだ符号が、信号線１０７に現れる。また本実施例で
は、符号一致検出部１７の出力端に接続されている信号
線１０８には、入力符号における不一致要素数が３以下
の場合は論理値“０”が、入力符号における不一致要素
数が３を超える場合は論理値“１”が現れる。
【００２４】なお、信号線１００に符号が入力されてか
ら信号線１０８に判定結果が現れるまでの遅延時間は、
各構成部とも高々数段の単純な論理回路で構成できるの
で、極めて小さな時間にすることができる。本実施例で
は、誤り許容値が３の場合を示しており、異なる誤り許
容値についての符号一致検出をする際には、許容誤り数
と同数の誤り残差検出部を設けることによって実現する
ことができる。
ら信号線１０８に判定結果が現れるまでの遅延時間は、
各構成部とも高々数段の単純な論理回路で構成できるの
で、極めて小さな時間にすることができる。本実施例で
は、誤り許容値が３の場合を示しており、異なる誤り許
容値についての符号一致検出をする際には、許容誤り数
と同数の誤り残差検出部を設けることによって実現する
ことができる。
【００２５】また、本実施例は、マイクロプロセッサ等
の制御プログラムによっても容易に実現することができ
る。
の制御プログラムによっても容易に実現することができ
る。
【００２６】
【発明の効果】以上説明したように本発明に係る符号一
致検出方式によれば、入力符号が所望の符号に対して不
一致要素を含んでいる場合においても、この不一致要素
を許容して入力符号と所望の符号との一致を検出する符
号一致検出方式において、入力符号と所望の符号との不
一致要素部分を論理値“１”にした符号に変換する符号
不一致検出部と、入力した符号の論理値“１”の要素に
おける１つを論理値“０”に変換する複数段の誤り残差
検出部と、論理和回路で構成される符号一致検出部とを
用いて符号一致検出をするので、回路規模を増大させる
ことなく、複数の誤りを許容して高速に符号一致検出を
することができる。
致検出方式によれば、入力符号が所望の符号に対して不
一致要素を含んでいる場合においても、この不一致要素
を許容して入力符号と所望の符号との一致を検出する符
号一致検出方式において、入力符号と所望の符号との不
一致要素部分を論理値“１”にした符号に変換する符号
不一致検出部と、入力した符号の論理値“１”の要素に
おける１つを論理値“０”に変換する複数段の誤り残差
検出部と、論理和回路で構成される符号一致検出部とを
用いて符号一致検出をするので、回路規模を増大させる
ことなく、複数の誤りを許容して高速に符号一致検出を
することができる。
【図１】本発明の実施例に係る符号一致検出方式を示す
ブロック図である。
ブロック図である。
【図２】図１に示す符号一致検出方式における符号不一
致検出部の構成を示すブロック図である。
致検出部の構成を示すブロック図である。
【図３】図１に示す符号一致検出方式における誤り残差
検出部の構成を示すブロック図である。
検出部の構成を示すブロック図である。
【図４】図１に示す符号一致検出方式における符号一致
検出部の構成を示すブロック図である。
検出部の構成を示すブロック図である。
【図５】従来の符号一致検出方式の一例を示すブロック
図である。
図である。
【図６】従来の符号一致検出方式の他の例を示すブロッ
ク図である。
ク図である。
１１；符号不一致検出部 １２；加算回路部 １３；論理積回路部 １４，１５，１６；誤り残差検出部 １７；符号一致検出部
Claims (3)
- 【請求項１】 入力符号と所望の符号との不一致要素部
分を論理値“１”にした符号に変換する符号不一致検出
部と、この符号不一致検出部が出力する符号の論理値
“１”の要素における１つの要素を論理値“０”に変換
する構成部分を１段以上有する誤り残差検出部と、この
誤り残差検出部が出力する符号要素を論理和演算する符
号一致検出部とを有し、前記入力符号と前記所望の符号
との不一致要素の数が所定のしきい値以下であることを
許容して符号一致を検出することを特徴とする符号一致
検出方式。 - 【請求項２】 前記符号不一致検出部，前記誤り残差検
出部及び前記符号一致検出部は、いずれも論理回路で構
成されることを特徴とする請求項１に記載の符号一致検
出方式。 - 【請求項３】 前記符号不一致検出部，前記誤り残差検
出部及び前記符号一致検出部がソフトウェアで構成され
ることを特徴とする請求項１に記載の符号一致検出方
式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161489A JP2757690B2 (ja) | 1992-06-19 | 1992-06-19 | 符号一致検出方式 |
| DE69307783T DE69307783T2 (de) | 1992-06-19 | 1993-06-18 | System zur Feststellung der Ungleichheit von kodierten Signalen |
| EP93109765A EP0574938B1 (en) | 1992-06-19 | 1993-06-18 | System for detecting non-coincidence of codes |
| US08/080,083 US5463645A (en) | 1992-06-19 | 1993-06-21 | System for detecting non-coincidence of codes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161489A JP2757690B2 (ja) | 1992-06-19 | 1992-06-19 | 符号一致検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH066241A JPH066241A (ja) | 1994-01-14 |
| JP2757690B2 true JP2757690B2 (ja) | 1998-05-25 |
Family
ID=15736052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4161489A Expired - Lifetime JP2757690B2 (ja) | 1992-06-19 | 1992-06-19 | 符号一致検出方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5463645A (ja) |
| EP (1) | EP0574938B1 (ja) |
| JP (1) | JP2757690B2 (ja) |
| DE (1) | DE69307783T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3395210B2 (ja) * | 1992-06-30 | 2003-04-07 | ソニー株式会社 | 同期信号検出器及び同期信号検出方法 |
| JP2595904B2 (ja) * | 1994-07-06 | 1997-04-02 | 日本電気株式会社 | デマンドアサイン通信制御システム |
| JPH08139613A (ja) * | 1994-11-15 | 1996-05-31 | Nec Corp | 符号一致検出方式 |
| JP2861932B2 (ja) * | 1996-05-22 | 1999-02-24 | 日本電気株式会社 | バーストフレーム位相同期回路 |
| JP2003172301A (ja) | 2001-12-04 | 2003-06-20 | Nhk Spring Co Ltd | アキュムレータ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693452A (en) * | 1979-12-27 | 1981-07-29 | Nec Corp | Digital synchronization detecting circuit |
| US4447903A (en) * | 1981-05-22 | 1984-05-08 | Ael Microtel, Ltd. | Forward error correction using coding and redundant transmission |
| US4649543A (en) * | 1985-08-30 | 1987-03-10 | Motorola, Inc. | Synchronization sequence decoder for a digital radiotelephone system |
| EP0463752A3 (en) * | 1990-06-29 | 1993-02-03 | Digital Equipment Corporation | Pattern matching circuit |
| US5073932A (en) * | 1990-08-31 | 1991-12-17 | Oded Yossifor | Secured data transmission and error recovery mechanism in cordless telephones |
| US5218562A (en) * | 1991-09-30 | 1993-06-08 | American Neuralogix, Inc. | Hamming data correlator having selectable word-length |
-
1992
- 1992-06-19 JP JP4161489A patent/JP2757690B2/ja not_active Expired - Lifetime
-
1993
- 1993-06-18 DE DE69307783T patent/DE69307783T2/de not_active Expired - Lifetime
- 1993-06-18 EP EP93109765A patent/EP0574938B1/en not_active Expired - Lifetime
- 1993-06-21 US US08/080,083 patent/US5463645A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0574938A2 (en) | 1993-12-22 |
| DE69307783D1 (de) | 1997-03-13 |
| DE69307783T2 (de) | 1997-06-12 |
| EP0574938A3 (ja) | 1994-03-02 |
| EP0574938B1 (en) | 1997-01-29 |
| JPH066241A (ja) | 1994-01-14 |
| US5463645A (en) | 1995-10-31 |
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