SU815908A1 - Декодирующее устройство двоичныхКОдОВ C КОРРЕКциЕй ОдиНОчНыХ ОшибОК - Google Patents
Декодирующее устройство двоичныхКОдОВ C КОРРЕКциЕй ОдиНОчНыХ ОшибОК Download PDFInfo
- Publication number
- SU815908A1 SU815908A1 SU792766274A SU2766274A SU815908A1 SU 815908 A1 SU815908 A1 SU 815908A1 SU 792766274 A SU792766274 A SU 792766274A SU 2766274 A SU2766274 A SU 2766274A SU 815908 A1 SU815908 A1 SU 815908A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- adder
- information
- key
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Description
(54) ДЕКОДИРУЮЩЕЕ УСТРОЙСТВО ДВОИЧНЫХ КОДОВ С КОРРЕКЦИЕЙ ОДИНОЧНЫХ ОШИБОК
1
Изобретение относитс к устройствам дл обработки цифровых данных с исправлением ошибок путем контрол избыточности и может использоватьс в вычислительной технике и телемеханических системах.
Известно декодирующее устройство двоичных , кодов с коррекцией одиночных ошибок , содержащее последовательно соединенные первый ключ и информационный регистр, а также два блока совпадени 1.
Однако известное декодирующее устройство имеет невысокое быстродействие.
Цель изобретени -, повышение быстродействи .
Цель достигаетс тем, что в декодирующее устройство двоичных кодов с коррекцией одиночных ощибок, содержащее последовательно соединенные первый ключ и информационный регистр, а также два блока совпадени , введены три ключа, два сумматора , два счетчика четности и проверочный регистр, выход которого подключен к первому входу первого сумматора, к второму входу которого и первому входу второго сумматора подключен выход информационного регистра, при этом входы второго, третьего и четвертого ключей объединены с
входом первого ключа, а выходы второго, третьего и четвертого ключей подсоединены соответственно к входу проверочного регистра , первого и второго счетчиков четности, выходы которых подключены к первому и 5 второму входам первого блока совпадени , выход которого подключен к первому входу второго блока совпадени , к второму входу которого подключен выход первого сумматора , а выход второго блока совпадени подключен к второму входу второго сумматора.
На чертеже представлена структурна электрическа схема предлагаемого декодирующего устройства в слу.чае декодировани четырехэлементного кода.
Декодирующее устройство двоичных ко5 дов с коррекцией одиночных ошибок содержит первый 1, второй 2, третий 3 и четвертый 4 ключи, информационный регистр 5, проверочный регистр 6, первый 7 и второй 8 сумматоры (по модулю два) первый 9 и второй 10 счетчики четности, блоки 11 и 12 совпадени .
Claims (1)
- Предлагаемое устройство работает следующим образом. Сформированный кодирующим устройством (не пpeдctaвлeн) комбинированный код (с четным числом единиц и инверсный) образованный част ми кода (С + ) и (С+2.6;) с четным чflicлoм единиц, где С - единица или нуль, aj. - информационное значение ,б1 - проверочное значение, i 2,4,6,...2n(n 1, 2, 3, ...). передаетс через линию св зи на вход декодирующего устройства. В декодирующем устройстве информаци распредел етс следующим образом. В течение (1-4)-тактов первый ключ 1 открыт и. информационные значени ai. перенос тс в информационный регистр 5, а в течение (6-9) -тактов открыт второй ключ 2 и проверочные значени в;., инверсные значени м а;, перенос тс в проверочный регистр 6. Во врем (1-5)-тактов информационные значени а и значение С подаютс на счетный вход первого счетчика 9 четности через открытый третий ключ 3, а во врем (5-9)-тактов проверочные значени Bi, и значение С подаютс на счетный вход второго счетчика 10 четности через открытый четвертый ключ 4. Если части кода С и содержат четное число единиц, то оба счетчика 9 и 10 четности наход тс в состо нии «О, а, если нечетное, то - в состо нии «1. В последующие (10-13)-такты информаци списываетс с информационного 5 и проверочного 6 регистров. Если в коде нет ощибок или есть одна ощибка в одном из значений в, или С, то счетчики четности наход тс в состо ни х «00, «01 или «И, т. е. в указанных состо ни х на выходе блока 11 совпадени сигнал равен нулю и второй блок 12 совпадени закрыт. Поэтому информаци из информационного регистра 5 передаетс на выход через второй сумматор 8 без изменений. ЕСЛИ ощибка в одном из значений части кода ai то состо ние счетчиков 9 и 10 четности равно «10. На выходе первого блока 11 совпадени сигнал равен «1 и второй блок 12 совпадени открыт. В этом случае информаци из информационного регистра 5 также передаетс на выход через второй сумматор 8.. Одновременно с этим информаци с информационного 5 и проверочного б регистров передаетс на входы первого сумматора 7. При отсутствии ощибок в част х кода а; и в;, на входах первого сумматора 7 сигналы имеют значени «01 или «10, значит на инверсном выходе первого сумматора 7 сигнал равен «О. Когда передаетс информаци а, содержаща ощибку в одном из элементов, на входах первого сумматора 7 сигналы имеют значени «00 или «11. Таким образом, на выходе этого сумматора сигнал равен «1 Эта единица передаетс через второй блок 12 совпадени на вход второго сумматора 8. В этом случае, если на вход второго сумматора 8 подаетс «1, на выходе его - «О, а, если на вход подаетс «О - на выходе «1, т. е. происходит исправление ощибки. Устройство функционирует аналогично, если i 6, 8..., 2п. Отличие заключаетс лищь в режимах управлени ключами. Например , если 1 6, то первый ключ 1 должен быть открыт в течение (1 ) -тактов, второй ключ 2-(7-13)-тактов, третий ключ 3-(1-7)-тактов и четвертый ключ 4-(7-13)тактов . Предлагаемое декодирующее устройство, по сравнению с известным, имеет повыщенное быстродействие и проще в выполнении. Формула изобретени Декодирующее устройство двоичных кодов с коррекцией одиночных ошибок, содержащее последовательно соединенные первый ключ и информационный регистр, а также два блока совпадени , отличающеес тем, что, с целью повыщени быстродействи , введены три ключа, два сумматора, два счетчика четности и проверочный регистр, выход которого подключен к первому входу первого сумматора, к второму входу которого и первому входу второго сумматора подключен выход информационного регистра, при этом входы второго, третьего и четвертого ключей объединены с входом первого ключа, а выходы второго, третьего и четвертого ключей подсоединены соответственно к входу проверочного регистра, первого и второго счетчиков четности, выходы которых подключены к первому и второму входам первого блока совпадени , выход которого подключен к первому входу второго блока совпадени , к второму входу которого подключен выход первого сумматора, а выход второго блока совпадени подключен к второму входу второго сумматора, Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 363979, кл. G 06 F 11/08, 1971.ВыходJ
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792766274A SU815908A1 (ru) | 1979-05-11 | 1979-05-11 | Декодирующее устройство двоичныхКОдОВ C КОРРЕКциЕй ОдиНОчНыХ ОшибОК |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792766274A SU815908A1 (ru) | 1979-05-11 | 1979-05-11 | Декодирующее устройство двоичныхКОдОВ C КОРРЕКциЕй ОдиНОчНыХ ОшибОК |
Publications (1)
Publication Number | Publication Date |
---|---|
SU815908A1 true SU815908A1 (ru) | 1981-03-23 |
Family
ID=20827734
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792766274A SU815908A1 (ru) | 1979-05-11 | 1979-05-11 | Декодирующее устройство двоичныхКОдОВ C КОРРЕКциЕй ОдиНОчНыХ ОшибОК |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU815908A1 (ru) |
-
1979
- 1979-05-11 SU SU792766274A patent/SU815908A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5508951A (en) | Arithmetic apparatus with overflow correction means | |
JPS60232724A (ja) | デジタル通信システムのエラー検出及び訂正 | |
US3745528A (en) | Error correction for two tracks in a multitrack system | |
US3829671A (en) | Method and circuit for calculating the square root of the sum of two squares | |
US3986015A (en) | Arithmetic unit for use in a digital data processor and having an improved system for parity check bit generation and error detection | |
US4994993A (en) | System for detecting and correcting errors generated by arithmetic logic units | |
US4110831A (en) | Method and means for tracking digit significance in arithmetic operations executed on decimal computers | |
SU815908A1 (ru) | Декодирующее устройство двоичныхКОдОВ C КОРРЕКциЕй ОдиНОчНыХ ОшибОК | |
USRE28923E (en) | Error correction for two bytes in each code word in a multi-code word system | |
US3566352A (en) | Error correction in coded messages | |
JP2757690B2 (ja) | 符号一致検出方式 | |
JPH03142533A (ja) | 10進データのチェック回路 | |
GB836237A (en) | Electrical comparator network | |
SU860335A1 (ru) | Устройство дл исправлени ошибок в дискретной информации | |
RU2758065C1 (ru) | Отказоустойчивый процессор с коррекцией ошибок в байте информации | |
US3594561A (en) | Decimal data-handling equipment | |
SU370605A1 (ru) | УСТРОЙСТВО дл ВЫЧИТАНИЯ | |
JPH0216632A (ja) | 固定小数点数−浮動小数点数変換回路 | |
SU593211A1 (ru) | Цифровое вычислительное устройство | |
RU2022472C1 (ru) | Устройство для контроля и исправления ошибок в избыточном модуляторном коде | |
SU824203A1 (ru) | Устройство дл сложени п-разр дныхдЕС ТичНыХ чиСЕл | |
SU1718385A2 (ru) | Устройство дл декодировани кода Рида-Соломона | |
SU1287151A1 (ru) | Устройство дл вычислени модул комплексного числа | |
SU1287295A1 (ru) | Устройство дл коррекции ошибок | |
SU1109924A1 (ru) | Декодер укороченного кода Хэмминга |