DE69320090T2 - Leiterplatte zur Montage von Halbleitern und sonstigen elektronischen Bauelementen - Google Patents

Leiterplatte zur Montage von Halbleitern und sonstigen elektronischen Bauelementen

Info

Publication number
DE69320090T2
DE69320090T2 DE69320090T DE69320090T DE69320090T2 DE 69320090 T2 DE69320090 T2 DE 69320090T2 DE 69320090 T DE69320090 T DE 69320090T DE 69320090 T DE69320090 T DE 69320090T DE 69320090 T2 DE69320090 T2 DE 69320090T2
Authority
DE
Germany
Prior art keywords
substrate
leads
lead frame
electronic components
vias
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69320090T
Other languages
English (en)
Other versions
DE69320090D1 (de
Inventor
Marvin Los Gatos Ca 95030 Lumbard
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mosaid Technologies Inc
Original Assignee
Siemens Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Microelectronics Inc filed Critical Siemens Microelectronics Inc
Application granted granted Critical
Publication of DE69320090D1 publication Critical patent/DE69320090D1/de
Publication of DE69320090T2 publication Critical patent/DE69320090T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4092—Integral conductive tabs, i.e. conductive parts partly detached from the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49534—Multi-layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48237—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09754—Connector integrally incorporated in the printed circuit board [PCB] or in housing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y10T29/49149—Assembling terminal to base by metal fusion bonding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

    Hintergrund der Erfindung 1. Erfindungsgebiet
  • Die vorliegende Erfindung betrifft allgemein Leiterplatten und insbesondere ein Verfahren zur Herstellung eines Substrats zur Montage elektronischer Bauelemente. Genauer gesagt betrifft die vorliegende Erfindung ein Verfahren zur Herstellung eines kostengünstigen Leiterplatten-(PCB-)Substrats mit einem integrierten Leiterrahmen und einem Kühlkörper, so daß die Verbindungsteile elektronischer Bauelemente auf dem Substrat montiert und die entsprechenden aus dem Substrat herausragenden Anschlüsse elektrisch verbunden werden. Außerdem betrifft die vorliegende Erfindung Halbleiterbauelemente und insbesondere ein Halbleiterbauteil mit mehreren Bauelementen.
    • 2. Stand der Technik
  • Elektronische Bauelemente werden typischerweise kompakt auf einer Leiterplatte untergebracht. Deshalb wurden Leiterplatten zur Montage elektronischer Bauelemente in vielfältigen Formen entwickelt und vorgeschlagen.
  • Zum Beispiel gibt es die sogenannte DIP- Verbindungsart (DIP - Dual In-line Package) zur Verbindung von elektronischen Bauelementen und Anschlüssen mit externen Verbindungen, wie zum Beispiel Zuleitungen in einer Leiterplatte. Bei der DIP- Verbindung ragt eine Mehrzahl elektrisch voneinander unabhängiger Zuleitungen aus einem Basisglied heraus, und die jeweiligen Zuleitungen und die Verbindungsteile der auf dem Basisglied montierten elektronischen Bauelemente werden elektrisch verbunden.
  • Mit der zunehmenden Komplexität und Miniaturisierung derzeitiger elektronischer Geräte hat sich ein zunehmender Bedarf für dicht gepackte integrierte Schaltungsbauelemente entwickelt. Dieser Bedarf übersteigt mittlerweile die Möglichkeiten von Herstellern von Halbleitern zur Bereitstellung spezifischer monolithischer Lösungen und erzeugt somit einen dringenden Bedarf für eine Leiterplatte, durch die mehrere integrierte Schaltungsbauelemente auf einem einzigen Substrat montiert werden können. Die vorliegende Erfindung erfüllt diese Anforderung und kombiniert eine Mehrzahl einzelner integrierter Schaltungsbauelemente auf einem einzigen Substrat, das mechanisch mit früheren Generationen von Halbleitergehäusen kompatibel ist, um bestehende automatische Herstellungs- und Bestückungsverfahren zu nutzen.
  • Zur Verbindung einzelner integrierter Schaltungsbauelemente in Anwendungen mit hoher Packungsdichte wurden verschiedene Verfahren entwickelt. Ein Verfahren, das in dem US-Patent Nr. 4 305 204 beschrieben wird und in Fig. 1 dargestellt ist, verwendet Chipreihen mit LED 33 (Leuchtdiode), die auf der Oberseite eines PCB-Substrats 11 alphanumerische Zeichen bilden, und einen CMOS-Decodierer/Treiberchip 44 auf der Unterseite zwischen den DIL-Zuleitungen 55. Die LED 33 und der Chip 44 sind in einem transparenten Kunststoffgehäuse 77 mit einem transparenten Epoxidharz 88 verkapselt und bilden somit ein transparentes LED- Gehäuse mit DIL-Zuleitungen.
  • Ein weiteres Verfahren, das in Fig. 2 gezeigt ist, verwendet einen Kühlkörper 66 aus geätztem Kupfer (mit einer Dicke von 0,012 Zoll), der zwischen zwei doppelseitige PCB 11 und 22 laminiert wird. Die LED- Reihen 33 werden auf der Oberseite der oberen PCB 11, und der Decodierer/Treiberchip 44 durch einen in der unteren PCB 22 ausgebildeten Hohlraum hindurch auf dem Kühlkörper 66 montiert. Die Zuleitungen 55 werden nachfolgend an die Unterseite der unteren PCB angelötet. Die oben gebildete Konstruktion wird in einem transparenten Gehäuse verkapselt.
  • Ein Nachteil der in Fig. 1 und 2 gezeigten Verfahren ist, daß sie nicht völlig automatisiert werden können und somit unerwünscht teuer sind.
  • Aus US 4 763 188 ist ein Packungssystem für mehrfache Halbleitervorrichtungen bekannt. Es wird ein Packungssystem zur dicht gepackten Verbindung integrierter Schaltungsbauelemente offenbart.
  • Integrierte Schaltungsbauelemente werden auf der Ober- und Unterseite zweier Substrate montiert. Die Verbindung zwischen den integrierten Schaltungen erfolgt durch entsprechende Drahtbondierungen.
  • Aus US 4 949 225 ist eine Leiterplatte zur Montage elektronischer Bauelemente bekannt. Dieses Dokument offenbart durchgängige Durchkontaktierungen, die Metallisierungsschichten beider Substrate mit einer Zuleitung verbinden. Der Leiterrahmen ist weiterhin so in verschiedenen Ebenen zwischen den Substraten angeordnet, daß er entsprechende Verbindungen bereitstellt.
  • US 4 649 461 zeigt eine weitere Anordnung, die einen Masseverbindungsaufbau für Mehrlagenleiterplatten umfaßt. Eine Metallplatte bildet eine innere Lage einer Mehrlagenleiterplatte, und stellt aufwärts und abwärts gerichtete Zungen bereit, und die beiden Leiterplatten stellen Durchgangsbohrungen für die Zwischenschichtung der Metallplatte bereit.
    • Zusammenfassung der Erfindung
  • Dementsprechend besteht eine allgemeine Aufgabe der Erfindung darin, einen neuen und verbesserten Aufbau für eine Leiterplatte (PCB) bereitzustellen.
  • Eine spezifischere Aufgabe der Erfindung besteht darin, ein aus mehreren Bauelementen bestehendes Halbleiterbauteil höherer Packungsdichte mit herkömmlicher Anschlußkonfiguration bereitzustellen.
  • Eine weitere Aufgabe der Erfindung besteht darin, eine PCB bereitzustellen, die eine verbesserte Wärmeableitung, ein vermindertes Übersprechen und eine größere Zuverlässigkeit aufweist.
  • Noch eine weitere Aufgabe der Erfindung besteht darin, ein PCB-Substrat bereitzustellen, das ohne weiteres und auf wirtschaftliche Weise durch bekannte Herstellungsverfahren hergestellt werden kann.
  • Noch eine weitere Aufgabe der Erfindung besteht darin, die Merkmale und Vorteile der Erfindung mit einer minimalen Anzahl von Operationen bereitzustellen, so daß der volle wirtschaftliche Nutzen des Leiterplattensubstrats mit derzeitigen Herstellungsprozessen vereinbar realisiert wird, die besonders durch kostengünstige Packungs- und zuverlässige Bestückungsverfahren gekennzeichnet sind.
  • Eine weitere Aufgabe der Erfindung besteht darin, eine einfach aufgebaute Leiterplatte zur Montage von elektronischen Bauelementen bereitzustellen, die den Schaltungsentwurf erleichtert, die Durchkontaktierung für elektrische Verbindungen überflüssig macht und eine hervorragende Verbindungszuverlässigkeit gewährleistet, ohne weiteres eine wärmeabstrahlende Konstruktion bilden kann und hervorragend thermisch an die elektronischen Bauelemente angepaßt ist.
  • Durch die Erfindung wird eine elektronische Vorrichtung nach Anspruch 1 bereitgestellt.
  • Gemäß den in den Zeichnungen dargestellten Ausführungsformen werden verschiedene in der vorliegenden Erfindung verwendete Mittel ausführlich beschrieben.
    • Kurze Beschreibung der Zeichnungen
  • Die Merkmale der vorliegenden Erfindung werden in den angefügten Ansprüchen dargelegt. Die Erfindung wird zusammen mit weiteren Aufgaben und Vorteilen am besten durch die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen verständlich. In den mehreren Figuren der Zeichnung beziehen sich gleiche Bezugszahlen auf gleiche Elemente. Es zeigen:
  • Fig. 1 eine schematische perspektivische Ansicht einer herkömmlichen Leiterplatte zur Montage von elektronischen elektronischen Bauelementen;
  • Fig. 2 eine weitere schematische perspektivische Ansicht der herkömmlichen Leiterplatte zur Montage von elektronischen Bauelementen;
  • Fig. 3 Schnittsansichten, die verschiedene Schritte eines herkömmlichen Verfahrens zur Herstellung eines PCB-Substrats veranschaulichen;
  • Fig. 6, 7a und 7b Schnittsansichten repräsentativer Beispiele eines erfindungsgemäßen Substrats zur Montage elektronischer Bauelemente;
  • Fig. 8 eine weitere Schnittsansicht der Leiterplatte der vorliegenden Erfindung;
  • Fig. 9 und 11 Draufsichten des aus mehreren Bauelementen bestehenden Halbleiterbauteils wobei die Verbindungen zwischen einzelnen Halbleiterbauelementen und dem Substrat des Moduls gezeigt sind;
  • Fig. 10 eine zerlegte perspektivische Ansicht der wesentlichen Elemente des Halbleiterbauteils von Fig. 7a;
  • Fig. 12 und 13 Schnittsansichten der Leiterplatte der vorliegenden Erfindung; und
  • Fig. 14 eine Draufsicht des Leiterplattensubstrats, wobei die Verbindungen zwischen dem Halbleiterbauelement auf dem Leiterplattensubstrat gezeigt sind.
    • Ausführliche Beschreibung der bevorzugten Ausführungsformen
  • Um ein volles und vollständiges Verständnis der Erfindung zu erleichtern, wird zunächst ein herkömmliches Verfahren besprochen, das in dem US- Patent Nr. 4 908 933 beschrieben ist. Danach wird die gemäß der vorliegenden Erfindung hergestellte Leiterplatte beschrieben.
  • Fig. 4 ist eine Schnittsansicht eines Substrats zur Montage elektronischer Bauelemente gemäß dem herkömmlichen Verfahren. In Fig. 4 bezeichnet die Bezugszahl 4 einen Leiterrahmen, der im allgemeinen aus 42-Legierung oder Kupfer besteht, aber diesbezüglich nicht eingeschränkt ist, da er aus jedem beliebigen Material bestehen kann, das für seine Verwendung oder Aufgabe angepaßt ist. Der Leiterrahmen 4 wird durch Ätzen, Stanzen, Bohren oder eine Kombination dieser Verfahren verarbeitet. Genauer gesagt wird ein Freiraum zur Isolation einer Durchgangsbohrung 6 bereitgestellt, die notwendig ist, um auf dem Substrat einen Leiterschaltkreis zu dem Leiterrahmen 1 zu bilden. Anders ausgedrückt wird ein (nachfolgend als "Primärloch 9" bezeichnetes) Loch mit einem größeren Durchmesser als der der Durchgangsbohrung 6 gebildet, und es können gegebenenfalls Inseln 2 und Löcher zur Beförderung und Positionierung ausgebildet werden.
  • Danach wird auf einem elektrisch mit mindestens einer Außenseite des Leiterrahmens 4 zu verbindenden Teil eine (nachfolgend als "Außenleitermaske 3" bezeichnete) Maske ausgebildet, die auf allen Leiterrahmenmaterialteilen notwendig ist, um deren Oberflächen freizulegen, wenn das Substrat zur Montage elektronischer Bauelemente fertig ist. Dieser Schritt der Ausbildung der Außenleitermaske. 3 wird bereitgestellt, um zu verhindern, daß ein Außenleiter des Leiterrahmens 4 ein Prepreg, ein Harz oder beides (nachfolgend als "Prepreg 2" bezeichnet) direkt kontaktiert, um das Prepreg oder dergleichen in dem nächsten Schritt der Ausbildung einer Lage aus Harz auf den Leiter der äußeren Lage zu bondieren.
  • Da das Prepreg oder dergleichen nicht nur dazu dient, den Leiterrahmen 4 durch das Prepreg 2 hindurch an eine Kupferfolie 1 zu bondieren, sondern auch dazu, das Primärloch 9 mit Harz auszufüllen, ist in dem nächsten Schritt der Ausbildung einer Lage aus Harz eine geeignete Fließfähigkeit und Menge von Harz erforderlich. Dementsprechend werden zum Beispiel zwei oder drei Schichten aus 0,1 mm dickem Prepreg eingesetzt, und der Harzgehalt des Prepregs wird erhöht, oder es wird je nach Bedarf zusätzlich zu dem Prepreg weiteres Harz hinzugefügt.
  • Andererseits kann die Außenleitermaske aus Metallen, wie zum Beispiel aus Kupfer, Aluminium, rostfreiem Stahl usw., oder aus Harzen, wie zum Beispiel Polyimid, Fluor, Silizium, Polyphenylensulfid, Polyetheretherketon usw. oder aus Verbundmaterialien dieser, hergestellt werden und ist nicht auf diese beschränkt, sofern das gewählte Material bei den in dem nächsten Schritt der Ausbildung einer Lage aus Harz erzeugten Temperatur- und Druckverhältnissen die Aufgabe einer Maske erfüllen kann, d. h. wenn es verhindern kann, daß sich das Harz an die Oberfläche des Außenleiters bondiert. Weiterhin wird bei dem Verfahren der Verarbeitung und Ausbildung der Außenleitermaske in Verbindung mit lichtempfindlichem Harz eine mechanische Bearbeitung, wie zum Beispiel Ätzung und Bohrung, eingesetzt.
  • Als nächstes werden unter den Bedingungen, die durch die für das Aushärten des verwendeten Prepregs 2 und für das Ausfüllen des Primärlochs 9 (Fig. 3) angepaßten Verhältnisse von Druck, Temperatur, Zeit und dergleichen bestimmt werden, auf beiden Seitenflächen des Leiterrahmens 4 die Prepregs 2 und gegebenenfalls die Kupferfolien 1 angeordnet, wobei die Ausbildung einer Lage aus Harz nach der Ausrichtung durchgeführt wird. Danach werden durch ein normales Bohrverfahren Löcher geöffnet (die Durchgangsbohrung 6 zur Bildung eines Leiterschaltkreises auf dem Substrat, die Durchgangsbohrung 5 zur elektrischen Verbindung der elektronischen Bauelemente mit dem Leiterrahmen und alle zur Positionierung anderer Bauelemente erforderlichen Löcher) (Fig. 4), die Durchkontaktierung wird durchgeführt, und es werden weiterhin je nach Bedarf Ätzung, Ni-Au-Beschichtung, Lötresist, Lötüberzug usw. ausgeführt.
  • Danach werden die Prepregs 2 und dergleichen entfernt, um die Außenleitermaske zu entfernen. Das hierbei verwendete Verfahren ist mechanische Bearbeitung, Ätzung, eine Kombination aus mechanischer Bearbeitung und Ätzung oder dergleichen. Dementsprechend ist die Tiefengenauigkeit während des Schritts der Entfernung der Lage aus Harz auf der Außenleitermaske zum Beispiel durch mechanische Bearbeitung sehr wichtig, weil dies ohne Beschädigung der Oberfläche des Außenleiters durchgeführt werden muß, und das Prepreg und dergleichen fast völlig entfernt werden muß.
  • Anschließend wird die Außenleitermaske entfernt, um ein Substrat zur Montage elektronischer Bauelemente fertigzustellen, so wie es in Fig. 5 gezeigt ist.
  • Danach werden elektronische Bauelemente plaziert und auf dem Substrat zur Montage elektronischer Bauelemente angeschlossen, und da die Außenleiter durch das Prepreg oder dergleichen befestigt sind, wird als Versiegelungskonfiguration Vergießen verwendet, oder es kann als Alternative ein Transferguß eingesetzt werden.
  • Kurz gefaßt werden bei dem oben beschriebenen herkömmlichen Verfahren auf einem Leiterrahmen 4 mehrere Lagen aus Kupferfolie 1, das Prepregharz 2 und die Maskierungslagen 3 bereitgestellt, um eine zusammengesetzte Mehrschichtenstruktur zu bilden. In die Zuleitungen 5 des Leiterrahmens und in den Leiterrahmen 6 werden Durchgangsbohrungen gebohrt. Nach dem Bohren wird die zusammengesetzte Mehrschichtenstruktur mit Kupfer beschichtet, das Durchkontaktierungen bildet, wobei manche der Durchkontaktierungen einen elektrischen Kontakt mit den Zuleitungen 5 des Leiterrahmens eingehen, während die übrigen Durchkontaktierungen zur Verbindung der oberen Lage mit der unteren Lage verwendet werden. Danach wird selektiv eine Ätzresistmaske auf die zusammengesetzte Mehrschichtenstruktur aufgebracht. Das unerwünschte Kupfer wird weggeätzt, was die Durchkontaktierungen intakt läßt. Die Maskierungsschicht 3 wird durch eine Kombination aus mechanischen Abrasionsverfahren und Ätzverfahren entfernt, wodurch die Zuleitungen 8 freigelegt werden.
  • Bei dem erwähnten grundlegenden Aufbau treten jedoch bei der Implementierung einer zuverlässigen dichten Packung, die in den letzten Jahren von vielfältigen Leiterplatten zur Montage elektronischer Bauelemente besonders verlangt wird, die folgenden zu lösenden Probleme auf:
  • (1) Ein elektronisches Bauelement erzeugt im allgemeinen im aktivierten Zustand Wärme, und diese Wärme muß in die Umgebung abgegeben werden. Dessenungeachtet ist bei der zuvor beschriebenen, zum Stand der Technik gehörenden Leiterplatte zur Montage elektronischer Bauelemente ein unter dem elektronischen Bauelement befindliches Metallglied nicht mit anderen Metallteilen verbunden, sondern in das Basisglied eingebettet. Deshalb kann das Metallglied, obwohl es sich in der Leiterplatte befindet und ein hervorragender Wärmeleiter ist, nicht konstruktiv als ein wärmeabstrahlendes Glied eingesetzt werden.
  • (2) Der Laminierungsprozeß ist unerwünscht langsam und nimmt eine lange Zeit in Anspruch. Zusätzlich können bei dem Laminierungsprozeß leicht mikroskopische Lücken zurückgelassen werden, was während der Metallisierung zu Kurzschlüssen in dem Leiterrahmen führt. Dementsprechend wird die Zuverlässigkeit beim Entwurf einer Leiterplatte sehr gering.
  • (3) Bei dem Metallisierungsverfahren für die Durchkontaktierungen wird es durch die unterschiedlichen Materialien mit unterschiedlichen thermischen Ausdehnungskoeffizienten schwierig, mit Galvanisierungsverfahren eine zuverlässige elektrische Verbindung zwischen den Leiterbahnen auf dem Substrat und dem Leiterrahmen herzustellen.
  • (4) Zur Entfernung des Prepreg-Harzes und der Leiterrahmenmaske von den Zuleitungen wird eine Kombination aus Abrasions- und Säuren-Ätzverfahren verwendet. Wenn zuwenig entfernt wird, sind die Zuleitungen nicht elektrisch leitfähig. Wenn zuviel entfernt wird, dann werden die metallisierten Zuleitungen verkratzt und beschädigt. Deshalb ist es schwierig, eine kostengünstige und zuverlässige Packung zu erzielen.
  • Die vorliegende Erfindung wird nachfolgend ausführlich und mit Bezug auf in den beigefügten Zeichnungen gezeigte Ausführungsformen beschrieben.
  • Bezugnehmend auf die Figuren, und insbesondere auf Fig. 6, 7a, 7b und 10, werden zwei doppelseitige Standard-PCB 10 mit geätztem Kupfer und Vergoldung erfindungsgemäß mit einer standardmäßigen Lötmaske 20 beschichtet, um Kurzschlüsse in dem Leiterrahmen zu verhindern. Das Kupfer in jeder PCB 10 wird geätzt, um eine Schaltungsstruktur 25 aus Metall zu bilden, und vergoldet, um notwendige Verbindungen zwischen Halbleiterchips bereitzustellen. Die leitfähigen Metalle können auf einer Seite oder auf beiden Seiten der PCB 10 angeordnet werden. Der Leiterrahmen 30 wird durch Stanzen oder Ätzen hergestellt und umfaßt offensichtlich im allgemeinen die kurzen Lötvorsprünge 40, die vorgebogen sind und durch die Freilöcher in dem Prepreg 50 hindurch eingeführt werden.
  • Die durchkontaktierten PCB-Verbindungslöcher 60 werden über den Lötvorsprüngen 40 ausgerichtet. Als nächstes wird die gesamte Baugruppe in eine Spannvorrichtung oder eine Presse eingesetzt, die über das Substrat hinweg gleichmäßig Druck und Wärme anwendet und somit die PCB, das Prepreg und den Leiterrahmen zusammenlaminiert. Die Lötvorsprünge 40 werden mit einem geeigneten Lötmittel 70 an die PCB- Verbindungslöcher 60 angelötet.
  • Bezugnehmend auf Fig. 7a wird das fertige Substrat gemäß einer ersten Ausführungsform der Erfindung elektrisch mit den Zuleitungen verbunden, wobei manche der Zuleitungen mit der oberen und manche mit der unteren PCB verbunden werden.
  • In einer zweiten Ausführungsform der Erfindung, die in Fig. 7b gezeigt ist, werden alle Zuleitungen entweder mit der Oberseite oder mit der Unterseite der PCB verbunden.
  • Vorzugsweise werden die Zuleitungen für die Transfergußoperationen 100 flach gelassen. Die Zuleitungen können jedoch für verkapselte oder Hybridgehäuse 110 in einem Winkel von 90 Grad umgebogen werden.
  • Bezugnehmend auf Fig. 9 werden als nächstes, wenn die Substrate in Streifenform aufgebaut werden, die Substrate durch Entfernung des PCB-Brückenbereichs 80, vorzugsweise mittels einer Stanze, Säge oder eines Nutenreißers zerteilt, wobei die Leiterrahmen- Seitenschienen 90 intakt gelassen werden.
  • Zwischen den beiden PCB werden mit einem der drei in Fig. 8 gezeigten und nachfolgend beschriebenen Verfahren elektrische Verbindungen hergestellt.
  • Als erstes wird ein doppelter Lötvorsprung verwendet, wobei ein Vorsprung nach oben und ein Vorsprung nach unten 120 ausgebildet wird. Die beiden Vorsprünge des Leiterrahmens werden aus derselben Metallzuleitung 130 abgezweigt. Die Zuleitung ist entweder für externe Verbindungen verfügbar oder wird als "blinde" Zuleitung bereitgestellt und während der Zerteilung durch einen Stanzprozess entfernt.
  • Im zweiten Schritt wird ein Freiloch ("Mulde") in einer der beiden PCB, dem Prepreg und dem Leiterrahmen 140 zurückgelassen. Die elektrische Verbindung erfolgt durch Drahtbondierung von der ersten PCB zu der zweiten PCB 150.
  • Im dritten Schritt wird an Durchkontaktierungen in beiden PCB 160 ein kleines Stück Draht angelötet. Zusätzlich wird ein großer Freibereich in dem Leiterrahmen zurückgelassen, um Kurzschlüsse zu vermeiden.
  • Die auf der Innen- und der Außenseite des Substrats bereitgestellten Metallglieder des Leiterrahmens führen nicht nur die herkömmliche Verbindungsfunktion aus, sondern dienen zusätzlich als ein Kühlkörper für die Halbleiterchips 210. Wie in Fig. 10 und 12 gezeigt wird in dem Leiterrahmen eine Chip- Montagefläche 170 bereitgestellt und mit einer oder mehreren Zuleitungen 180 verbunden. In die PCB 200 und in das Prepreg 190 wird eine Öffnung vorgefräst oder gestanzt. Nach der Laminierung bleibt eine Öffnung in dem Substrat zurück, die die Kühlkörper-Chip- Montagefläche 170 freilegt. Mittels bekannter Halbleiterverfahren wird ein integrierter Schaltungschip oder ein anderer Halbleiterchip 210 an dem Kühlkörper angebracht. Die Drahtbondierungen 220 werden von dem Chip aus zu der ersten PCB 230 oder von dem Chip aus durch eine Aussparung in dem Leiterrahmen hindurch zu der unteren PCB 240 bondiert.
  • Dementsprechend wird von den Halbleiterbauelementen ausgesendete Wärme zu dem Leiterrahmen geleitet, der als ein Wärmeableitelement dient.
  • Fig. 11, 12 und 13 zeigen verschiedene in Betracht gezogene Anwendungen des gemäß der vorliegenden Erfindung hergestellten PCB-Substrats.
  • In Fig. 11 und 14 werden mehrere Halbleiterchips an der Oberseite des Substrats angebracht. Der Chip in der Mitte wird an dem Kühlkörper/Leiterrahmen montiert, wobei die Drahtbondierungen sowohl die obere als auch die untere PCB bondieren.
  • Wie in Fig. 12 gezeigt werden Halbleiterchips auf beiden Seiten des Substrats montiert, wobei einer der Chips an dem Kühlkörper/Leiterrahmen angebracht wird. Es können somit einzelne Halbleiterbauelemente 210 auf der Außenseite (Oberseite) des Substrats bereitgestellt, und eine zweite Mehrzahl einzelner Halbleiterbauelemente kann auf der Innenseite (Unterseite) des Substrats bereitgestellt werden. Aufgrund der zwischen den Bauelementen bereitgestellten einzigartigen mechanischen und elektrischen Verbindungen weist das Bauelement eine wesentlich größere elektrische Leistungsfähigkeit auf, als gewöhnlich in der durch das Bauelement eingenommenen Fläche auf einer zugrundeliegenden PCB bereitgestellt werden könnte.
  • Nunmehr bezugnehmend auf Fig. 13 werden LED- Reihen (Leuchtdiodenanzeigenreihen) auf die Oberseite des Substrats montiert, und der Halbleiterchip wird auf der Rückseite auf den freigelegten Kühlkörper/ Leiterrahmen montiert. Die von dem Halbleiterchip ausgehenden Drahtbondierungen werden an die obere und untere PCB bondiert. Es ist einzusehen, daß in anderen Anwendungen vielfältige Arten von Halbleiterbauelementen integriert werden können.
  • Kurz gefaßt ist es gemäß der vorliegenden Erfindung möglich, eine einfach aufgebaute Leiterplatte zur Montage elektronischer Bauelemente bereitzustellen, die den Entwurf einer Schaltung vereinfacht, die den langsamen Laminierungsprozeß, unzuverlässige Durchkontaktierungsverfahren und aufwendige mechanische Abrasions- und Ätzverfahren überflüssig macht; und hervorragende Verbindungszuverlässigkeit wirtschaftlich gewährt, die ohne weiteres eine Wärmeableitungsstruktur bilden kann und die Halbleiterplazierung auf einer PCB auf mehreren Niveaus ermöglicht.
  • Obwohl die Erfindung ausführlich in Bezug auf ihre bevorzugte Ausführungsform beschrieben wurde, wird Fachleuten offensichtlich sein, daß an der Erfindung vielfältige Änderungen und Modifikationen vorgenommen werden können. Die vorliegende Erfindung wird nur durch die angefügten Ansprüche eingeschränkt.

Claims (9)

1. Elektronische Vorrichtung, die folgendes umfaßt:
ein erstes Substrat (10) mit einer Innen- und einer Außenfläche, wobei eine erste Metallisierungsschicht (25) auf der besagten Außenfläche eine erste Schaltungsstruktur (230) bildet, mindestens ein auf der besagten Außenfläche des besagten ersten Substrats montiertes elektronisches Bauelement (210), das eine Mehrzahl elektrischer Kontakte zur Herstellung einer elektrischen Verbindung mit dem Bauelement enthält, und erste elektrische Verbindungsmittel (220) zur Verbindung mindestens eines der besagten Kontakte mit der besagten ersten Schaltungsstruktur (230);
ein zweites Substrat (10) mit einer Innen- und einer Außenfläche, wobei eine zweite Metallisierungsschicht (25) auf der besagten Außenfläche eine zweite Schaltungsstruktur (240) bildet,
einen Leiterrahmen (30) mit einer Mehrzahl von Zuleitungen, die jeweils ein nahes und ein fernes Ende aufweisen, wobei die nahen Enden der besagten Zuleitungen in einander im allgemeinen gegenüberliegenden Paaren in einer im allgemeinen planaren Konfiguration angeordnet sind, die jeweils einen inneren Teil enthalten, der zwischen den besagten Innenflächen der besagten Substrate angeordnet ist und durch diese in Eingriff genommen wird, wodurch die besagten Zuleitungen relativ zu den besagten Substraten fest positioniert werden, wobei die fernen Enden der besagten Zuleitungen außerhalb der besagten Substrate angeordnet sind, um eine elektrische Verbindung mit den besagten Zuleitungen herzustellen;
erste und zweite Bondierungsmittel, die die besagten Substrate auf jeder Seite der besagten inneren Teile der besagten nahen Enden befestigen, so daß die besagten Substrate, die Bondierungsmittel und der Leiterrahmen zusammenlaminiert werden;
dadurch gekennzeichnet, daß
in dem ersten Substrat eine erste Mehrzahl von Durchkontaktierungen (60) definiert ist,
in dem ersten Bondierungsmittel (50) eine Mehrzahl von Freilöchern bereitgestellt wird, die der ersten Mehrzahl von Durchkontaktierungen entspricht,
der besagte Leiterrahmen weiterhin auf entsprechenden der besagten Zuleitungen eine Mehrzahl von Lötvorsprüngen umfaßt, die in entsprechende Freilöcher hineinragen und weiterhin in entsprechende der besagten ersten Mehrzahl von Durchkontaktierungen hineinragen und an diese angelötet werden,
mindestens eine weitere Öffnung (190) in dem besagten ersten Substrat und dem ersten Bondierungsmittel,
wodurch das elektronische Bauelement (210) durch die besagte weitere Öffnung (190) hindurch auf einer Chip-Montagefläche (170) des besagten Leiterrahmens montiert wird.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine dritte Metallisierung (25) auf der besagten Innenfläche des besagten zweiten Substrats (10) und zweite elektrische Verbindungsmittel (220) zur Verbindung mindestens eines der besagten Kontakte mit der besagten dritten Metallisierung durch die besagte weitere Öffnung (190) hindurch bereitgestellt werden.
3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die besagte Chip-Montagefläche (170) einen Kühlkörper bildet.
4. Vorrichtung nach einem der vorangehenden Ansprüche, durch folgendes gekennzeichnet:
eine zweite Mehrzahl von Durchkontaktierungen (60), die in dem zweiten Substrat (10) definiert sind,
eine Mehrzahl von zweiten Freilöchern in dem zugeordneten zweiten Bondierungsmittel (50), die der zweiten Mehrzahl von Durchkontaktierungen (60) entspricht,
wobei der besagte Leiterrahmen weiterhin auf entsprechenden der besagten Zuleitungen eine weitere Mehrzahl von Lötvorsprüngen enthält, die in entsprechende zweite Freilöcher hineinragen und weiterhin in entsprechende der besagten zweiten Mehrzahl von Durchkontaktierungen (60) hineinragen und an diese angelötet werden.
5. Anordnung nach einem der vorangehenden Ansprüche, durch folgendes gekennzeichnet: eine vierte Metallisierung (25) auf der besagten Innenfläche des besagten ersten Substrats (10).
6. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die besagten ersten und zweiten Verbindungsmittel eine Mehrzahl von Drahtbondierungen umfassen.
7. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß
das besagte erste Substrat mindestens ein erstes Paar elektronischer Bauelemente enthält, die auf der besagten Außenfläche montiert werden, und die besagten ersten elektrischen Verbindungsmittel die elektrischen Kontakte der besagten elektronischen Bauelemente mit der besagten ersten Schaltungsstruktur verbinden und/oder
das besagte zweite Substrat mindestens ein zweites Paar elektronischer Bauelemente enthält, die auf der besagten Außenfläche montiert werden, und die besagten zweiten elektrischen Verbindungsmittel die elektrischen Kontakte der besagten elektronischen Bauelemente mit der besagten zweiten Schaltungsstruktur verbinden.
8. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß eine Reihe von Leuchtdioden auf der Außenfläche des besagten zweiten Substrats montiert sind.
9. Anordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die besagten elektronischen Bauelemente (210) auf beiden der besagten Außenflächen montiert sind.
DE69320090T 1992-04-30 1993-04-06 Leiterplatte zur Montage von Halbleitern und sonstigen elektronischen Bauelementen Expired - Lifetime DE69320090T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/876,640 US5311407A (en) 1992-04-30 1992-04-30 Printed circuit based for mounted semiconductors and other electronic components

Publications (2)

Publication Number Publication Date
DE69320090D1 DE69320090D1 (de) 1998-09-10
DE69320090T2 true DE69320090T2 (de) 1999-02-11

Family

ID=25368240

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69320090T Expired - Lifetime DE69320090T2 (de) 1992-04-30 1993-04-06 Leiterplatte zur Montage von Halbleitern und sonstigen elektronischen Bauelementen

Country Status (5)

Country Link
US (2) US5311407A (de)
EP (1) EP0567814B1 (de)
JP (1) JPH0669402A (de)
DE (1) DE69320090T2 (de)
TW (1) TW224563B (de)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781447A (en) * 1993-08-13 1998-07-14 Micron Eletronics, Inc. System for recreating a printed circuit board from disjointly formatted data
US5420752A (en) * 1993-08-18 1995-05-30 Lsi Logic Corporation GPT system for encapsulating an integrated circuit package
US6031723A (en) * 1994-08-18 2000-02-29 Allen-Bradley Company, Llc Insulated surface mount circuit board construction
US5667388A (en) * 1994-11-14 1997-09-16 Intel Corporation Printed circuit board adapter carrier for input/output cards
US5659950A (en) * 1995-03-23 1997-08-26 Motorola, Inc. Method of forming a package assembly
US5612511A (en) * 1995-09-25 1997-03-18 Hewlett-Packard Company Double-sided electrical interconnect flexible circuit for ink-jet hard copy systems
US5598033A (en) * 1995-10-16 1997-01-28 Advanced Micro Devices, Inc. Micro BGA stacking scheme
US5991160A (en) * 1995-12-27 1999-11-23 Infineon Technologies Corporation Surface mount LED alphanumeric display
DE19600617A1 (de) * 1996-01-10 1997-07-17 Bosch Gmbh Robert Elektrisches Gerät
US5940686A (en) * 1996-04-12 1999-08-17 Conexant Systems, Inc. Method for manufacturing multi-chip modules utilizing direct lead attach
DE19618099A1 (de) * 1996-05-06 1997-11-13 Siemens Ag Leiterverbundsystem und Verfahren zur Herstellung elektrisch leitender Verbindungen zwischen zwei oder mehr Leiterstrukturen
US6112406A (en) * 1996-05-06 2000-09-05 Siemens Aktiengesellschaft Method for producing electrically conductive connections between two or more conductor structures
US6078359A (en) * 1996-07-15 2000-06-20 The Regents Of The University Of California Vacuum compatible miniature CCD camera head
US5786238A (en) * 1997-02-13 1998-07-28 Generyal Dynamics Information Systems, Inc. Laminated multilayer substrates
US6049972A (en) * 1997-03-04 2000-04-18 Tessera, Inc. Universal unit strip/carrier frame assembly and methods
US6687980B1 (en) 1997-03-04 2004-02-10 Tessera, Inc. Apparatus for processing flexible tape for microelectronic assemblies
US6188874B1 (en) 1997-06-27 2001-02-13 Lockheed Martin Corporation Control and telemetry signal communication system for geostationary satellites
JP3506002B2 (ja) * 1997-07-28 2004-03-15 松下電工株式会社 プリント配線板の製造方法
US6047470A (en) * 1997-08-20 2000-04-11 Micron Technology, Inc. Singulation methods
US6574858B1 (en) * 1998-02-13 2003-06-10 Micron Technology, Inc. Method of manufacturing a chip package
US6329705B1 (en) * 1998-05-20 2001-12-11 Micron Technology, Inc. Leadframes including offsets extending from a major plane thereof, packaged semiconductor devices including same, and method of designing and fabricating such leadframes
SE513786C2 (sv) 1999-03-09 2000-11-06 Ericsson Telefon Ab L M Metod för framställning av mönsterkort samt anordning för värmeavledning framställt enligt metoden
US6487078B2 (en) * 2000-03-13 2002-11-26 Legacy Electronics, Inc. Electronic module having a three dimensional array of carrier-mounted integrated circuit packages
US6713854B1 (en) 2000-10-16 2004-03-30 Legacy Electronics, Inc Electronic circuit module with a carrier having a mounting pad array
US7102892B2 (en) * 2000-03-13 2006-09-05 Legacy Electronics, Inc. Modular integrated circuit chip carrier
US7337522B2 (en) * 2000-10-16 2008-03-04 Legacy Electronics, Inc. Method and apparatus for fabricating a circuit board with a three dimensional surface mounted array of semiconductor chips
KR100897314B1 (ko) * 2001-03-14 2009-05-14 레가시 일렉트로닉스, 인크. 반도체 칩의 3차원 표면 실장 어레이를 갖는 회로 기판을 제조하기 위한 방법 및 장치
US20030168249A1 (en) * 2002-02-14 2003-09-11 Ngk Spark Plug Co., Ltd. Wiring board and method for producing the same
TWI253765B (en) * 2003-05-26 2006-04-21 Matsushita Electric Works Ltd Light-emitting device
US7435097B2 (en) * 2005-01-12 2008-10-14 Legacy Electronics, Inc. Radial circuit board, system, and methods
US7977698B2 (en) * 2005-03-18 2011-07-12 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. System and method for surface mountable display
US20060231848A1 (en) * 2005-04-14 2006-10-19 Chien-Kun Fu Light emitting diode package for enhancing light extraction
TWM281293U (en) * 2005-05-06 2005-11-21 Harvatek Corp Optoelectronic chip array package structure
KR100663549B1 (ko) * 2005-12-21 2007-01-02 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR100770934B1 (ko) * 2006-09-26 2007-10-26 삼성전자주식회사 반도체 패키지와 그를 이용한 반도체 시스템 패키지
WO2009067556A2 (en) * 2007-11-19 2009-05-28 Nexxus Lighting, Inc. Apparatus and methods for thermal management of light emitting diodes
US20100025862A1 (en) * 2008-07-29 2010-02-04 Peter Alfred Gruber Integrated Circuit Interconnect Method and Apparatus
JP2010258271A (ja) * 2009-04-27 2010-11-11 Yazaki Corp 均熱プレートを備えた配線基板及びその製造方法
TWI381780B (zh) 2010-04-28 2013-01-01 Wus Printed Circuit Co Ltd 可辨識印刷電路板之製造方法
WO2012137760A1 (ja) 2011-04-04 2012-10-11 ローム株式会社 半導体装置および半導体装置の製造方法
US8994157B1 (en) 2011-05-27 2015-03-31 Scientific Components Corporation Circuit system in a package
TWI464868B (zh) * 2011-09-14 2014-12-11 Lextar Electronics Corp 固態光源模組及固態光源陣列
FR2999862A1 (fr) * 2012-12-14 2014-06-20 Valeo Systemes Thermiques Circuit imprime comportant un dispositif de refroidissement insert caloporteur
TWI544868B (zh) * 2014-07-11 2016-08-01 台達電子工業股份有限公司 散熱模組及其結合方法
US10319674B2 (en) * 2014-10-29 2019-06-11 Infineon Technologies Americas Corp. Packaged assembly for high density power applications
US10343496B2 (en) * 2015-10-07 2019-07-09 GM Global Technology Operations LLC Antimicrobial UV-C treatment for automotive HVAC systems

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4305204A (en) * 1980-01-16 1981-12-15 Litronix, Inc. Method for making display device
US4393581A (en) * 1980-01-22 1983-07-19 Amp Incorporated Method of forming leads on a lead frame
JPS60109362U (ja) * 1983-12-28 1985-07-25 アルプス電気株式会社 多層プリント基板のア−ス構造
US4677528A (en) * 1984-05-31 1987-06-30 Motorola, Inc. Flexible printed circuit board having integrated circuit die or the like affixed thereto
JPH0412714Y2 (de) * 1984-10-09 1992-03-26
JPS61159793A (ja) * 1984-12-31 1986-07-19 株式会社　アサヒ化学研究所 基板に導電回路を形成する方法
US4763188A (en) * 1986-08-08 1988-08-09 Thomas Johnson Packaging system for multiple semiconductor devices
JPH01199497A (ja) * 1987-11-10 1989-08-10 Ibiden Co Ltd 電子部品塔載用基板
JP2603102B2 (ja) * 1988-05-12 1997-04-23 イビデン株式会社 電子部品搭載用基板の製造方法

Also Published As

Publication number Publication date
EP0567814A1 (de) 1993-11-03
US5311407A (en) 1994-05-10
EP0567814B1 (de) 1998-08-05
TW224563B (de) 1994-06-01
DE69320090D1 (de) 1998-09-10
US5357674A (en) 1994-10-25
JPH0669402A (ja) 1994-03-11

Similar Documents

Publication Publication Date Title
DE69320090T2 (de) Leiterplatte zur Montage von Halbleitern und sonstigen elektronischen Bauelementen
EP1255299B1 (de) Leistungshalbleitermodul in Druckkontaktierung
DE69325232T2 (de) Leistungshalbleitermodul
DE102015113208B4 (de) Modul mit integriertem Leistungselektronikschaltkreis und Logikschaltkreis und Verfahren zur Zusammenschaltung eines Leistungselektronikschaltkreises mit einem Logikschaltkreis
DE102010038246B4 (de) Oberflächenmontierbares drahtloses Package mit offenem Hohlraum für Hochleistungs-HF-Anwendungen, Verfahren zum Herstellen eines HF Halbleiterpackage und einer HF Halbleiterpackagebaugruppe
DE3786861T2 (de) Halbleiteranordnung mit Gehäuse mit Kühlungsmitteln.
DE102007017831B4 (de) Halbleitermodul und ein Verfahren zur Herstellung eines Halbleitermoduls
DE69507370T2 (de) Leiterplattenanordnung
EP1350417B1 (de) Verfahren zur herstellung einer elektronischen baugruppe
DE10393437T5 (de) Halbleiterbauelementbaugruppe
DE102015118633A1 (de) Ein Leistungshalbleitermodul mit einem Direct Copper Bonded Substrat und einem integrierten passiven Bauelement und ein integriertes Leistungsmodul
DE3538933A1 (de) Leistungshalbleitermodul
DE102013203919B4 (de) Halbleitergehäuse und Verfahren zu ihrer Herstellung
DE102007029713A1 (de) Leiterplatte und Verfahren zu deren Herstellung
DE102012207519A1 (de) Verfahren zum herstellen eines bauelementträgers, einer elektronischen anordnung und einer strahlungsanordnung und bauelementträger, elektronische anordnung und strahlungsanordnung
DE102005003125A1 (de) Elektrische Schaltung und Verfahren zur Herstellung einer elektrischen Schaltung
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
EP0881866B1 (de) Steuergerät
DE102004041088A1 (de) Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip
DE102020103456A1 (de) Leistungsstufenvorrichtung mit Trägerrahmen für ein Leistungsstufenmodul und einen integrierten Induktor
DE19781978B4 (de) Gehäuse für eine integrierte Schaltung und Verfahren zu dessen Herstellung
DE102020126647A1 (de) Leistungselektronikeinheit und Verfahren zu ihrer Herstellung
DE19830158C2 (de) Zwischenträgersubstrat mit hoher Verdrahtungsdichte für elektronische Bauelemente
DE69219531T2 (de) Verfahren und Apparat für Verbindungsanordnungen wobei die automatische Bandmontage-Technik angewendet wird
EP0938252A2 (de) Elektrische Schaltungsanordnung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: MOSAID TECHNOLOGIES INCORPORATED, KANATA, ONTA, CA