DE69114760T2 - Verfahren zur Herstellung einer Solarzelle. - Google Patents

Verfahren zur Herstellung einer Solarzelle.

Info

Publication number
DE69114760T2
DE69114760T2 DE69114760T DE69114760T DE69114760T2 DE 69114760 T2 DE69114760 T2 DE 69114760T2 DE 69114760 T DE69114760 T DE 69114760T DE 69114760 T DE69114760 T DE 69114760T DE 69114760 T2 DE69114760 T2 DE 69114760T2
Authority
DE
Germany
Prior art keywords
substrate
layer
layers
gaas
front surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69114760T
Other languages
English (en)
Other versions
DE69114760D1 (de
Inventor
Yoshiaki Kadota
Kotaro Mitsui
Takashi Nishimura
Nobuyoshi Ogasawara
Yoshiro Ohmachi
Takahiko Oohara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Nippon Telegraph and Telephone Corp
Original Assignee
Mitsubishi Electric Corp
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp, Nippon Telegraph and Telephone Corp filed Critical Mitsubishi Electric Corp
Publication of DE69114760D1 publication Critical patent/DE69114760D1/de
Application granted granted Critical
Publication of DE69114760T2 publication Critical patent/DE69114760T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers
    • H01L31/068—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN homojunction type, e.g. bulk silicon PN homojunction solar cells or thin film polycrystalline silicon PN homojunction solar cells
    • H01L31/0693—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN homojunction type, e.g. bulk silicon PN homojunction solar cells or thin film polycrystalline silicon PN homojunction solar cells the devices including, apart from doping material or other impurities, only AIIIBV compounds, e.g. GaAs or InP solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/022425—Electrodes for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/022425—Electrodes for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H01L31/022433—Particular geometry of the grid contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/042—PV modules or arrays of single PV cells
    • H01L31/0475—PV cell arrays made by cells in a planar, e.g. repetitive, configuration on a single semiconductor substrate; PV cell microarrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/184—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIIBV compounds, e.g. GaAs, InP
    • H01L31/1852—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIIBV compounds, e.g. GaAs, InP comprising a growth substrate not being an AIIIBV compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/186—Particular post-treatment for the devices, e.g. annealing, impurity gettering, short-circuit elimination, recrystallisation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/544—Solar cells from Group III-V materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/933—Germanium or silicon or Ge-Si on III-V

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Development (AREA)
  • Sustainable Energy (AREA)
  • Chemical & Material Sciences (AREA)
  • Molecular Biology (AREA)
  • Health & Medical Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Photovoltaic Devices (AREA)

Description

    GEGENSTAND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer GaAs-Solarzelle auf einem Si-Substrat.
    • HINTERGRUND DER ERFINDUNG
  • Die Figuren 9(a) und (b) sind Ansichten, welche die Struktur einer herkömmlichen GaAs-Solarzelle auf einem Si- Substrat darstellen, wobei Fig. 9(a) eine Draufsicht ist und Fig. 9(b) eine Schnittdarstellung entlang einer Linie A-A in Fig. 9(a) ist. In Fig. 9 ist mit dem Bezugszeichen 1 ein Si-Substrat bezeichnet. Eine GaAs-Schicht 2 des n-Typs und eine GaAs-Schicht 3 des p-Typs, welche als aktive Schichten dienen, sind auf eine erste Hauptoberfläche 1a des Si-Substrates 1 aufgeschichtet und dann wird eine Anoden-Elektrode (Elektrode des p-Typs) auf der GaAs-Schicht 3 des p-Typs ausgebildet und eine Kathoden-Elektrode 5 (Elektrode des n-Typs) ist auf einer zweiten Hauptoberfläche 1b des Si-Substrates 1 vorgesehen. Somit wird eine Solarzelle 21 gebildet.
  • Die GaAs-Solarzelle 21 auf dem Si-Substrat wird normalerweise durch das folgende Verfahren hergestellt.
  • Zunächst werden die GaAs-Schicht 2 des n-Typs und die GaAs-Schicht 3 des p-Typs aufeinanderfolgend auf der ersten Hauptoberfläche 1a des Si-Substrates 1 des n-Typs mit einer Oberflächenausrichtung von annähernd (100) durch ein Kristalaufwachsverfahren eines zusammengesetzten Halbleiters, beispielsweise ein MOCVD-Verfahren, ausgebildet. Somit wird ein pn-Übergang 4 ausgebildet, der einen photovoltaischen Effekt erzeugt. Nachfolgend wird als Elektrode zum Abgreifen einet photoelektromotorischen Kraft die Anoden-Elektrode 6 (p-seitige Elektrode) selektiv auf dem GaAs des p- Typs ausgebildet und die Kathoden-Elektrode 5 (n-seitige Elektrode) wird auf der gesamten Oberfläche der zweiten Hauptoberfläche 1b des Si-Substrates 1 ausgebildet. Die Anodenelektrode 6 weist Sammelelektroden 6a zum Sammeln eines photoelektrischen Stromes und eine gemeinsame Elektrode 6b zur Verbindung der Sammelelektroden zu einem außenliegenden Schaltkreis auf. Zusätzlich werden diese Elektroden durch Sputtern oder ein Dampfabscheidungsverfahren ausgebildet und als Materialien wird für gewöhnlich Ti/Ag verwendet.
  • Die herkömmliche GaAs-Solarzelle auf dem Si-Substrat hat jedoch die nachfolgenden Probleme. Genauer gesagt, da die GaAs-Schicht des n-Typs und die GaAs-Schicht 3 des p- Typs für gewöhnlich bei einer hohen Temperatur von 700 bis 800ºC ausgebildet werden, wird, wenn ein Waver, auf dem die obigen GaAs-Schichten ausgebildet wurden, der Raumtemperatur ausgesetzt wird, eine starke Verwerfung erzeugt aufgrund unterschiedlicher thermischer Ausdehnungskoeffizienten zwischen GaAs und Si, wie in Fig. 9(b) gezeigt. Wenn die Dicke der GaAs-Schicht erhöht wird, wird auch der Grad dieser Verwerfung groß. Wenn die Dicke der GaAs-Schicht 3 u m überschreitet, wird ein Riß erzeugt. Wenn andererseits die Dicke der GaAs-Schicht verringert wird, wird die Versetzungsdichte in der GaAs-Schicht verringert. Um daher eine ausreichende Leistung der Solarzelle sicherzustellen, sollte die Dicke 4 bis 5 um betragen. Somit wird in der Arbeitsschicht (aktiven Schicht) der herkömmlichen Solarzelle der Riß erzeugt. Insbesondere ist ein Bereich, der von einem Riß 7 umgeben ist, wo die Sammelelektrode 6a nicht vorhanden ist, wobei dieser Bereich durch die gestrichelten Linien in Fig. 9a gezeigt ist, ein Verlustbereich, da der erzeugte photoelektrische Strom nicht gesammelt werden kann.
  • Selbst wenn zu Beginn kein Riß erzeugt wird, kann, da eine ziemlich hohe thermische Belastung in der GaAs-Schicht verbleibt, beim Auftreten kleinerer Belastungen von außen her ein Riß leicht in der GaAs-Schicht erzeugt werden. Da die Verwerfung konkav ist, wenn die GaAs-Schicht auf der Oberseite liegt, wie in Fig. 9(b) gezeigt, wird ein Riß leicht erzeugt, wenn eine Belastung in Richtung der zweiten Hauptoberfläche 1b des Si-Substrates aufgebracht wird, d.h., wenn eine Zugkraft auf die GaAs-Schicht wirkt. Wenn daher der Wafer in einem Photolitographie-Prozess zur Musteraufbringung der Elektrode 6 des p-Typs abgeflacht wird, oder wenn ein Anlöten von Verbindern zur Modulbildung an der ersten Elektrode 5 im Herstellungsvorgang durchgeführt wird, wird zumeist ein Riß erzeugt.
  • Die japanische Kokai-Schrift 63-236308 hat sich mit dem Problem des Verwerfens von Wafern und von Rissen befaßt. Als Lösung dieses Problemes wird ein Verfahren vorgeschlagen, bei dem ein Silizium-Nitrid-Film auf der rückwärtigen Oberfläche des Siliziumsubstrates bei geringer Temperatur in der Größenordnung von 300ºC durch Plasma-CVD, thermisches CVD oder Sputtern aufgewachsen wird. Das Siliziumsubstrat wird auf der Substratseite konvex plastisch deformiert, wenn das Substrat auf eine Temperatur gleich oder mehr als ungefähr 800ºC erhitzt wird. Dann wird der Silizium-Nitrid entfernt und eine zusammengesetzte Halbleiterschicht aus GaAs wird durch MOCVD aufgewachsen, während das Substrat nach wie vor plastisch deformiert ist und bei einer Temperatur von ungefähr 600 bis 750ºC gehalten wird. Nachfolgend wird das Substrat auf Raumtemperatur abgekühlt.
  • Die japanische Kokai-Schrift 61-225816 hat sich ebenfalls mit dem Problem des Verringerns von Waferverwerfungen befaßt. Eine Hilfsschicht eines Materials mit einem thermischen Ausdehnungskoeffizienten ähnlich dem der aktiven Schicht aus Galliumarsenid wird zunächst auf der hinteren Oberfläche des Siliziumsubstrates bei einer Temperatur aufgebracht, welche gleich derjenigen zur Ausbildung der aktiven Schicht aus Galliumarsenid ist.
  • Die vorliegende Erfindung wurde in der Absicht gemacht, eine Lösung für die erwähnten Probleme zu bringen.
  • Gemäß der vorliegenden Erfindung wird ein Verfahren zur herstellung einer Galliumarsenid-auf-Silizium-Solarzelle geschaffen, wobei das Verfahren aufweist:
  • Bereits teilen eines Siliziumsubstrates mit vorden und rückwärtigen Obeflächen;
  • Abscheiden einer Schicht eines Materiales von geringerem thermischen Ausdehnungskoeffizienten als Silizium auf der rückwärtigen Oberfläche des Substrates;
  • Anheben der Temperatur des Substrates, so daß die vordere Oberfläche hiervon konvex wird;
  • Aufeinanderfolgendes Aufwachsen erster und zweiter Schichten von Galliumarsenid auf der konvexen vorderen Oberfläche des Substrates, wobei die Schichten p- oder n- dotiert bzw. n- oder p-dotiert sind; und
  • Abkühlenlassen des Substrates und der aufeinanderfolgenden ersten und zweiten Schichten auf Raumtemperatur;
  • wobei das Verfahren dadurch gekennzeichnet ist, daß
  • der Schritt des Abscheidens der Schicht des Materiales bei einer Temperatur bei oder nahe bei Raumtemperatur durchgeführt wird;
  • die Dicke der Schicht des abgeschiedenen Nateriales so ist, daß beim Durchführen des Schrittes des Anhebens der Temperatur des Substrates das Substrat elastisch deformiert wird, um die konvexe vordere Oberfläche zu erzeugen; und die jeweiligen Dicken der aufgewachsenen ersten und
  • zweiten Schichten, des Substrates und der abgeschiedenen Schicht des Materiales so sind, daß bei Abkühlen auf Raumtemperatur das Substrat im wesentlichen flach ist und die ersten und zweiten Schichten im wesentlichen frei von verbleibenden thermischen Belastungen sind.
  • Die Schicht, die aus dem Material mit dem thermischen Ausdehnungskoeffizienten kleiner als dem des Si-Substrates ist, verwirft das Si-Substrat in eine konvexe Form bei einer Temperatur, wenn die GaAs-Schicht ausgebildet wird, d.h. eine Belastung wird auf der ersten Hauptoberfläche des Si-Substrates erzeugt. Als Ergebnis können Restbelastungen in der GaAs-Schicht verringert werden und auch der Verwerfungsgrad hiervon kann bei Raumtemperatur verringert werden, nachdem die GaAs-Schicht ausgebildet ist.
  • Vorteilhaft kann eine Schicht aus leitfähigem Material mit einem thermischen Ausdehnungskoeffizienten kleiner als demjenigen von Si auf der zweiten Hauptoberfläche des Si- Substrates bei einer Temperatur nahe der Raumtemperatur ausgebildet werden, bevor die ersten und zweiten GaAs- Schichten des ersten und zweiten Leitfähigkeitstyps, welche als die aktiven Schichten dienen, auf der ersten Hauptoberfläche des Si-Substrates des ersten Leitfähigkeitstyps ausgebildet werden. Diese kann als eine Elektrode verwendet werden.
  • Wahlweise kann eine GaAs-Pufferschicht mit einer hohen Konzentration einer Verunreinigung des ersten Leitfähigkeitstyps auf der ersten Hauptoberfläche des Si-Substrates des ersten Leitfähigkeitstyps ausgebildet werden, bevor die Schicht mit einem Material mit einem thermischen Ausdehnungskoeffizienten kleiner als demjenigen des Si-Substrates auf der zweiten Hauptoberfläche des Si-Substrates bei einer Temperatur nahe Raumtemperatur ausgebildet wird und die ersten und zweiten GaAs-Schichten der ersten und zweiten Leitfähigkeitstypen aufeinanderfolgend auf der Pufferschicht ausgebildet werden. Im Ergebnis kann eine aktive Schicht auf einer reinen Oberfläche des Si-Substrates ohne thermischer Belastung ausgebildet werden.
    • KURZE BESCHREIBUNG DER ZEICHNUNG
  • Die Figuren 1(a) bis (d) sind Schnittdarstellungen zur Veranschaulichung eines Verfahrens zur Herstellung einer GaAs-Solarzelle auf einem Si-Substrat gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • Fig. 2(a) ist eine Draufsicht auf die GaAs-Solarzelle auf dem Si-Substrat, welche durch das Herstellungsverfahren in Fig. 1 erhalten worden ist und Fig. 2(b) ist eine Schnittdarstellung entlang einer Linie A-A in Fig. 2(a);
  • Fig. 3 ist eine Darstellung zur Veranschaulichung einer Verwerfung bei einer erhöhten Temperatur in dem Schritt gemäß Fig. 1(b);
  • Fig. 4 ist eine Schnittdarstellung einer GaAs-Solarzelle auf einem Si-Substrat gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • Fig. 5(a) bis (d) sind Schnittdarstellungen zur Veranschaulichung eines Herstellungsverfahrens für eine GaAs-Solarzelle auf einem Si-Substrat gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • Fig. 6(a) bis (e) sind Darstellungen zur Veranschaulichung eines Verfahrens zur Herstellung einer GaAs-Solarzelle auf einem Si-Substrat gemäß einer Abwandlung der dritten Ausführungsform der vorliegenden Erfindung;
  • Fig. 7 ist eine vergrößerte Darstellung im Nahbereich eines Mesa-Teils in dem Schritt gemäß Fig. 6(d);
  • Fig. 8 ist eine vergrößerte Darstellung im Nahbereich des Mesateils in dem Schritt gemäß Fig. 6(e); und
  • Fig. 9(a) und (b) sind eine Draufsicht und eine Schnittdarstellung durch eine herkömmliche GaAs-Solarzelle auf einem Si-Substrat.
    • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Ausführungsformen der vorliegenden Erfindung werden nachfolgend unter Bezug auf die oben angeführte Zeichnung beschrieben.
  • Die Figuren 1(a) bis (d) sind Schnittdarstellungen zur Veranschaulichung eines Verfahrens zur Herstellung einer Solarzelle gemäß einer ersten Ausführungsform der vorliegenden Erfindung. In Fig. 1 ist mit dem Bezugszeichen 1 ein Si-Substrat des n-Typs bezeichnet, mit dem Bezugszeichen la eine erste Hauptoberfläche des Si-Substrates 1, mit dem Bezugszeichen 1b eine zweite Hauptoberfläche gegenüber der ersten Hauptoberfläche 1a. Eine GaAs-Schicht 2 des n-Typs ist auf der ersten Hauptoberfläche 1a des Si-Substrates 1 angeordnet. Eine GaAs-Schicht 3 des p-Typs ist auf der GaAs-Schicht 2 des n-Typs angeordnet. Zwischen der GaAs- Schicht 2 des n-Typs und der GaAs-Schicht 3 des p-Typs ist ein pn-Übergang 4 ausgebildet. Mit dem Bezugszeichen 10 ist eine Hilfsschicht bezeichnet, welche ein Material aufweist, das einen thermischen Ausdehnungskoeffizienten hat, der kleiner als derjenige von Si ist und welche auf der zweiten Hauptoberfläche des Si-Substrates 1 ausgebildet ist.
  • Nachfolgend werden die Herstellungsschritte beschrieben.
  • Zuerst wird die Hilfsschicht 10 mit einem Material mit einem thermischen Ausdehnungskoeffizienten kleiner als demjenigen von Si auf der zweiten Hauptoberfläche 1b des Si- Substrates 1 des n-Typs auf einer (100)-Oberfläche ausgebildet, deren Oberflächenausrichtung um 2º in die (111)- Richtung geneigt ist, was bei einer Temperatur nahe der Raumtemperatur erfolgt, wie in Fig. 1(a) gezeigt. Als Material für diese Hilfsschicht 10 wird Bornitrid (BN) Kohlenstoff (C) Siliziumdioxid (SiO&sub2;) oder dergleichen verwendet.
  • Die Hilfsschicht 10 wird durch Sputtern oder photounterstützte chemische Dampfabscheidung gebildet. Die entsprechenden thermischen Ausdehnungskoeffizienten sind 1,0 x 10&supmin;&sup6;, 1,7 x 10&supmin;&sup6; und 5 x 10&supmin;&sup7; [1/ºC], welche kleiner sind als 2,4 x 10&supmin;&sup6; [1/ºC], was der thermische Ausdehnungskoeffizient von Si ist. Wenn der Wafer bei der Ausbildung der GaAs- Schicht auf eine Temperatur von annähernd 700ºC erhitzt wird, wird das Si-Substrat aufgrund des Unterschiedes im thermischen Ausdehnungskoeffizienten zwischen den Materialien Si und der Hilfsschicht 10 in eine konvexe Form verworfen, wie in Fig. 1(b) gezeigt. In diesem Zustand werden die GaAs-Schicht 2 des n-Typs und die GaAs-Schicht 3 des p- Typs durch ein MOCVD-Verfahren, eine MBE-Verfahren oder dergleichen ausgebildet, wie in Fig. 1(c) gezeigt. Wenn nachfolgend der Wafer aus der Kristallaufwachsvorrichtung in die Raumtemperatur herausgenommen wird, kann ein Epitaxie-Wafer, der nicht verworfen ist und keine Restbelastungen in der GaAs-Schicht hat erzeugt werden, wie in Fig. 1(d) gezeigt. Die GaAs-Solarzelle 22 auf dem Si-Substrat gemäß Fig. 2 kann dadurch hergestellt werden, daß der obige Epitaxie-Wafer bei dem Raumtemperaturverfahren zur Herstellung der Solarzelle verwendet wird. In Fig. 2 ist mit dem Bezugszeichen 5 eine n-seitige Elektrode bezeichnet, die auf der zweiten Hauptoberfläche des Si-Substrates durch Dampfabscheidung, Sputtern, ein Platierungsverfahren oder dergleichen unter Verwendung eines Materials wie Ti/Au ausgebildet worden ist, nachdem die Schicht 10 mit dem thermischen Ausdehnungskoeffizienten kleiner als demjenigen von Si entfernt worden ist. Zusätzlich bezeichnet das Bezugszeichen 6 eine p-seitige Elektrode, die selektiv auf einem Teil der Oberfläche der GaAs-Schicht 3 des p-Typs durch Photolitographie oder dergleichen ausgebildet wird, so daß Licht auf den pn-Übergang 4 einfallen kann, was die photoelektromotorische Kraft erzeugt. Die p-seitige Elektrode 6 weist Sammelelektroden 6a zum Sammeln eines photoelektrischen Stromes und eine gemeinsame Elektrode 6b zur Verbindung der Sammelelektrode 6a zu einem außenliegenden Schaltkreis auf. Die p-seitige Elektrode 6 kann unter Verwendung des gleichen Materials und des Verfahrens wie bei der n- seitigen Elektrode 5 ausgebildet werden.
  • Da wie beschrieben ein flacher Epitaxie-Wafer bei der ersten Ausführungsform der vorliegenden Erfindung gebildet werden kann, ist es nicht notwendig, Belastungen von außen her aufzubringen, um den Wafer während des Schrittes der Photolitographie flach zu machen, wo Flachheit notwendig ist oder während des Schrittes des Abschleifens der Rückoberfläche zur Einstellung der Dicke, während die Solarzelle hergestellt wird. Im Ergebnis wird die Erzeugung von Rissen in den GaAs-Schichten 2 und 3 verhindert. Da es weiterhin nicht notwendig ist, von außen Kraft aufzubringen, um den Wafer zum Zeitpunkt der Verbindung der Elektroden 5 und 6 in einem Zusammenbauschritt während der Modulbildung flach zu machen, wird die Rißerzeugung wiederum verhindert. Da weiterhin in der ersten Ausführungsform der vorliegenden Erfindung ein Epitaxie-Wafer ohne Restbelastungen bereitgestellt werden kann, kann eine zusätzliche Rißbildung verhindert werden, obgleich Kraft von außen her während der Herstellungsschritte aufgebracht wird.
  • Nachfolgend wird unter Bezug auf Fig. 3 die Auslegung der Dicke der Hilfsschicht 10, in der BN als Material verwendet wird, das einen thermischen Ausdehnungskoeffizienten hat, der kleiner als der von Si ist gemäß der ersten Ausführungsform der vorliegenden Erfindung beschrieben. Fig. 3 ist eine schematische Darstellung des Zustandes des Wafers aus Fig. 1(b). In Fig. 3 ist mit dem Bezugszeichen R ein Krümmungsradius der Verwerfung und mit dem Bezugszeichen D eine Dicke des Si-Substrates bezeichnet; das Bezugszeichen d bezeichnet eine Dicke des BN, das bei Raumtemperatur ausgebildet wurde. Die Verwerfung, welche durch die thermische Belastung bewirkt wird, wird wie folgt erhalten:
  • wobei ESi und νSi der Young'sche Modul und der Poisson'sche Beiwert sind. Eine Spannungs- und belastungsfreie Neutralfaser N liegt in dem Wafer vor und ihre Position wird wie folgt erhalten:
  • wobei t = d/D,
  • und EBN und VBN der Young'sche Modul bzw. der Poisson'sche Beiwert von BN sind.
  • Wenn eine Länge des Wafers vor der Deformation als l gegeben ist, ergibt sich die Längung Δl an der Oberfläche 1a wie folgt:
  • Genauer gesagt, wenn BN auf der rückwärtigen Oberfläche 1b des Si-Substrates bei Raumtemperatur ausgebildet wird und dann auf die GaAs-Aufwachstemperatur aufgeheizt wird, wird die Oberfläche 1a des Si-Substrates, auf welchem das GaAs aufgewachsen wird, auf l+Δl verlängert. Die Dicke t von BN sollte so bestimmt werden, daß die nachfolgende Gleichung implementiert werden kann, nämlich:
  • wobei αGaAs der thermische Ausdehnungskoeffizient von GaAs ist und AT eine Temperaturdifferenz ist. Weiterhin ergibt sich angesichts der obigen Gleichungen (1), (2), (3) und (4), wenn die thermischen Ausdehnungskoeffizienten von Si und BN durch αSI und αBN gegeben sind, da = EBN (αBN - αSi) ΔT / (1 - νBN), daß
  • wenn die entsprechenden Werte substituiert werden, ergibt sich die Dicke von BN als annähernd 38 um und die Dicke des Si-Substrates ist 100 um.
  • Nachfolgend wird eine zweite Ausführungsform der vorliegenden Erfindung beschrieben. Obgleich die n-Elektrode auf der zweiten Hauptoberfläche 1b des Si-Substrates nach Entfernung der Schicht 10 mit dem Material, dessen thermischer Ausdehnungskoeffizient kleiner als derjenige von Si ist, in der obigen ersten Ausführungsform der vorliegenden Erfindung ausgebildet wurde, kann ein leitfähiges Material als Material verwendet werden, dessen thermischer Ausdehnungskoeffizient kleiner als derjenige von Si ist und das als Elektrode des n-Typs dient, wie dies in der zweiten Ausführungsform der vorliegenden Erfindung der Fall ist. Für dieses Material kann ein BN-Film verwendet werden, dem in hoher Konzentration Kohlenstoff zugefügt wird. Die Ausbildung erfolgt durch ein reaktives Sputter-Verfahren unter Verwendung von Acetylen als reaktives Gas oder durch eine photounterstützte chemische Dampfabscheidung mit Diboran(6) und Ammoniak als Hauptgase und Acetylen als Dotierungsgas, wobei ein gesinterter Körper aus BN als Ziel verwendet wird. Wenn der spezifische Widerstand des Si-Subtrates hoch ist, wird der Kontaktwiderstand zwischen BN und Si hoch. In diesem Fall ist es jedoch möglich, den Kontaktwiderstand durch selektives Ausbilden von Durchgangsbohrungen in dem BN-Film 10' und durch Ausbilden einer Metallelektrode 11 mit einem Material wie Ti/Au an der frei liegenden zweiten Hauptoberfläche des Si-Substrates zu verringern, wie in Fig. 4 gezeigt. Zusätzlich kann ein Verbindungsteil für die Modulbildung an der Metallelektrode 11 ausgebildet sein. In diesem Falle kann das Anlöten des Verbinders oder dergleichen an der Metallelektrode 11 leichter als an dem BN-Film 10' erfolgen.
  • Nachfolgend wird eine dritte Ausführungsform der vorliegenden Erfindung beschrieben. Die Figuren 5(a) bis (d) sind Schnittdarstellungen, welche ein Verfahren zur Herstellung einer Solarzelle gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigen. In Fig. 5 bezeichnen die gleichen Bezugszeichen wie in Fig. 1 gleiche oder einander entsprechende Teile und mit dem Bezugszeichen 12 ist eine n&spplus;-GaAs-Pufferschicht bezeichnet.
  • Nachfolgend werden die Herstellungsschritte beschrieben.
  • Zunächst wird gemäß Fig. 5(a) eine n&spplus;-GaAs-Schicht 12 mit einer Dicke von annähernd 2 um auf der ersten Hauptoberfläche 1a des Si-Substrates 1 ausgebildet. Nachfolgend wird der BN-Film 10 bei Raumtemperatur ausgebildet. In diesem Falle wird im Gegensatz zu Fig. 1 das Substrat durch thermische Belastungen der n&spplus;-GaAs-Schicht ein wenig verworfen. Wenn jedoch die Dicke der n&spplus;-GaAs-Schicht 2 um oder weniger beträgt, kann der Verwerfungsgrad vernachlässigt werden. Dann wird gemäß Fig. 5(b), wenn der Wafer auf eine Temperatur erhitzt wird, bei der die GaAs-Schicht aufgewachsen wird, er wie in Fig. 1(b) verworfen. In diesem Fall ist jedoch der Verwerfungsgrad kleiner als in Fig. 1(b) gezeigt, da die n&spplus;-GaAs-Schicht vorhanden ist. Dann werden gemäß Fig. 5(c) die GaAs-Schicht 2 des n-Typs und die GaAs- Schicht des p-Typs, welche für die Solarzelle notwendig sind, ausgebildet und dann wird der Wafer wieder Raumtemperatur ausgesetzt. Dann kann gemäß Fig. 5(d) der Verwerfungsgrad erheblich im Vergleich zu einem herkömmlichen Beispiel verringert werden, wo kein BN-Film vorhanden ist. Obgleich bei der dritten Ausführungsform der vorliegenden Erfindung die Verwerfung in geringfügigem Umfang erzeugt wird, ergeben sich im Vergleich zu der ersten Ausführungsform der vorliegenden Erfindung die folgenden Vorteile: Allgemein, wenn die GaAs-Schicht auf dem Si-Substrat ausgebildet wird, ist es notwendig, die Oberfläche des Si- Substrates bei hoher Temperatur von 900 bis 1000ºC vor dem Aufwachsen der GaAs-Schicht hierauf zu reinigen. Wenn ein Fremdmaterial wie BN auf der zweiten Hauptoberfläche des Si-Substrates ausgebildet wird, wird die erste Hauptoberfläche des Si-Substrates bei dem obigen hohen Temperaturprozessablauf verunreinigt, was zur Folge hat, daß das Epitaxie-Wachstum von GaAs nicht gleichförmig durchgeführt werden kann. Gemäß der Ausführungsform von Fig. 5 kann, wenn die GaAs-Schicht auf dem Si-Substrat ausgebildet wird, das GaAs epitaxial auf dem reinen Si-Substrat ohne Fremdmaterial aufgewachsen werden, so daß eine gleichförmig aufgewachsene Schicht erhalten wird. Wenn danach die GaAs- Schicht bei einer Temperatur von 700 bis 800ºC nach der Ausbildung des BN bei Raumtemperatur gebildet wird, kann, da die n&spplus;-GaAs-Schicht 12 bereits ausgebildet ist, homoepitaxiales Wachstum erzielt werden, und danach wird die GaAs- Schicht auf eine relativ einfache Weise gleichförmig ausgebildet. Da zusätzlich das Aufwachsen bei einer erheblich niedrigen Temperatur von 900 bis 1000ºC erfolgt, kann verhindert werden, daß das Element durch das BN verunreinigt wird.
  • Fig. 6 zeigt Schnittdarstellungen zur Veranschaulichung eines Verfahrens zur Herstellung einer Solarzelle gemäß einer Abwandlung der dritten Ausführungsform der vorliegenden Erfindung. In Fig. 6 bezeichnen die gleichen Bezugszeichen wie in Fig. 5 gleiche oder einander entsprechende Teile und die Bezugszeichen 13 und 14 bezeichnen Mesa-Ausnehmungen, die im Nahbereich des Wafers ausgebildet sind.
  • Nachfolgend werden die Herstellungsschritte beschrieben.
  • Zunächst wird gemäß Fig. 6(a) der Wafer wie in Fig. 5(a) ausgebildet. Danach wird gemäß Fig. 6(b) der BN-Film 10 ausgebildet und dann wird die Mesa-Ausnehmung 13 durch selektives Ätzen der n&spplus;-GaAs-Schicht 12 ausgebildet, so daß ein Teil der Oberfläche des Si-Substrates freiliegt. Dann wird gemäß Fig. 6(c) der Wafer auf 700 bis 800ºC erhitzt, wobei er sich verwirft. Dann werden gemäß Fig. 6(d) die GaAs-Schicht 2 des n-Typs und die GaAs-Schicht 3 des p-Typs ausgebildet. Da in diesem Fall ein natürlicher Oxidfilm auf der Si-Oberfläche ausgebildet wird, die durch die Mesa-Ausnehmung freiliegt, wird kein GaAs-Kristall aufgewachsen, sondern die GaAs-Schicht wächst selektiv auf. Dann wird gemäß Fig. 6(e), wenn der Wafer aus der GaAs-Kristallaufwachsvorrichtung herausgenommen wird und Raumtemperatur ausgesetzt ist, der Verwerfungsgrad im Vergleich zu einem herkömmlichen Verfahren verringert.
  • Bei dieser Abwandlung wird die Mesa-Ausnehmung, deren Breite größer ist als diejenige der Mesa-Ausnehmung 13 durch selektives Entfernen der GaAs-Schicht im Nahbereich der Mesa-Ausnehmung 13 ausgebildet, welche nach Ausbildung der n&spplus;-GaAs-Schicht 12 erzeugt wurde. Der Grund, warum die Mesa-Ausnehmung 14 ausgebildet wird, wird nachfolgend erläutert. Bei dieser Abwandlüng wird gemäß obiger Beschreibung die GaAs-Schicht nicht auf der Oberfläche des Si-Substrates im Bereich der Mesa-Ausnehmung in dem Schritt von Fig. 6(d) aufgewachsen. Da bei diesem Aufwachsprozess der GaAs-Schicht reaktives Gas, welches der Mesa-Ausnehmung zugeführt wird, sich nicht auf dem Si-Substrat abscheidet, wird es für das Aufwachsen des GaAs im Nahbereich der Mesa- Ausnehmung verwendet. Daher wird gemäß Fig. 7 die aufgewachsene Schicht im Nahbereich der Mesa-Ausnehmung dick und insbesondere ist der Kantenbereich scharf ansteigend angeschwollen. Da mechanische Belastungen sich in diesem angeschwollenen Teil konzentrieren, gehen viele Risse von diesem Teil aus. Daher wird die Mesa-Ausnehmung gemäß Fig. 6(e) durch selektives Entfernen des angeschwollenen Teils ausgebildet.
  • Fig. 8 ist eine Ansicht, welche ein Beispiel einer Schnittstruktur der GaAs-Schicht im Nahbereich der Mesa- Ausnehmung zeigt, wobei Belastungskonzentrationen im Nahbereich des Elementes soweit als möglich gemäß der Abwandlung der dritten Ausführungsform der vorliegenden Erfindung verringert werden können. Gemäß Fig. 8 wird der Winkel zwischen einer Seitenoberfläche der GaAs-Schicht 2 des p-Typs und der GaAs-Schicht 3 des n-Typs und einer GaAs-Schichtoberfläche 3a des p-Typs auf 90º oder mehr gesetzt, um zu verhindern, daß sich Belastungen in einem spitzwinkligen Teil konzentrieren. Diese Ausbildung kann durch ein Verfahren wie Vorwärts-Mesaätzen in der GaAs-Schicht mit einer Aufwachsoberfläche im Nahbereich der (100)-Oberfläche leicht ausgebildet werden. Alternativ hierzu kann der obige Aufbau ausgebildet werden, indem die Haftfestigkeit zwischen dem Photoresist und der GaAs-Schicht im Nahbereich der Mesa-Ausnehmung verringert wird, um den Ätzvorgang an einer Schnittstelle zwischen dem Photoresist und dem GaAs zu beschleunigen. Zusätzlich kann gemäß Fig. 8 eine Belastungskonzentration verhindert werden, da der Kontaktwinkel zwischen der n&spplus;-GaAs-Schicht und einer Schnittstelle zu dem Si-Substrat ein stumpfer Winkel ist. Diese Ausbildung kann leicht ausgebildet werden, indem die Natur des Ätzmittels ausgenutzt wird, bei dem die Ätzgeschwindigkeit von der Belastung abhängt. Genauer gesagt, da die Belastung an der Schnittstelle des Si-Substrates mit der n&spplus;-GaAs-Schicht am größten ist und kleiner wird, wenn sie sich hiervon entfernt, kann die Ausbildung gemäß Fig. 8 herausgeätzt werden, indem eine Lösung von Schwefelsäure, Wasserstoffperoxid und Waser als Ätzmittel für GaAs verwendet wird. Gemäß obiger Beschreibung wird eine Schicht mit einem Material mit einem thermischen Ausdehnungskoeffizienten kleiner als demjenigen des Si-Substrates auf der zweiten Hauptoberfläche des Si-Substrates des ersten Leitfähigkeitstyps bei einer Temperatur nahe der Raumtemperatur ausgebildet und dann werden die ersten und zweiten GaAs-Schichten des ersten und zweiten Leitfähigkeitstyps, die als aktive Schichten dienen, auf der ersten Hauptoberfläche des Si-Substrates ausgebildet. Im Ergebnis kann die verbleibende Belastung in der GaAs-Schicht verringert werden und der Verwerfungsgrad kann ebenso verringert werden, so daß ein flacherer Epitaxial-Wafer erhalten werden kann und es ergibt sich eine GaAs-Solarzelle auf dem Si-Substrat mit keinen oder nur wenigen Rissen.
  • Wird angenommen, daß, bevor die ersten und zweiten GaAs-Schichten des ersten und zweiten Leitfähigkeitstyps, die als aktive Schichten dienen, auf der ersten Hauptoberfläche des Si-Substrates des ersten Leitfähigkeitstyps ausgebildet werden, eine Schicht mit einem leitfähigen Material mit einem thermischen Ausdehnungskoeffizienten kleiner als demjenigen von Si auf der zweiten Hauptoberfläche des Si-Substrates bei einer Temperatur nahe Raumtemperatur ausgebildet wird, ergibt sich als Ergebnis zusätzlich zu dem obigen Effekt, daß die Schritte des Entfernens der Hilfsschicht und dann das Ausbilden der ersten Elektrode nicht notwendig sind und der Herstellungsvorgang ist vereinfacht. Weiterhin, selbst wenn eine Temperatur unter Raumtemperatur in einem thermischen Schocktest oder dergleichen absinkt, wirkt eine Druckbelastung auf die GaAs-Schicht, welche die verbleibenden Zugkräfte aufhebt. Im Ergebnis wird eine Rißbildung verhindert.
  • Gemäß eines bevorzugten Verfahrens gemäß der vorliegenden Erfindung zur Herstellung der GaAs-Solarzelle auf dem Si-Substrat wird die GaAs-Pufferschicht mit einer Verunreinigung des ersten Leitfähigkeitstyps in hoher Konzentration auf der ersten Hauptoberfläche des Si-Substrates des ersten Leitfähigkeitstyps ausgebildet und dann wird die Schicht mit einem Material mit einem thermischen Ausdehnungskoeffizienten kleiner als demjenigen des Si-Substrates auf der zweiten Hauptoberfläche des Substrates bei einer Temperatur nahe Raumtemperatur aufgebracht, wonach dann die ersten und zweiten GaAs-Schichten des ersten und zweiten Leitfähigkeitstypes aufeinanderfolgend auf der Pufferschicht aufgebracht werden. Im Ergebnis kann eine aktive GaAs-Schicht auf der einen Si-Substratoberfläche erzeugt werden, welche keine thermischen Belastungen zeigt.
  • Obgleich die vorliegende Erfindung im Detail beschrieben und dargestellt wurde, versteht sich, daß dies nur illustrativ und exemplarisch war und auf keinen Fall einschränkend zu verstehen ist; der Umfang der vorliegenden Erfindung wird nur durch den Wortlaut der anliegenden An- Sprüche begrenzt.

Claims (13)

1. Ein Verfahren zur Herstellung einer Galliumarsenid- auf-Solarzelle, wobei das Verfahren aufweist:
Bereitstellen eines Siliziumsubstrates (1) mit vorden und rückwärtigen Obeflächen (1a, 1b);
Abscheiden einer Schicht (10) eines Materiales von geringerem thermischen Ausdehnungskoeffizienten als Silizium auf der rückwärtigen Oberfläche (1b) des Substrates (1);
Anheben der Temperatur des Substrates (1), so daß die vordere Oberfläche (1a) hiervon konvex wird;
Aufeinanderfolgendes Aufwachsen erster und zweiter Schichten (2, 3) von Galliumarsenid auf der konvexen vorderen Oberfläche (1a) des Substrates (1), wobei die Schichten (2, 3) p- oder n-dotiert bzw. n- oder p-dotiert sind; und
Abkühlenlaesen des Substrates (1) und der aufeinanderfolgenden ersten und zweiten Schichten (2, 3) auf Raumtemperatur;
wobei das Verfahren dadurch gekennzeichnet ist, daß:
der Schritt des Abscheidens der Schicht (10) des Materiales bei einer Temperatur bei oder nahe bei Raumtemperatur durchgeführt wird;
die Dicke der Schicht (10) des abgeschiedenen Materiales so ist, daß beim Durchführen des Schrittes des Anhebens der Temperatur des Substrates (1) das Substrat (1) elastisch deformiert wird, um die konvexe vordere Oberfläche (1a) zu erzeugen; und
die jeweiligen Dicken der aufgewachsenen ersten und zweiten Schichten (2, 3), des Substrates (1) und der abgeschiedenen Schicht (10) des Materiales so sind, daß bei Abkühlen auf Raumtemperatur das Substrat (1) im wesentlichen flach ist und die ersten und zweiten Schichten (2, 3) im wesentlichen frei von verbleibenden thermischen Belastungen sind.
2. Ein Verfahren nach Anspruch 1, wobei dem Schritt des Abscheidens der Schicht (10) des Materials ein Schritt vorausgeht, in dem eine Dünnfilmschicht (12) aus Galliumarsenid, welches n&spplus;- oder p&spplus;-dotiert ist auf der vorderen Oberfläche (1a) des Substrates (1) aufgewachsen wird.
3. Ein Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Abkühlen auf Raumtemperatur die Schicht (10) des Materials durch eine Schicht des Elektrodenmaterials ersetzt wird.
4. Ein Verfahren nach Anspruch 3, wobei die Schicht (10) des Materiales Siliziumoxid, Siliziumnitrid, Bornitrid, Kohlenstoff, oder eine Kombination hiervon aufweist.
5. Ein Verfahren nach einem der vorhergehenden Ansprüche 1 oder 2, wobei die Schicht (10) des Materiales elektrisch leitfähig ist und als Elektrodenschicht geeignet ist.
6. Ein Verfahren nach Anspruch 5, wobei die Schicht (10) des Materiales Bornitrid aufweist und eine hohe Konzentration von Kohlenstoff-Dotiermittel zur Verbesserung der elektrischen Leitfähigkeit beinhaltet.
7. Ein Verfahren nach einem der vorhergehenden Ansprüche 1 oder 2, wobei Durchgangsbohrungen in der Schicht (10) des Materiales gebildet werden und metallisches Elektrodenmaterial (11) an der rückwärtigen Oberfläche hiervon abgeschieden wird und die Durchgangsbohrungen hiermit gefüllt werden.
8. Ein Verfahren nach Anspruch 7, wobei die Schicht (10) des Materiales kohlenstoffdotiertes Bornitrid ist und das metallische Elektrodenmaterial (11) aus Titan und Gold ist.
9. Ein Verfahren nach Anspruch 2 oder einem Anspruch, der von Anspruch 2 abhängig ist, wobei die Dicke der Dünnfilmschichten (12) 2 um oder weniger beträgt.
10. Ein Verfahren nach Anspruch 2, oder irgend einem Anspruch, der vom Anspruch 2 abhängt, bei dem:
nach dem Aufwachsen der Dünnfilmschicht (12) aus Galliumarsenid aber vor dem Aufwachsen der ersten und zweiten Schichten (2, 3) eine Ausnehmung (13) in der Dünnfilmschicht (12) gebildet wird, welche die darunter liegende Oberfläche (1a) des Siliziumsubstrates (1) freilegt, wobei auf dieser freiliegenden Oberfläche (1a) ein natürliches Oxid gebildet wird; und
der Schritt des Aufwachsens der ersten und zweiten Schichten (2, 3) so durchgeführt wird, daß das Material nur auf dem verbleibenden Teil der Dünnfilmschicht (12) aufgewachsen wird.
11. Ein Verfahren nach Anspruch 10, wobei Material von den Kantenbereichen der ersten und zweiten Schichten (2, 3) entfernt wird.
12. Ein Verfahren nach Anspruch 11, wobei nach dem Entfernen des Materiales der Winkel, der zwischen der Kantenoberfläche der ersten und zweiten Schichten (2, 3) und der vorderen Oberfläche (1a) des Substrates (1) eingeschlossen ist, 90º oder weniger beträgt.
13. Ein Verfahren nach Anspruch 12, wobei der Kontaktwinkel, der an der Schnittstelle der Dünnfilmschicht (12) und der vorderen Oberfläche (1) des Substrates (1) einge schlossen wird, 90º oder mehr beträgt und der Winkel, der zwischen der Kantenoberfläche der Dünnfilmschichten (12) und der ersten und zweiten Schichten (2, 3) und der vorderen Oberfläche (1a) des Substrates (1) eingeschlossen ist, eine kontinuierlich graduell abnehmende Funktion des Abstandes von der vorderen Oberfläche (1a) des Substrates (1) ist.
DE69114760T 1990-04-13 1991-04-10 Verfahren zur Herstellung einer Solarzelle. Expired - Fee Related DE69114760T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2098802A JP2542447B2 (ja) 1990-04-13 1990-04-13 太陽電池およびその製造方法

Publications (2)

Publication Number Publication Date
DE69114760D1 DE69114760D1 (de) 1996-01-04
DE69114760T2 true DE69114760T2 (de) 1996-04-11

Family

ID=14229479

Family Applications (5)

Application Number Title Priority Date Filing Date
DE69120524T Expired - Fee Related DE69120524T2 (de) 1990-04-13 1991-04-10 Verfahren zur Herstellung einer Solarzelle
DE69123567T Expired - Fee Related DE69123567T2 (de) 1990-04-13 1991-04-10 Solarzelle
DE69129667T Expired - Fee Related DE69129667T2 (de) 1990-04-13 1991-04-10 Herstellungsverfahren einer GaAs Solarzelle auf einem Si-Substrat
DE69120525T Expired - Fee Related DE69120525T2 (de) 1990-04-13 1991-04-10 Solarzelle
DE69114760T Expired - Fee Related DE69114760T2 (de) 1990-04-13 1991-04-10 Verfahren zur Herstellung einer Solarzelle.

Family Applications Before (4)

Application Number Title Priority Date Filing Date
DE69120524T Expired - Fee Related DE69120524T2 (de) 1990-04-13 1991-04-10 Verfahren zur Herstellung einer Solarzelle
DE69123567T Expired - Fee Related DE69123567T2 (de) 1990-04-13 1991-04-10 Solarzelle
DE69129667T Expired - Fee Related DE69129667T2 (de) 1990-04-13 1991-04-10 Herstellungsverfahren einer GaAs Solarzelle auf einem Si-Substrat
DE69120525T Expired - Fee Related DE69120525T2 (de) 1990-04-13 1991-04-10 Solarzelle

Country Status (4)

Country Link
US (1) US5145793A (de)
EP (6) EP0511718A3 (de)
JP (1) JP2542447B2 (de)
DE (5) DE69120524T2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009028869A1 (de) 2009-08-26 2011-05-26 Q-Cells Se Verfahren zum Verbinden von Solarzellen durch Löten

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930008861B1 (ko) * 1991-05-16 1993-09-16 재단법인 한국전자통신연구소 단결정 실리콘 기판상에 화합물 반도체층이 형성된 기판의 제조방법
US6187515B1 (en) * 1998-05-07 2001-02-13 Trw Inc. Optical integrated circuit microbench system
US6329063B2 (en) 1998-12-11 2001-12-11 Nova Crystals, Inc. Method for producing high quality heteroepitaxial growth using stress engineering and innovative substrates
DE10042947A1 (de) * 2000-08-31 2002-03-21 Osram Opto Semiconductors Gmbh Strahlungsemittierendes Halbleiterbauelement auf GaN-Basis
GB2369490A (en) 2000-11-25 2002-05-29 Mitel Corp Prevention of wafer distortion when annealing thin films
US6921804B2 (en) 2003-03-25 2005-07-26 Equistar Chemicals L.P. Cascaded polyolefin slurry polymerization employing disengagement vessel between reactors
ES2365904T3 (es) * 2004-01-13 2011-10-13 Sanyo Electric Co., Ltd. Dispositivo fotovoltaico.
JP2007141977A (ja) * 2005-11-16 2007-06-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2007242853A (ja) * 2006-03-08 2007-09-20 Sanken Electric Co Ltd 半導体基体及びこれを使用した半導体装置
JP2008294080A (ja) * 2007-05-22 2008-12-04 Sanyo Electric Co Ltd 太陽電池セル及び太陽電池セルの製造方法
FR2921515B1 (fr) * 2007-09-25 2010-07-30 Commissariat Energie Atomique Procede de fabrication de structures semiconductrices utiles pour la realisation de substrats semiconducteur- sur-isolant, et ses applications.
AT506129B1 (de) * 2007-12-11 2009-10-15 Heic Hornbachner En Innovation Gekrümmte photovoltaik-module und verfahren zu deren herstellung
TW200947728A (en) * 2008-02-07 2009-11-16 Ibm Method of manufacturing a silicon solar cell
CN102349163B (zh) * 2009-04-27 2013-10-09 京瓷株式会社 太阳能电池元件及使用了该元件的太阳能电池模块
JP5387119B2 (ja) * 2009-04-28 2014-01-15 トヨタ自動車株式会社 ラミネート装置及び太陽電池モジュールの製造方法
JP5327859B2 (ja) * 2009-04-30 2013-10-30 シャープ株式会社 太陽電池セルおよびその製造方法
KR101146734B1 (ko) * 2009-10-26 2012-05-17 엘지전자 주식회사 태양 전지 셀 및 이를 구비한 태양 전지 모듈
CN102034912B (zh) 2009-12-29 2015-03-25 比亚迪股份有限公司 发光二极管外延片、其制作方法及芯片的制作方法
KR101097270B1 (ko) * 2010-03-25 2011-12-21 삼성에스디아이 주식회사 광전변환소자
FR2969813B1 (fr) * 2010-12-27 2013-11-08 Soitec Silicon On Insulator Procédé de fabrication d'un dispositif semi-conducteur
US9073748B2 (en) * 2011-11-10 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Microelectro mechanical system encapsulation scheme
CN103107245B (zh) * 2012-12-06 2016-07-06 杭州赛昂电力有限公司 非晶硅薄膜太阳能电池及其制作方法
CN105489661B (zh) * 2015-07-27 2018-01-23 友达光电股份有限公司 太阳能电池
CN107845695B (zh) * 2017-12-08 2024-01-16 苏州矩阵光电有限公司 一种晶体外延结构及生长方法
CN112701176B (zh) * 2021-03-23 2021-06-08 南昌凯迅光电有限公司 一种砷化镓薄膜太阳电池及制作方法
CN115274912B (zh) * 2022-08-01 2024-01-30 中国电子科技集团公司第四十四研究所 高空间分辨率的x射线探测器单元、探测器及其制作方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5577181A (en) * 1978-12-07 1980-06-10 Mitsubishi Electric Corp Preparation of solar cell
JPS61219180A (ja) * 1985-03-25 1986-09-29 Sharp Corp 化合物半導体装置の製造法
JPS61225816A (ja) * 1985-03-29 1986-10-07 Sharp Corp 化合物半導体装置の製造方法
JPS6338267A (ja) * 1986-08-01 1988-02-18 Nippon Telegr & Teleph Corp <Ntt> ＧａＡｓ太陽電池とその製造方法
JPS63166276A (ja) * 1986-12-27 1988-07-09 Sharp Corp 太陽電池素子の電極形成方法
JPS63211774A (ja) * 1987-02-27 1988-09-02 Mitsubishi Electric Corp 化合物半導体装置
JPS63236308A (ja) * 1987-03-25 1988-10-03 Oki Electric Ind Co Ltd 化合物半導体の成長方法
JPS63302576A (ja) * 1987-06-01 1988-12-09 Mitsubishi Electric Corp 半導体装置の製造方法
JP2565908B2 (ja) * 1987-06-30 1996-12-18 シャープ株式会社 化合物半導体装置
JPS6420752U (de) * 1987-07-28 1989-02-01
US4830984A (en) * 1987-08-19 1989-05-16 Texas Instruments Incorporated Method for heteroepitaxial growth using tensioning layer on rear substrate surface
JPS6461958A (en) * 1987-09-02 1989-03-08 Mitsubishi Electric Corp Semiconductor device
JPS6482572A (en) * 1987-09-24 1989-03-28 Mitsubishi Electric Corp Gaas solar cell
US5131963A (en) * 1987-11-16 1992-07-21 Crystallume Silicon on insulator semiconductor composition containing thin synthetic diamone films
JPH01165178A (ja) * 1987-12-22 1989-06-29 Mitsubishi Electric Corp 太陽電池
US5079616A (en) * 1988-02-11 1992-01-07 Gte Laboratories Incorporated Semiconductor structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009028869A1 (de) 2009-08-26 2011-05-26 Q-Cells Se Verfahren zum Verbinden von Solarzellen durch Löten

Also Published As

Publication number Publication date
EP0509615A3 (de) 1992-11-19
DE69120525T2 (de) 1996-10-31
JP2542447B2 (ja) 1996-10-09
US5145793A (en) 1992-09-08
EP0509615B1 (de) 1996-06-26
EP0507420B1 (de) 1996-06-26
DE69123567T2 (de) 1997-04-10
DE69114760D1 (de) 1996-01-04
DE69129667T2 (de) 1999-03-11
DE69120525D1 (de) 1996-08-01
JPH03296278A (ja) 1991-12-26
EP0511718A3 (de) 1992-11-19
EP0455360A1 (de) 1991-11-06
EP0509614A1 (de) 1992-10-21
EP0511718A2 (de) 1992-11-04
EP0455360B1 (de) 1995-11-22
EP0666602A2 (de) 1995-08-09
EP0666602B1 (de) 1998-06-24
EP0509615A2 (de) 1992-10-21
EP0507420A1 (de) 1992-10-07
DE69129667D1 (de) 1998-07-30
DE69123567D1 (de) 1997-01-23
EP0666602A3 (de) 1996-01-10
EP0509614B1 (de) 1996-12-11
DE69120524D1 (de) 1996-08-01
DE69120524T2 (de) 1996-10-31

Similar Documents

Publication Publication Date Title
DE69114760T2 (de) Verfahren zur Herstellung einer Solarzelle.
DE69834232T2 (de) Verfahren zum Verbinden von kristallinen Substraten mit unterschiedlichen Kristallgitter
EP1875523B1 (de) Nitridhalbleiter-bauelement und verfahren zu seiner herstellung
DE69811511T2 (de) Herstellungsverfahren für ein photovoltaisches bauelement
EP1327267B1 (de) Verfahren zur herstellung eines halbleiterbauelements auf gan-basis
EP0630525B1 (de) Herstellungsverfahren einer Solarzelle mit kombinierter Metallisierung
EP2150970B1 (de) Nitridhalbleiterbauelement-schichtstruktur auf einer gruppe-iv-substratoberfläche und herstellungsverfahren
DE69031753T2 (de) Verfahren zur Herstellung einer Kontaktstelle für die Schaltung eines Halbleiterbauelementes
DE60004722T2 (de) Verfahren zur Herstellung eines Gruppe III-Nitrid-Verbindungshalbleitersubstrats
EP0734591B1 (de) Solarzelle aus einer neuartigen Siliziumhalbleiterscheibe und Verfahren zur Herstellung der Siliziumhalbleiterscheibe
DE3426338C2 (de)
DE2818261C2 (de) Verfahren zur Herstellung von Galliumarsenid-Solarzellen
DE102006008929A1 (de) Nitridhalbleiter-Bauelement und Verfahren zu seiner Herstellung
DE2917564A1 (de) Verfahren zum herstellen von solarzellen und dadurch hergestellte gegenstaende
DE112004000383T5 (de) Galliumnitrid-Einkristallsubstrat und Verfahren zur Herstellung desselben
DE60014097T2 (de) Nitrid-halbleiterschichtenstruktur und deren anwendung in halbleiterlasern
DE112004002853T5 (de) Solarbatterie und Herstellungsverfahren für diese
DE112014004397T5 (de) Epitaktische Silizium-Solarzellen mit Feuchtigkeitssperre
DE102019108754A1 (de) Halbleitervorrichtung mit einem porösen bereich, waferverbundstruktur und verfahren zum herstellen einerhalbleitervorrichtung
DE3112921A1 (de) Zener-diode
DE2920444A1 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE112019001735T5 (de) Verfahren zur Herstellung einer optischen Halbleitervorrichtung und eines Zwischengegenstands einer optischen Halbleitervorrichtung
DE4130536A1 (de) Laserdiode fuer sichtbares licht
DE69323031T2 (de) Ohmsche Elektrode, Verfahren für ihre Herstellung und lichtemittierende Vorrichtung
DE69400533T2 (de) Halbleiterlaser und Herstellungsverfahren

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee