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Die Erfindung betrifft das Prüfen von elektrisch
programmierbaren Speicherzellen (EPROM, EEPROM).
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Solche Zellen sind jeweils aus einem Transistor mit
schwimmenden Gatepotential zusammengesetzt, bei dem der
Gate-Anschluß an eine Wortleitung, der Drain-Anschluß an eine Bit-
Leitung und der Source-Anschluß an ein Referenzpotential
angeschlossen ist, das im allgemeinen die elektrische Masse der
Schaltung ist.
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Die Anordnung der Zellen des Speichers ist matrixartig: eine
Wortleitung ist an die Gate-Anschlüsse aller Transistoren von
ein und derselben Zeile angeschlossen; eine Bitleitung ist an
den Drain-Anschluß aller Transistoren von ein und derselben
Spalte angeschlossen.
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Um die Adressierung zu ermöglichen, ist die Speicherebene im
allgemeinen unterteilt, um beispielsweise Untergruppen von
Bitleitungen zu bilden. Die Decodierung der Spalten (der Bit-
Leitungen) wird dann in zwei Schritten durchgeführt:
Decodieren einer Bitleitung in jeder Untergruppe und Decodieren der
Untergruppe. Diese Gesamtheit von Untergruppen bildet eine
Gruppe, die einem Datenwort oder wenigstens einem Datenbit
entspricht. Für diese Gruppe wird man einen einzigen
Leseverstärker haben. Man könnte auch einen Schreibverstärker pro
Untergruppe haben, welcher durch das Decodieren der
Untergruppe ausgewählt wird.
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In der Praxis sind die Speicher in Datenwörter einer
bestimmten Länge unterteilt: 4, 8, 16, 32 Datenbits. Es gibt dann
mehrere Gruppen von Bitleitungen wie jene, die zuvor angegeben
wurden. Eine Gruppe von Bitleitungen entspricht den Bits
einer Wertigkeit i in einem Datenwort. Es gibt dann soviele
Gruppen, wie es Bits im Datenwort gibt.
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Ferner wird versucht, die Belegung der Oberfläche der
Halbleiterschaltung zu optimieren. So definiert man
beispielsweise für einen 8-Bit-Speicher, d.h., daß darin ein Datenwort
durch 8 Bits der Wertigkeiten 0,1 ... 7 angegeben wird, die
Daten-Eingabe/Ausgabe-Anschlüssen D0, D1..., D7 des Speichers
entsprechen, 8 Gruppen von Bitleitungen: eine erste Gruppe
entspricht den Bits der Wertigkeit 0 (D0), ..., eine achte
Gruppe entspricht den Bits der Wertigkeit 7 (D7). Es gibt
folglich in diesem Beispiel acht Leseverstärker, jeweils
einen pro Gruppe.
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Es können beispielsweise auch zwei Gruppen von Wortleitungen
definiert werden: eine erste Gruppe, die den Gruppen 0, 1, 6
und 7 von Bitleitungen D0, D1, D6 und D7 entspricht, eine
zweite Gruppe, die den Gruppen 2, 3, 4 und 5 von Bitleitungen
D2, D3, D4 und D5 entspricht. Eine solche Wahl hängt von der
geometrischen Struktur ab, die für die Schaltung und ihre
Optimierung ausgewählt worden ist.
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Das Lesen eines Speicherwortes führt zur Auswahl einer
Wortleitung in jeder Gruppe von Wortleitungen und zur Auswahl
einer Bitleitung in jeder Gruppe Bitleitungen. Alle Datenbits
des Datenworts werden dann durch die Leseverstärker parallel
geliefert, die den Gruppen von Bitleitungen zugeordnet sind.
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Topographisch ermöglicht eine solche Aufteilung, wie in Fig. 1
zu erkennen ist, eine Unterteilung in zwei Halbebenen, wobei
die Bitleitungen im angeführten Beispiel vertikal und die
Wortleitungen horizontal verlaufen. Die obere Halbebene
entspricht der ersten Gruppe von Wort leitungen mit den Gruppen
0,
1, 6 und 7 von Bitleitungen. Die untere Halbebene
entspricht der zweiten Gruppe von Wort leitungen mit den Gruppen
2, 3, 4 und 5 von Bitleitungen. Im Beispiel entspricht die
zweite Wortgruppe einer einfachen Parallelschaltung der
ersten. Der Vordecoder (PREDEC) der Wortleitungen ist
vorzugsweise unmittelbar oberhalb und am Rand der oberen Halbebene
angeordnet. Der Wortleitungsdecoder (DEC L) einer jeden
Halbebene ist am Rand der vertikalen Seiten der entsprechenden
Halbebene angeordnet. Die Spaltendecoder (DEC C), d.h. die
Bitleitungsdecoder, der oberen Halbebene und die
entsprechenden Leseverstärker und Schreibverstärker (AMPLI) befinden
sich zwischen den zwei Halbebenen. Jene der unteren Halbebene
befinden sich am Rand unter dieser unteren Halbebene.
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An der Peripherie der Speicherschaltung sind die
Eingabe/Ausgabe-und Steueranschlüsse des Speichers mit den zugehörigen
Puffern angeordnet. So befinden sich oben und auf den
vertikalen Seiten Eingabe-Anschlüsse des Adreßbusses, im Beispiel
die Anschlüsse A0-A15 mit den zugehörigen Eingangspuffern.
Sie sind so in der Nähe der verschiedenen Decoder. Es sind
auch die Versorgungsanschlüsse Vcc, Vpp und die Anschlüsse
für die Auswahl der Speicherschaltung NCE vorhanden.
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Unten und ein wenig rechts befinden sich die
Daten-Eingabe/Ausgabe-Anschlüsse, D0 - D7, und die Schaltungsmasse GND.
Im Beispiel ist D0 am linken Ende, D5 am rechten Ende und D6
und D7 sind am unteren Teil der rechten Seite. Die
Verbindungen der oberen Halbebene mit den entsprechenden
Eingabe/Ausgabe-Anschlüssen D0, D1, D6 und D7 sind auf diese Weise
optimiert.
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Die zu realisierenden Verbindungen sind zahlreich: zwischen
den Decodern, dem Vordecoder und den Eingangspuffern des
Adreßbusses, den Verstärkern und den Eingabe/Ausgabe-Puffern
des Datenbusses. Wenn man die eigentliche Speicherebene
"Herz", die Decoder und Verstärker , die den Zugriff
auf die Speicherebene gewährleisten, "Mitte" und die Puffer
und die Eingabe/Ausgabe-Anschlüsse der Schaltung
"Peripherie"
nennt, so gibt es zwischen der Mitte und der Peripherie
zahlreiche zu realisierende Verbindungen, wobei außerdem
bekannt ist, daß diese Verbindungen das "Herz" nicht
durchqueren können. Diese Verbindungen nehmen viel Platz mit
Hinblick auf das "Herz" ein, so daß immer versucht wird,
deren Anzahl zu redu- zieren. Es wird auch versucht, die
verschiedenen Schaltungen derart anzuordnen, daß die Länge
der Verbindungen optimiert ist.
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Nun werden für die Testanforderungen der elektrisch
programmierbaren Speicherzellen, bei welchen man nicht nur den
binären Inhalt 0 oder 1 zu lesen versucht, sondern auch, ob sie
programmiert sind oder nicht, aber vor allem ihre Fähigkeit,
den Strom vor oder nach ihrer Programmierung zu leiten,
zusätzliche Verbindungen benutzt, um den Strom messen zu
können, der durch die Zelle fließt, wenn sie einem Lesevorgang
unterworfen ist. Die allgemein benutzte Testschaltung ist in
Fig. 2 dargestellt.
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Beim Lesen ist tatsächlich der Drain-Anschluß der
ausgewählten Zelle C1, d.h. eigentlich die entsprechende Bitleitung
LB, mit dem Eingang eines Leseverstärkers verbunden, der
einen Strom in die Zelle injizieren wird. Je nachdem, ob der
Strom die Zelle durchfließt oder nicht, gibt der Verstärker
über seinen Ausgang einen niedrigen oder hohen logischen
Pegel aus. Eine Verbindung DX verbindet den Ausgang des
Leseverstärkers mit dem Eingang des entsprechenden
Eingabe/Ausgabe-Puffers, der seinerseits am Ausgang mit einem
entsprechenden Eingabe/Ausgabe-Anschluß, z.B. D2, verbunden ist.
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Beim Test wird auch die Zelle ausgelesen, aber man will den
Strom, der sie durchf ließt, lesen und nicht den binäre
logischen Pegel, der am Ausgang des Leseverstärkers geliefert
wird. Es wird dann eine zusätzliche Verbindung DIX benutzt,
die den Eingabe/Ausgabe-Anschluß D2 mit dem Drain-Anschluß
der Zelle CI durch einen Transistor T verbindet, der als
Schalter benutzt wird, wobei sein Source-Anschluß an der
Verbindung DIX und sein Drain-Anschluß an den Drain-Anschluß
der Zelle angeschlossen ist. Dieser Transistor ist
topographisch an der Seite des Verstärkers angeordnet, d.h. im
mittleren Bereich. Wenn sich die Schaltung im Testmodus befindet,
versetzt ein Signal DMA den Eingang des Leseverstärkers und
den Ausgang des Eingabe/Ausgabe-Puffers in den hochohmigen
Zustand und macht den Transistor/Schalter T leitend. Wird
eine äußere Spannung an den Anschluß D2 angelegt, so kann der
Strom, der in der Zelle fließt, gelesen werden. Dieser Strom
wird weder vom Eingabe/Ausgabe-Puffer, noch vom Verstärker
gestört, da sie in den hochohmigen Zustand versetzt worden
sind.
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Eine solche Schaltung läuft auf eine Verdopplung der
Verbindungen DX hinaus: man verdoppelt die Anzahl der Verbindungen
Leseverstärker-Eingabe/Ausgabe-Puffer. Dies ist eine
wesentliche Unzulänglichkeit, wie bereits bei der Optimierung der
Schaltungsgröße erkannt worden ist, da die Anzahl der
Verbindungen beträchtlichen und direkten Einfluß auf die
Schaltungsgröße hat.
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Die Erfindung stellt sich die Aufgabe, eine andere
Testschaltung für das Lesen des Stroms in den Zellen zu schaffen, die
es ermöglicht, die Gesamtzahl der Verbindungen der Schaltung
zu reduzieren.
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Bei der Erfindung ist tatsächlich zu erkennen, daß es
kostengünstiger ist, Transistoren in der Mitte oder an der
Peripherie zu gebrauchen, als von Verbindungen zwischen diesen
beiden Zonen Gebrauch machen zu müssen.
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Die Erfindung stellt sich folglich die Aufgabe, eine
Einrichtung zur Prüfung von elektrisch programmierbaren
Speicherzellen einer Schaltung zu schaffen, die für jeden
Daten-Eingabe/Ausgabe-Anschluß in einem peripheren Bereich der Schaltung
einen zugeordneten Eingabe/Ausgabe-Puffer und in einem
mittleren Bereich der Schaltung nahe der Speicherzellenanordnung
einen zugeordneten Leseverstärker umfaßt, wobei der Eingang
des Eingabe/Ausgabe-Puffers über eine Verbindung DX mit dem
Ausgang des Leseverstärkers, der Ausgang des Eingabe/Ausgabe-
Puffers mit dem Eingabe/Ausgabe-Anschluß und der Eingang des
Leseverstärkers an einem Knotenpunkt A mit einer Bitleitung
verbunden ist, die einer beim Lesen ausgewählten Zelle
entspricht, wobei die Einrichtung dadurch gekennzeichnet ist,
daß sie Mittel umfaßt, um den Eingang und den Ausgang des
Leseverstärkers im Prüfmodus kurzzuschließen, wobei diese
Mittel topographisch in dem mittleren Bereich der Schaltung
angeordnet sind, sowie Mittel zum Kurzschließen des
Eingabeund des Ausgabe-Puffers im Prüfmodus, wobei diese Mittel
topographisch in dem peripheren Bereich der Schaltung
angeordnet sind.
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Die Vorteile und Merkmale der Erfindung sind in der folgenden
Beschreibung angegeben, die als erläuterndes und nicht
einschränkendes Beispiel der Erfindung gedacht ist und auf die
beigefügten Figuren Bezug nimmt, in welchen:
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- die Fig. 1 ein Beispiel einer bereits beschriebenen
Speichertopographie ist,
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- die Fig. 2 ein elektrisches Schaltbild einer bekannten
Testschaltung ist,
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- die Fig. 3 ein elektrisches Schaltbild einer
erfindungsgemäßen Prüfeinrichtung ist,
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Fig. 3 zeigt eine Prüfeinrichtung gemäß der Erfindung.
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Der Eingang des Leseverstärkers AL ist durch den Knotenpunkt
A an den Drain-Anschluß einer ausgewählten Speicherzelle C 1
angeschlossen (eigentlich an die ausgewählte Bitleitung LB).
Der Ausgang des Leseverstärkers AL ist mit dem Eingang eines
Verstärkers mit Tri-State-Ausgang AMP (d.h. mit einem
hochohmigen Zustand). Der Ausgang dieses Verstärkers AMP ist mit
dem Eingang eines Eingabe/Ausgabe-Puffers, der mit E/S
bezeichnet worden ist, mittels einer Verbindung DX verbunden.
Ein erster Transistor T1 wird als Schalter zwischen dem
Knotenpunkt A am Eingang des Leseverstärkers und dem Ausgang
des Verstärkers AMP mit Tri-State-Ausgang benutzt: der
Drain-Anschluß des Transistors TI ist an den Knoten A und der
Source-Anschluß ist an den Ausgang des Verstärkers AMP
angeschlossen. Er wird über seinen Gate-Anschluß von einem
Prüfmodus-Signal DMA gesteuert.
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Ein zweiter Transistor T2 wird als Schalter zwischen den
Eingang des Puffers E/S und dessen Ausgang benutzt: sein
Drain-Anschluß ist ain Knotenpunkt B an den Eingang des
Puffers E/S angeschlossen und sein Source-Anschluß am
Knotenpunkt C an den Ausgang des Puffers E/S. Er wird auch über
seinen Gate-Anschluß vom Prüfmodus-Signal gesteuert.
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Das Versetzen des Leseverstärkers, des Verstärkers mit
Tri-State-Ausgang und des Ausgangs des Eingabe/Ausgabe-
Puffers in den hochohmigen Zustand wird durch das
Prüfmodussignal DMA gesteuert.
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Die Funktionsweise ist dann die folgende: wenn man in den
Prüfmodus übergeht, macht das Signal DMA die zwei
Transistoren leitend und versetzt die Ausgänge des Verstärkers AMP mit
Tri-State-Ausgang und des Eingabe/Ausgabe-Puffers in
den hochohmigen Zustand. Das Signal DMA versetzt auch den
Eingang des Leseverstärkers in den hochohmigen Zustand, um
ihn daran zu hindern, einen Strom in die Zelle zu injizieren,
was die Prüfung stören würde.
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Tatsächlich enthält der Leseverstärker gewöhnlicherweise
einen nicht dargestellten Ausgangsverstärker, welcher die
Struktur der Erfindung modifizieren könnte, um ihn in den
hochohmigen Zustand unter Steuerung des Signals DMA versetzen
zu können. In dem Beispiel ist vorgezogen worden, sich am
Ausgang des Leseverstärkers eines Verstärkers AMP mit Tri-
State-Ausgang zu bedienen.
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Wenn im Prüfmodus eine Spannung an den Anschluß D2 gelegt
wird, wird ein Strom in die ausgewählte Zelle fließen und in
die Verbindung DX geleitet, wobei der Leseverstärker, der
Verstärker AMP und der Eingabe/Ausgabe-Puffer jeweils
kurzgeschlossen werden. Der Strom kann über den Anschluß D2
gemessen werden.
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Der erste Transistor T1 und der Verstärker AMP mit Tri-State-
Ausgang sind im mittleren Bereich M in der Nähe des
Leseverstärkers ausgebildet.
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Der zweite Transistor T2 ist seinerseits im peripheren
Bereich P in der Nähe des Puffers E/S ausgebildet.
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Man fügt so den zusätzlichen Stromkreis hinzu, als Ausgleich
jedoch, es gibt nur eine Operationsverbindung mehr, die
Verbindung DX, ist die Verbindung DIX aus Fig. 2 weggelassen
worden.
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So werden, indem man so viele zusätzliche erfindungsgemäße
Stromkreise im mittleren Bereich und im peripheren Bereich
hinzufügt, wie es Eingabe/Ausgabe-Anschlüsse DI gibt, ebenso
viele zu Prüfzwecken vorgesehene Verbindungen zwischen den
Zonen weggelassen. Schließlich kann die Oberfläche der
Speicherschaltung reduziert werden.
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Außerdem wird, da es weniger Verbindungen gibt, die
Zuverlässigkeit der Schaltung erhöht.