DE69024977T2 - Verfahren zur eliminierung von ätzsperrehinterschneidungen - Google Patents
Verfahren zur eliminierung von ätzsperrehinterschneidungenInfo
- Publication number
- DE69024977T2 DE69024977T2 DE69024977T DE69024977T DE69024977T2 DE 69024977 T2 DE69024977 T2 DE 69024977T2 DE 69024977 T DE69024977 T DE 69024977T DE 69024977 T DE69024977 T DE 69024977T DE 69024977 T2 DE69024977 T2 DE 69024977T2
- Authority
- DE
- Germany
- Prior art keywords
- undercut
- etch stop
- hole
- layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000000992 sputter etching Methods 0.000 claims 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims 1
- 229910052593 corundum Inorganic materials 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 229910001845 yogo sapphire Inorganic materials 0.000 claims 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910018404 Al2 O3 Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- XTQHKBHJIVJGKJ-UHFFFAOYSA-N sulfur monoxide Chemical compound S=O XTQHKBHJIVJGKJ-UHFFFAOYSA-N 0.000 description 2
- 229910052714 tellurium Inorganic materials 0.000 description 2
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920000052 poly(p-xylylene) Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
- Die vorliegende Erfindung betrifft im allgemeinen die Herstellung höchstintegrierter Schaltungen (VLSI) und insbesondere ein Verfahren zur Eliminierung von Ätzstoppunterätzungen in dem Verfahren zur Herstellung solcher Schaltungen.
- Randlose Kontaktformen, die in bestimmten Herstellungsverfahren integrierter Schaltungen (IC) eingesetzt werden, haben einen gleichförmigen Aluminiumoxidfilm (Al&sub2;O&sub3;) als einen Ätzstopp übernommen, der nachfolgend naßgeätzt entfernt wird, aufgrund seiner Trockenätzgrenzen. Um sauber das Al&sub2;O&sub3; in bekannten Ätzmitteln zu entfernen, ergibt sich eine Unterätzung, die gleich der Dicke des Al&sub2;O&sub3; ist. Dieses stellt ein Problem für Zuverlässigkeit und Ausbeute bei der nachfolgenden Metallfilmabscheidung dar. Die sich ergebende Unterätzung erfüllt nicht erwünschte Isolatorabmessungen für bestimmte IC-Herstellungsverfahren. Ein Beispiel minimaler Isolatorabmessungen ist im schlimmsten Fall ein Steg- zu-Steg-Abstand von nicht weniger als 0,4 µm, jedoch wird dies häufig mit einer Unterätzung von 250 nm bei einem 250 nm dicken Al&sub2;O&sub3; nicht erreicht. Das Al&sub2;O&sub3; ist aufgrund seiner Ätzstoppeigenschaften der gewählte Film. Es wird deshalb gefordert, daß irgendein Verfahren erstellt wird, um diese Unterätzung zu eliminieren.
- US-Patent Nr. 4 289 574 von Radigan et al. lehrt ein Ätzen von Aluminium und ein Schützen der Schichten unter dem Aluminium. Insbesondere legen Radigan et al. das Al&sub2;O&sub3; zwischen einen dünnen Aluminiumfilm und einen dicken Aluminiumfilm, so daß beim Ätzen des dicken Aluminiums, das Al&sub2;O&sub3; als ein Ätzstopp dient. Das Al&sub2;O&sub3; kann später wieder gelöst werden und dann kann das dünne Aluminium naß geätzt werden, um es selektiv auf dem Substrat zu halten. Die Verwendung von mehreren Schichten, wie es Radigan et al. beispielhaft zeigen, ist für den Fall von Isolatorenstapel kompliziert, und es ist schwierig, geeignete Materialien mit den richtigen elektrischen Eigenschaften zu finden.
- US-Patent Nr. 4 457 820 von Bergeron et al. lehrt, daß die Schicht naß bis zu einer Dicke geätzt wird, die auf einer unteren Schicht in den dünneren Bereichen stoppt, um ein Ätzen einer unteren Schicht zu steuern und dann wird sie einem reaktiven Ionenätzen (RIE) ausgesetzt, um die Bildgröße beizubehalten bis alle unteren Schichten freigelegt sind. Die Unterätzung (oder Bildgröße) wird in diesem Fall durch die Verwendung einer RIE- Ätzung an der richtigen Stelle des Verfahrens gesteuert. Die Unterätzung relativ zu der Maske ist nicht wichtig, da die Maske entfernt wird und mit der Unterätzung leichter umgegangen werden kann.
- US-Patent Nr. 4 838 991 von Cote et al. lehrt die Verwendung eines organischen Parylene-Abstandsstückes, um die Bildgrößen kleiner herzustellen; z.B. ist es als ein organisches Abstandsstück an sich und um die Kontur eines gegebenen ersten Materials zu steuern, nützlich.
- Es ist deshalb eine Aufgabe der vorliegenden Erfindung ein Verfahren zum Eliminieren von Unterätzungen, die von dem Naßätzen der Ionenätzstoppschichten herrühren, bereitzustellen.
- Gemäß der Erfindung wird ein Verfahren, wie es in Anspruch 1 definiert ist, bereitgestellt. Gemäß diesem Verfahren wird eine reaktive Ionenätzung (RIE) auf einer Ätzstoppschicht, wie Al&sub2;O&sub3;, gestoppt. Der freigelegte Ätzstopp wird unter Stehenlassen einer unerwünschten Unterätzung durch Naßätzen entfernt. Die Unterätzung wird durch eine chemische Gasphasenabscheidung (CVD) eines Füllmaterials, wie Telluroxisulfid (TeOS) oder Silciumnitrid (Si&sub3;N&sub4;), aufgefüllt. Der Füller wird dann geätzt, um eine feine Öffnung ohne Unterätzungen stehenzulassen. Diese letzte Ätzung kann in zwei Verfahrensschritten durchgeführt werden; z.B. ein Sputterätzen gefolgt von einem Plasmaätzen.
- Die vorhergehenden und andere Aufgaben, Aspekte und Vorteile werden von der folgenden detaillierten Beschreibung einer bevorzugten Ausführungsform der Erfindung mit Bezug auf die Zeichnungen besser verständlich, in denen:
- Figur 1 eine Querschnittsansicht eines Abschnitts einer hypothetischen Halbleiterstruktur ist, die einen Abschnitt einer bis zu einem Ätzstopp geätzten Oxidschicht zeigt;
- Figur 2 eine Querschnittsansicht ähnlich wie Figur 1 ist, die die sich ergebende Unterätzung des Ätzstopps nach der Naßätzung zeigt;
- Figur 3 eine Querschnittsansicht ist, die die Abscheidung einer gleichförmigen Fülischicht gemäß dem Verfahren der Erfindung zeigt;
- Figur 4 eine Querschnittsansicht ist, die das Ergebnis einer Sputterätzung der Füllschicht zeigt, um ein "Rückspritzen" zu erzeugen;
- Figur 5 eine Querschnittsansicht der endgültigen Struktur ist, die das Ergebnis einer ungerichteten Plasmaätzung zeigt.
- Das Verfahren gemäß der Erfindung wird nun beschrieben. In Figur 1 wird ein Abschnitt einer Halbleiterstruktur 10, wie eine integrierte Schaltung, gezeigt. Diese Struktur umfaßt ein Substrat 12, typischerweise Silicium und eine Oxidschicht 14, wie Siliciumdioxid (SiO&sub2;), die anisotrop bis zu einer Stoppschicht 16 aus Al&sub2;O&sub3; geätzt wurde und eine Öffnung bildet, die Seitenwände 18 aufweist. Die Stoppschicht aus Al&sub2;O&sub3; wird dann naß geätzt, was eine unerwünschte Unterätzung 20, wie in Figur 2 gezeigt, zur Folge hat. Nachdem das Al&sub2;O&sub3; unter Erzeugen einer Unterätzung mit 2500 Å ±500 Å für eine 2500 Å dicke Ätzstoppschicht naß geätzt wurde, wird eine Schicht mit 1250 Å bis 1300 Å aus Telluroxisulfid (TeOS) oder Siliziumnitrid (Si&sub3;N&sub4;) unter Verwenden eines chemischen Gasphasenabscheidungsverfahrens (CVD) abgeschieden. Diese CVD-Schichten, die mit oder ohne Plasmaunterstützung abgeschieden werden, bedecken das Substrat mit einer extremen Gleichmäßigkeit und gleichförmig zu dem Substrat, und schließen infolgedessen die Seitenwände 18 der Öffnung ein und Füllen die Unterätzung 20, wie es Figur 3 zeigt. Nach dieser gleichförmigen Abscheidung, wird eine leichte Sputterätzung durchgeführt, um das "Rückspritz"-Profil 24 zu erzeugen, das in typischer Weise Figur 4 zeigt. Schließlich wird eine ungerichtete reaktive Ionenplasmaätzung angewandt, um das Loch, wie in Figur 5 gezeigt, in die endgültige Form zurückzuversetzen, wobei das TeOS- oder das Si&sub3;N&sub4;-Füllmaterial in der Unterätzung stehengelassen wird.
- Obwohl das beschriebene Verfahren als eine sehr allgemeine Lösung zur Entfernung von Ätzstopps in Kontaktlöchern betrachtet werden kann, ist es aufgrund der Tatsache, daß Abstandsstücke auf vertikalen Oberflächen und nicht an irgendwelchen anderen Flächen gebildet werden können, besonders vorteilhaft. Wenn Abstandsstücke auf irgendwelchen dünnen vertikalen Bereichen innerhalb einer Emitterstruktur gebildet werden, würde eine ausgedehnte Abstandsstücküberätzung diese entfernen und dennoch, wie es erforderlich sein kann, eine ausreichende Menge dicker vertikaler Isolationsbereiche stehenlassen.
Claims (3)
1. Verfahren zur Eliminierung einer
Kontaktloch-Ätzstoppunterätzung bei der Herstellung einer Halbleiterstruktur (10),
das die folgenden Schritte umfaßt:
anisotropes Ätzen einer Isolationsschicht (14) bis zu einer
Ätzstoppschicht (16), die auf einem Substrat (12) gebildet
wird, wobei das Loch gebildet wird;
Naßätzen der Ätzstoppschicht durch das Loch, wobei eine
Unterätzung (20) zwischen der Isolationsschicht und dem
Substrat gebildet wird;
chemische Gasphasenabscheidung eines konformen isolierenden
Films (22) über der Halbleiterstruktur, welcher die
Unterätzung auffüllt und die Seitenwände und den Boden des Loches
beschichtet,
Sputterätzen des konformen isolierenden Films, um ein
Rückspritz-Profil (24) in der Isolationsschicht in dem Loch
zu bilden; und
ungerichtetes Plasmaätzen des isolierenden Films nach dem
Sputterätzen, wodurch ein Freilegen des Bodens des Loches
und ein Stehenlassen der aufgefüllten Unterätzung erfolgt.
2. Verfahren nach Anspruch 1, wobei die Ätzstoppschicht Al&sub2;O&sub3;
ist.
3. Verfahren nach Anspruch 1 oder 2, wobei die isolierende
Schicht aus der Gruppe, die aus TeOS und Si&sub3;N&sub4; besteht,
ausgewählt wird.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/565,574 US5118382A (en) | 1990-08-10 | 1990-08-10 | Elimination of etch stop undercut |
PCT/US1990/006450 WO1992002951A1 (en) | 1990-08-10 | 1990-11-07 | Elimination of etch stop undercut |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69024977D1 DE69024977D1 (de) | 1996-02-29 |
DE69024977T2 true DE69024977T2 (de) | 1996-08-08 |
Family
ID=24259232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69024977T Expired - Fee Related DE69024977T2 (de) | 1990-08-10 | 1990-11-07 | Verfahren zur eliminierung von ätzsperrehinterschneidungen |
Country Status (5)
Country | Link |
---|---|
US (1) | US5118382A (de) |
EP (1) | EP0542746B1 (de) |
JP (1) | JPH05507813A (de) |
DE (1) | DE69024977T2 (de) |
WO (1) | WO1992002951A1 (de) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5298463A (en) * | 1991-08-30 | 1994-03-29 | Micron Technology, Inc. | Method of processing a semiconductor wafer using a contact etch stop |
US5342808A (en) * | 1992-03-12 | 1994-08-30 | Hewlett-Packard Company | Aperture size control for etched vias and metal contacts |
US5254217A (en) * | 1992-07-27 | 1993-10-19 | Motorola, Inc. | Method for fabricating a semiconductor device having a conductive metal oxide |
US5292677A (en) * | 1992-09-18 | 1994-03-08 | Micron Technology, Inc. | Reduced mask CMOS process for fabricating stacked capacitor multi-megabit dynamic random access memories utilizing single etch stop layer for contacts |
JP4417439B2 (ja) * | 1994-06-29 | 2010-02-17 | フリースケール セミコンダクター インコーポレイテッド | エッチング・ストップ層を利用する半導体装置構造とその方法 |
US5445976A (en) * | 1994-08-09 | 1995-08-29 | Texas Instruments Incorporated | Method for producing bipolar transistor having reduced base-collector capacitance |
KR0146246B1 (ko) * | 1994-09-26 | 1998-11-02 | 김주용 | 반도체 소자 콘택 제조방법 |
US5759911A (en) * | 1995-08-22 | 1998-06-02 | International Business Machines Corporation | Self-aligned metallurgy |
US5960318A (en) * | 1995-10-27 | 1999-09-28 | Siemens Aktiengesellschaft | Borderless contact etch process with sidewall spacer and selective isotropic etch process |
JP2762976B2 (ja) * | 1995-12-25 | 1998-06-11 | 日本電気株式会社 | 半導体装置の製造方法 |
DE19622415A1 (de) * | 1996-06-04 | 1997-12-11 | Siemens Ag | CMOS-Halbleiterstruktur und Verfahren zur Herstellung derselben |
US5923991A (en) * | 1996-11-05 | 1999-07-13 | International Business Machines Corporation | Methods to prevent divot formation in shallow trench isolation areas |
US6022782A (en) * | 1997-05-30 | 2000-02-08 | Stmicroelectronics, Inc. | Method for forming integrated circuit transistors using sacrificial spacer |
TW382783B (en) * | 1998-07-06 | 2000-02-21 | United Microelectronics Corp | Method of making borderless contact |
US7648871B2 (en) * | 2005-10-21 | 2010-01-19 | International Business Machines Corporation | Field effect transistors (FETS) with inverted source/drain metallic contacts, and method of fabricating same |
US8790523B2 (en) * | 2009-01-07 | 2014-07-29 | Tdk Corporation | Method for manufacturing magnetic head |
CN101944484B (zh) * | 2009-07-09 | 2012-10-03 | 上海华虹Nec电子有限公司 | 一种改善发射极窗口侧向开口的方法 |
DE102009052234A1 (de) | 2009-11-06 | 2011-05-12 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Auf Waferebene herstellbarer Chip für Flüssigchromatographie sowie Verfahren für seine Herstellung |
US8298930B2 (en) | 2010-12-03 | 2012-10-30 | International Business Machines Corporation | Undercut-repair of barrier layer metallurgy for solder bumps and methods thereof |
US9553044B2 (en) | 2014-11-05 | 2017-01-24 | International Business Machines Corporation | Electrically conductive interconnect including via having increased contact surface area |
CN108122834A (zh) * | 2017-12-13 | 2018-06-05 | 上海华虹宏力半导体制造有限公司 | 一种改善接触孔中钨缺失的方法 |
BR112021003074A2 (pt) * | 2018-08-29 | 2021-05-11 | Quantum-Si Incorporated | técnicas de fabricação de poço de amostra e estruturas para dispositivos de sensor integrado |
CN110491833B (zh) * | 2019-08-30 | 2021-12-03 | 上海华力微电子有限公司 | 金属互连线填充方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3764865A (en) * | 1970-03-17 | 1973-10-09 | Rca Corp | Semiconductor devices having closely spaced contacts |
IT1094517B (it) * | 1978-04-28 | 1985-08-02 | Componenti Elettronici Sgs Ate | Procedimento per la fabbricazione di un elemento resistivo filiforme per circuito integrato |
US4289574A (en) * | 1979-04-30 | 1981-09-15 | Fairchild Camera & Instrument Corp. | Process for patterning metal connections on a semiconductor structure by using an aluminum oxide etch resistant layer |
US4354896A (en) * | 1980-08-05 | 1982-10-19 | Texas Instruments Incorporated | Formation of submicron substrate element |
US4457820A (en) * | 1981-12-24 | 1984-07-03 | International Business Machines Corporation | Two step plasma etching |
GB8407907D0 (en) * | 1984-03-27 | 1984-05-02 | Sandoz Ltd | Organic compounds |
US4580330A (en) * | 1984-06-15 | 1986-04-08 | Texas Instruments Incorporated | Integrated circuit isolation |
US4759822A (en) * | 1984-10-12 | 1988-07-26 | Triquint Semiconductor Inc. | Methods for producing an aperture in a surface |
US4686000A (en) * | 1985-04-02 | 1987-08-11 | Heath Barbara A | Self-aligned contact process |
US4631113A (en) * | 1985-12-23 | 1986-12-23 | Signetics Corporation | Method for manufacturing a narrow line of photosensitive material |
US4838991A (en) * | 1987-10-30 | 1989-06-13 | International Business Machines Corporation | Process for defining organic sidewall structures |
KR890011103A (ko) * | 1987-12-04 | 1989-08-12 | 미다 가쓰시게 | 반도체 집적회로장치의 제조방법 |
-
1990
- 1990-08-10 US US07/565,574 patent/US5118382A/en not_active Expired - Fee Related
- 1990-11-07 WO PCT/US1990/006450 patent/WO1992002951A1/en active IP Right Grant
- 1990-11-07 JP JP91500510A patent/JPH05507813A/ja not_active Withdrawn
- 1990-11-07 DE DE69024977T patent/DE69024977T2/de not_active Expired - Fee Related
- 1990-11-07 EP EP90917230A patent/EP0542746B1/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0542746A1 (de) | 1993-05-26 |
JPH05507813A (ja) | 1993-11-04 |
US5118382A (en) | 1992-06-02 |
EP0542746B1 (de) | 1996-01-17 |
DE69024977D1 (de) | 1996-02-29 |
WO1992002951A1 (en) | 1992-02-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69024977T2 (de) | Verfahren zur eliminierung von ätzsperrehinterschneidungen | |
DE69119871T2 (de) | Verfahren zum Ätzen von Schichten mit vorgegebener Tiefe in integrierten Schaltungen | |
DE69531244T2 (de) | Vereinfachter doppel-damaszenen prozess für die herstellung einer mehrlagen-metallisierung und einer verbindungsstruktur | |
DE68924468T2 (de) | Verfahren und Struktur zur Herstellung einer Isolierung aus VLSI- und ULSI-Schaltungen. | |
DE3780795T2 (de) | Verfahren zur herstellung einer halbleiteranordnung vom typ "halbleiter auf isolator". | |
DE69826934T2 (de) | Verfahren zur Herstellung einer Doppel-Damaszener Struktur | |
DE3485880T2 (de) | Verfahren zur herstellung von halbleiteranordnungen. | |
DE3587829T2 (de) | Verfahren zur herstellung von untereinander selbstalignierten gräben unter verwendung einer maske. | |
DE69120488T2 (de) | Verfahren zur Herstellung eines Isolierungsbereiches von Halbleiterbauelementen | |
DE3851125T2 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes mit Schaltungsmaterial gefüllter Rille. | |
DE4001372A1 (de) | Verfahren zur herstellung einer halbleiteranordnung | |
DE69133534T2 (de) | Schichtstruktur mit Kontaktöffnung und Verfahren zur Herstellung derselben | |
DE4139462C2 (de) | Verfahren zur Verbindung von Schichten in einer Halbleitervorrichtung | |
DE19520768B4 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung mit Dünnfilmwiderstand | |
DE19859627A1 (de) | Halbleitervorrichtung und Herstellungsverfahren | |
DE3317222A1 (de) | Verfahren zum herstellen einer halbleiterstruktur | |
DE69004932T2 (de) | Verfahren zur Herstellung breiter mit Dielektrikum gefüllter Isolationsgraben für Halbleiteranordnungen. | |
DE69030709T2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE3789680T2 (de) | Verfahren zur Herstellung von Halbleiterbauelementen. | |
DE19606682C2 (de) | Halbleitereinrichtung mit einem Elementisolationsoxidfilm, der eine flache Oberfläche aufweist, und Verfahren zur Herstellung einer solchen Halbleitereinrichtung | |
DE19839079A1 (de) | Verfahren zum Formen einer Isolierschicht und Struktur einer Isolierschicht für eine Halbleitervorrichtung | |
DE69220559T2 (de) | Verfahren zur Herstellung von Kontakten in Löchern in integrierten Schaltungen | |
DE1917995B2 (de) | Verfahren zur bildung eines isolierfilmes und danach hergestelltes halbleiterelement | |
DE69025888T2 (de) | Halbleiterbauelement mit einem dielektrischen Isolierungsbereich mit der Struktur einer U-förmigen Nut | |
DE69219998T2 (de) | Verfahren zur Entfernung von Polymeren aus Sacklöchern in Halbleitervorrichtungen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |