DE68927785T2

DE68927785T2 - Prüfmustergenerator

Info

Publication number: DE68927785T2
Application number: DE1989627785
Authority: DE
Inventors: Lanae Avra
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1988-05-05
Filing date: 1989-04-29
Publication date: 1997-07-17
Anticipated expiration: 2009-04-30
Also published as: EP0340694A2; DE68927785D1; JPH0257988A; CA1298668C; EP0340694B1; EP0340694A3; JP2727014B2

Description

Die vorliegende Erfindung betrifft einen Testmustergenerator nach dem Oberbegriff der unabhängigen Ansprüche, so wie er bei der Schaltungsprüfung und insbesondere für modifizierte Schaltungskonstruktionen von n-Bit-Schieberegistern mit linearer Rückkopplung (LFSR - linear feed-back shift register) benutzt wird.
Hochintegrierte Schaltkreise mußten herkömmlicherweise auf Fehler oder Schwachstellen geprüft werden. Wenn nur ein Bruchteil aller durch einen Herstellungsprozeß hergestellten Bauteile "gut" sind (d.h. den Spezifikationsanforderungen entsprechen), müssen die "guten" Bauteile durch irgendwas von Bauteilen getrennt werden, die Fehler oder Schwachstellen enthalten. Beim Prüfen geschieht dies durch Anlegen einer Eingangsansteuerung (Eingangsprüfmuster) an den Prüfling und Vergleichen der Ausgaben des Prüflings mit den erwarteten "guten" Ergebnissen.
In der Vergangenheit wurden Testmuster von Hand oder mit begrenzter Hilfe von einem Rechner erzeugt. Bei steigendem Aufwand der Auslegungen der geprüften Schaltkreise steigt die zur manuellen Erzeugung von Prüfmustern erforderliche Prüfzeit bedeutend an. Bei sequentiellen Schaltungen ist der Zeitaufwand mit einer Rate angewachsen, die zur Anzahl von Gattern hoch drei proportional ist. In Wirklichkeit sind die Kosten der manuellen Erzeugung von Testmustern nicht mit dieser Rate angestiegen. Anstatt die zum Erhalten von Prüfergebnissen mit vollständiger Fehlerdeckung erforderliche Zeit und Gelder zu investieren, werden von Konstrukteuren häufig abgekürzte Verfahren eingesetzt, die unzulängliche und minderwertige Prüfmengen ergeben.
Zur gegenwärtigen Zeit sind die Prüfungukosten in einem großen Ausmaß von den für die automatische Prüfausrüstung (ATE - automatic test equipment) erforderlichen Investitionen abhängig. Weiterhin steigen mit steigender Anzahl von Bauelement-Eingangs- und -Ausgangsstiften in den geprüften Schaltkreisen und mit höheren Betriebsfrequenzen der Bauelemente die Komplexität und Kosten von ATE. Weiterhin steigt mit steigender Komplexität der Bauelemente auch die Anzahl von Prüfmustern. Dieser Anstieg der Anzahl von Prüfmustern hat einen Anstieg der Prüfzeit zur Folge, was dann zusätzliche ATE-Kapazität bedingt. Heute kann ein einziges IC-Prüfgerät mehr als zwei Millionen Dollar kosten. Angesichts der Abschreibungskosten eines Schaltkreisprüfgeräts, der Prüfgerät- Wartungskosten und der Kosten von prüfungstechnischer Unterstützung kann der Preis für eine Stunde Prüfungszeit beträchtlich sein.
Es gibt eine Alternative für die Multimillionendollar-Chipprüfung. Konstrukteure können in ihre Schaltkreiskonstruktion eine Anzahl einfacher Konstruktionsverfahren einbauen, mit denen die Kosten der Prüfmustererzeugung und -anwendung reduziert werden und dabei noch bessere Prüfungsqualität erzielt wird. Zusätzlich ist es möglich, in den zu prüfenden Schaltkreis eine Anzahl von Fähigkeiten einzubauen, die typischerweise von externen Prüfgeräten erfordert werden. Diese eingebauten Selbstprüf-(BIST - build-in self-test)Verfahren können die Erfordernisse automatischer Prüfgeräte sehr vereinfachen und bedeutende Kostenersparnisse zur Folge haben.
Obwohl Prüfbarkeitsverbesserungsverfahren und eingebaute Selbstprüfverfahren aus dem Gesichtspunkt der Prüfungskostenverringerung attraktiv sind, gehen sie mit bedeutenden Kosten einher, die bewertet werden müssen. Die meisten Verfahren der Konstruktion zur Prüfung verbrauchen Chipfläche, Strom, E/A-Stifte und können die Geschwindigkeitsleistung des Schaltkreises während Normalbetrieb beeinflussen.
Konstruktionen, bei denen eingebaute Selbstprüfung benutzt wird, ermöglichen die Erzeugung von Eingangsansteuerung und Bewertung der Schaltkreisreaktion innerhalb der eigentlichen Schaltkreiskonstruktion. Zur Minimierung der Schaltungen auf dem Chip wird oft eine externe Folgesteuerung der Selbstprüfoperation benutzt. Es gibt mehrere Verfahren, um sowohl die Eingangsan- Steuerung bereitzustellen und die Schaltkreisreaktion zu bewerten. Zu den am häufigsten benutzten Selbstprüfungsverfahren gehören parallele eingebaute Selbstprüfungen von ROM/RAM und pseudozufallsmäßige Selbstprüfungen.
Mit der Zufügung eines Zahlers zu einer bestehenden Schaltkreiskonstruktion würde es den meisten eingebauten Selbstprüfungsverfahren ermöglicht werden, Prüfmuster zu erzeugen. Um einen Zähler auszubilden, sind jedoch eine relativ hohe Anzahl von Gattern erforderlich, und ein Zähler erzeugt nicht Muster auf pseudozufallsmäßige Weise. Infolgedessen werden von vielen eingebauten Selbstprüfverfahren Schieberegister mit linearer Rückkopplung (LFSR) benutzt. Ein LFSR kann dieselben Prüfmuster wie ein Zähler bereitstellen, kann aber mit einer geringeren Anzahl von Gattern als ein Zähler mit derselben Bitzahl realisiert werden. Dadurch wird die Beeinflussung des Chips minimiert. Zusätzlich können modifizierte Versionen des LFSR für sowohl Prüfmustererzeugung als auch Verdichtung der Prüfergebnisse benutzt werden.
Die Ausgabe eines n-Bit-Schieberegisters mit linearer Rückkopplung ist ein Muster von Nullen und Einsen mit einer Länge von n Bit. Im vorliegenden Fall ist ein Bit eine Abkürzung für ein Speicherelement, das eine einzelne binäre Ziffer wie beispielsweise eine "1" oder eine "0" darstellen kann, und n bezieht sich auf die Veränderlichkeit der Länge des Registers (d.h. Bitzahl). So beträgt die Anzahl möglicher Muster oder Zustände für ein n-Bit-Schieberegister mit linearer Rückkopplung 2n. Wenn man das Schieberegister mit linearer Rückkopplung in einem dieser Zustände startet, schreitet es dann durch einige Folgen dieser Zustände fort. Es läßt sich zeigen, daß am Ende eine periodische Abfolge von Zuständen resultiert. Die Rückkopplungsfunktion F(X&sub1;, X&sub2;,...Xn) läßt sich in folgender Form ausdrücken:
F(X&sub1;, X&sub2;,...,Xn) = C&sub1;X&sub1; C&sub2;X&sub2; ... CnXn
Wenn für jede der Konstanten C C entweder eine "0" oder eine "1" ist und wenn das Symbol die Exklusiv-Oder- Funktion (XOR) oder die Funktion des Additionsmoduls 2 bezeichnet (wobei das Ergebnis für ungerade Summen "1" und für gerade Summen "0" beträgt), dann wird das Schieberegister linear genannt. Eine Eigenschaft linearer Rückkopplung besteht darin, daß der Wert eines beliebigen der im Rückkopplungsnetz benutzten Signale bei der Bestimmung des Rückkopplungswertes eine gleiche Gewichtung aufweisen wird. Die sich ergebende Prüffolge wird daher pseüdozufallsmäßiger Beschaffenheit sein. Durch richtige Wahl des linearen Rückkopplungsnetzes läßt sich die Zustandsfolge eines n-Bit-LFSRs auf eine Länge von 2n-1 unterschiedliche Zustände maximieren. Selbst bei einem LFSR mit maximaler Länge ist ein Zustand des LFSRs nicht in der Folge enthalten. Dieser fehlende Zustand wird oft der "haftende Zustand" genannt, da, wenn das LFSR auf diesen Zustand initialisiert wird, es haften bleibt und nicht auf irgendeinen anderen Zustand übergeht. Die Unfähigkeit eines LFSRs, die gesamte Folge von 2n unterschiedlichen Zuständen (Eingangsprüfmustern) zu erzeugen, kann bei manchen Prüfungssituationen ein unerwünschtes Merkmal darstellen.
Es gibt heute Konstruktionen, durch die das Problem der Erzeugung der gesamten Menge von Eingangsprüfmustern gelöst wird. Sie erfordern jedoch die Änderung der Register durch Hinzufügung von XOR-Gattern zwischen Bitscheiben. Mit dieser Lösung ist das Aufbauen von komplizierten nichtstandardmäßigen und teuren Registern verbunden, die unerwünscht sind, wenn es in einer Zellendatenbank eine standardmäßige Registerkonstruktion gibt.
In IEEE International Conference on CAD, November 1986, Seiten 56-59, "Complete Feedback Shift Register Design for Built-in Self Test" (Schieberegisterkonstruktion mit voller Rückkopplung für eingebaute Selbstprüfung) ist ein Schaltkreis mit zusätzlicher Logik beschrieben, der die Gegenwart gewisser Zustände erkennt und dann in das erste Bit des 4-Bit-Registers in der nächsten Stufe das Komplement des Bits einfügt, das normalerweise nach der Zykluslogik des Prüfmustergenerators eingefügt werden würde. In derselben Schrift werden auch Anordnungen beschrieben, bei denen zwischen den Bit des Schieberegisters XOR-Gatter enthalten sind.
In US-Patent-Nr. 3 816 764 ist eine Anordnung beschrieben, die der in der IEEE-Bezugsschrift beschriebenen gleicht. Die Logik schaltet zwischen zwei getrennten Zyklen mit einer jeweiligen Länge von 2n-1. In IEEE International Test Conference, September 1986, Seiten 38-47, "A Hybrid Design of Maximum-Length Sequence Generators" (Hybride Auslegung von Generatoren einer Folge maximaler Länge) sind Generatoren beschrieben, die zwischen den Bit des Schieberegisters XOR-Gatter enthalten.
Es ist eine Aufgabe der vorliegenden Erfindung, Prüfmustergeneratoren bereitzustellen, die eine standardmäßige Registerauslegung benutzen können und die in der Lage sind, eine vollständige Menge von 2n Prüfmustern zu erzeugen.
Nach der vorliegenden Erfindung ist ein erschöpfender Prüfmustergenerator zur Erzeugung von 2n Prüfmustern mit folgendem vorgesehen:
einem Schieberegister maximaler Länge mit linearer Rückkopplung mit einem n-Stufen-Schieberegister und Zykluslogikschaltungen zur Erzeugung einer Folge von 2n-1 Prüfmustern im n-Stufen-Schieberegister, wobei die Zykluslogikschaltungen normalerweise die in die erste Stufe des Schieberegisters im nächsten Zyklus einzuspeichernde Eingabe bereitstellen;
n-Stufen-Schieberegister-externen zusätzlichen Logikschaltungen zur Bereitstellung einer Ausgabe WAHR, wenn die ersten n-1 Stufen des n-Stufen-Schieberegisters mit dem haftenden Zustand des Schieberegisters mit linearer Rückkopplung zusammentreffen, wobei der haftende Zustand das Prüfmuster ist, das normalerweise bei Benutzung des LFSRs zur Erzeugung einer Prüfmusterfolge fehlt;
Ausgabemitteln zur Bereitstellung von mindestens einem der 2n Prüfmuster; gekennzeichnet durch
einen Multiplexer mit einem ersten Eingang, der die Ausgabe der Zykluslogikschaltungen aufnimmt; einem zweiten Eingang, der entweder die Ausgabe der letzten Stufe oder die invertierte Ausgabe der letzten Stufe des Schieberegisters aufnimmt, je nachdem welche stets dem Komplement der Ausgabe der Zykluslogikschaltungen entspricht, wenn die Ausgabe der zusätzlichen Logikschaltung WAHR ist; einem Ansteuerungseingang, der die Ausgabe der zusätzlichen Logikschaltung aufnimmt; und einem an den Eingang der ersten Stufe des Schieberegisters angekoppelten Ausgang;
wobei, wenn die Ausgabe der zusätzlichen Logikschaltung WAHR ist, die zusätzlichen Logikschaltungen und der Multiplexer im nächsten Zyklus das Komplement des Bits in die erste Stufe des n-Stufen-Schieberegisters einfügen, das normalerweise entsprechend der Zykluslogikschaltungen des Schieberegisters mit linearer Rückkopplung eingefügt werden würde.
Mit der vorliegenden Erfindung wird das Problem der Erzeugung einer unvollständigen Menge von Eingangsprüfmustern (z.B. 2n-1 Prüfmustern) zur Prüfung eines Chips oder einer Schaltung überwunden. Durch die vorliegende Erfindung wird eine vollständige Menge von Eingangsprüfmustern (d.h. 2n Prüfmuster) erzeugt, und dies wird auf eine solche Weise erreicht, daß die notwendigen Änderungen der Auslegung der integrierten Schaltung minimiert werden, und auf eine Weise, daß die Anzahl von Gattern minimiert wird, die zu der Konstruktion der integrierten Schaltung hinzugefügt werden müssen.
Bei der vorliegenden Erfindung werden Änderungsschaltungen zu dem mit einem standardmäßigen Register verbundenen Rückkopplungsnetz zugefügt, anstatt das standardmäßige Register selbst zu ändern. Die an dem Prüfmustergenerator ausgeführten Änderungen beeinflussen daher nicht die grundlegende Registerkonstruktion. Ein Prüfmustergenerator maximaler Länge mit der vorliegenden Erfindung enthält n Speichervorrichtungen wie beispielsweise ein n-Bit-Register, ein Rückkopplungsnetz und Änderungsschaltungen, um die Erzeugung von 2n Prüfmustern zu ermöglichen.
Die Zykluslogikschaltungen (166) sind vorzugsweise zur Erzeugung einer pseudozufallsmäßigen Prüfmusterfolge geeignet.
Der Prüfmustergenerator kann weiterhin Initialisierungsmittel (100, 104) zum Setzen des Anfangswertes des n-Stufen-Schieberegiaters (155) umfassen.
Die zusätzlichen Logikschaltungen umfassen logisch einen Multiplexer (110) und zusätzliche Verknüpfungslogik (108). Die zusätzliche Verknüpfungslogik (108) kann Mittel zur Bereitstellung eines aus einem logischen UND einer Mehrzahl von Ausgaben (140-144) der Schieberegisterstufen (120-125) bestehenden Ansteuersignals für den Multiplexer enthalten.
Die Ausgaben (140-144) der Schieberegisterstufen (120-125) können nichtinvertierte oder invertierte Ausgaben sein. Die Verknüpfungslogik kann dann Mittel zum logischen Ankoppeln der nichtinvertierten bzw. invertierten Ausgabe (145) der nten Stufe (125) des n-Stufen-Schieberegisters (155) an einen Eingang des Multiplexers (110) umfassen.
Es wird nunmehr die vorliegende Erfindung beispielhaft anhand der beiliegenden Zeichnungen beschrieben; es zeigen:
Figur 1 ein Schieberegister mit linearer Rückkopplung (LFSR) des Standes der Technik;
Figur 2 eine Einrichtung des Standes der Technik, die 2n einmalige Prüfmuster erzeugen kann. Die Schaltung ist als modifizierter Generator einer Folge maximaler Länge (MLSG - maximum length sequence generator) bekannt;
Figur 3 eine Zeichnung eines allgemeinen Schaltschemas einer Ausführungsform eines erschöpfenden Prüfmustergenerators (erschöpfenden TPG - test pattern generator) im Sinne der vorliegenden Erfindung.
Figur 4 eine Zeichnung eines allgemeinen Schaltschemas einer alternativen Ausführungsform eines erschöpfenden TPGs im Sinne der vorliegenden Erfindung.
Figur 5 ein Diagramm der bevorzugten Ausführungsform eines erschöpfenden TPGs unter Anwendung der vorliegenden Erfindung.
Figur 6 ein Diagramm einer alternativen bevorzugten Ausführungsform eines erschöpfenden TPGs.
Figur 7 ein Diagramm einer alternativen bevorzugten Ausführungsform eines erschöpfenden TPGs.
Figur 8 ein Diagramm einer alternativen bevorzugten Ausführungsform eines erschöpfenden TPGs.
Figur 9 ein Diagramm einer alternativen bevorzugten Ausführungsform eines erschöpfenden TPGs.
Figur 10 ein Diagramm einer alternativen bevorzugten Ausführungsform eines erschöpfenden TPGs.
Figur 11 ein Diagramm einer alternativen bevorzugten Ausführungsform eines erschöpfenden TPGs.
Figur 12 ein Diagramm einer alternativen bevorzugten Ausführungsform eines erschöpfenden TPGs.
In Figur 1 ist ein Schieberegister mit linearer Rückkopplung (LFSR) des Standes der Technik mit einem logisch seriell gekoppelten Register 20 und Rückkopplungsnetz 16 dargestellt. Die maximale Anzahl von einmaligen Prüfmustern, die durch die Schaltung erzeugt werden können, beträgt 2n-1, wobei n die Anzahl von Ein- Bit-Speichervorrichtungen (d.h. bistabilen Multivibratoren wie beispielsweise Flipflops oder Speicherflipflops) ist, die logisch seriell aneinander angekoppelt sind, um das Register 20 zu bilden.
In Figur 2 ist eine Einrichtung des Standes der Technik dargestellt, die 2n einmalige Prüfmuster erzeugen kann. Die als modifizierter Generator einer Folge maximaler Länge (modifizierter MLSG - maximum length sequence generator) bekannte Schaltung, wurde von L. T. Wang et al. in "A Hybrid Design of Maximum-Length Sequence Generators" (Hybride Auslegung von Generatoren einer Folge maximaler Länge), Proceedings-1986 International Test Conference, Referat 1.3, vorgeschlagen. Das logisch seriell gekoppelte Register 40 ist ein modifiziertes Register, in dem in das Register ein Exklusiv-ODER-Gatter (XOR) 33 eingefügt ist, um ein Rückkopplungssignal bereitzustellen. Das XOR-Gatter 33 in Verbindung mit dem XOR-Gatter 36 bildet ein Rückkopplungsnetz, das bei logischer Ankopplung an das Register 40 eine Prüfmusterfolge von 2n-1 einmaligen Prüfmustern bereitstellt. Die Modifizierschaltung 30 ist logisch an das Register 40 und das Rückkopplungsnetz angekoppelt, um das 2nte Prüfmuster in die Prüfmusterfolge einzufügen. Daraus ergibt sich eine Prüfmusterfolge von 2n einmaligen Mustern. Diese Schaltungsauslegung hat jedoch den Nachteil der Verwendung eines hochspeziellen Registers 40, bei dem ein XOR-Gatter 33 in die Folge von Speichervorrichtungen 32, 34, 35, 37 und 39 eingefügt ist. Die Verwendung spezialisierter Schaltungskonstruktionen kann Kosten und Konstruktionszeit einer Schaltung erhöhen und auch die Flexibilität der umliegenden Schaltungskonstruktion verringern.
Bei der vorliegenden Erfindung werden diese Nachteile überwunden, indem alle Modifizierschaltungen außerhalb der Speichervorrichtung (z.B. ein Register) plaziert werden. Damit kann die Speichervorrichtungsauslegung unabhängig von der Auslegung des Rückkopplungsnetzes und der Modifizierschaltung sein. Es können daher standardmäßige Speichervorrichtungen eingesetzt werden, und bei der Entwicklung von besseren Speichervorrichtungen können diese ohne bedeutende Konstruktionsänderungen in eine Gesamtschaltungskonstruktion eingefügt werden, bei der die Konzepte der vorliegenden Erfindung zur Anwendung kommen. Weiterhin erfordert die vorliegende Erfindung weniger Gatter für ihre Realisierung, wodurch wiederum Chipfläche und Stromverbrauch verringert werden.
Es wird darauf hingewiesen, daß die unten beschriebenen spezifischen Ausführungsformen unter Verwendung von gebräuchlichen Beschreibungen mit positiver Logik beschrieben werden. Der Umfang der vorliegenden Erfindung ist jedoch nicht auf Verfahren und Einrichtungen begrenzt, bei denen im Gegensatz zu negativer Logik positive Logik benutzt wird. Auch ist zu bemerken, daß die unten beschriebenen spezifischen Ausführungsformen unter Verwendung von Flipflops beschrieben werden. Zur Realisierung eines Verfahrens oder einer Einrichtung, im Sinne der vorliegenden Erfindung könnte jedoch jede beliebige bistabile Multivibratorvorrichtung benutzt werden. Der Umfang der vorliegenden Erfindung ist daher nicht auf die Verwendung von Flipflops begrenzt.
Figur 3 zeigt ein allgemeines Schaltschema einer Ausführungsform eines erschöpfenden Prüfmustergenerators (erschöpfender TPG) im Sinne der vorliegenden Erfindung. Der erschöpfende TPG 2 umfaßt drei Elemente einschließlich der Schieberegister 60, des Rückkopplungsnetzes 56 und der Modifizierschaltung 52. Das Schieberegister 60 kann eine beliebige Speichervorrichtung sein, die auf ein seriell eingeladenes Eingangssignal reagieren kann und parallele Ausgangssignale bereitstellen kann, die die Zustände jedes Bits des gespeicherten Musters "wahr"/"falsch" anzeigen. Das Rückkopplungsnetz 56 ist eine Schaltung, die bei logischer Ankopplung an den seriellen Eingang und die parallelen Ausgänge des Schieberegisters 60 bewirkt, daß das gespeicherte Muster "wahr"/"falsch" durch 2n-1 einmalige Prüfmuster fortgeschaltet wird, wobei n die Anzahl einzelner Zustände "wahr"/"falsch" im Schieberegister 60 ist.
Die Modifizierschaltung 52 befindet sich außerhalb des Registers 60 und ist zwischen Schieberegister 60 und Rückkopplungsnetz 56 eingefügt. Die Modifizierschaltung 52 ist logisch an den Ausgang des Rückkopplungsnetzes 56, die Mehrzahl paralleler Ausgänge der Schieberegister 60 und den seriellen Eingang des Schieberegisters 60 angekoppelt. Die Modifizierschaltung 52 fügt den fehlenden 2nten Zustand in die Prüfmustersignalfolge ein, so daß durch Schieberegister 60 2n einmalige Prüfmuster erzeugt werden.
In der gezeigten Ausführungsform werden ein 2:1- Multiplexer 50 und ein UND-Gatter 48 zum Umschalten zwischen den einer Modifizierschaltung 52 zugeführten zwei Eingangssignalen benutzt. Das UND-Gatter 48 erzeugt ein Ansteuersignal, das dem Multiplexer 50 ermöglicht, ein Ein-Bit-Signal vom Schaltungsmittel 54 an den seriellen Eingang 42 des Schieberegisters 60 anzulegen. Das UND-Gatter 48 weist eine Mehrzahl von Eingängen einschließlich des Eingangs 46 auf, der ein Signal überträgt, das anzeigt, daß der Prüfmustererzeugungsmodus eingeleitet worden ist.
Der UND-Gattereingang 44, der eine Mehrzahl von Eingängen des UND-Gattere 48 bedeutet, ist logisch an eine Mehrzahl invertierter und nichtinvertierter paralleler Ausgänge des Schieberegisters 60 angekoppelt. Wenn der Eingang 44 einem gewissen Zustand (d.h. Prüfmuster) entspricht und das Signal am Eingang 46 "wahr" ist, ist das Ansteuersignal am Ansteuereingang 47 des Multiplexers 50 "wahr", und es wird ein entsprechendes Signal vom Schaltungsmittel 54 durch den Multiplexer 50 zum seriellen Eingang 42 des Schieberegisters 60 durchgegeben. Das Schaltungsmittel 54 liefert die nichtinvertierte Ausgabe eines gespeicherten Prüfmustersignals im Schieberegister 60, das vom seriellen Eingang 42 am weitesten entfernt ist. Während aller anderen Zustände des Einganges 44 ist das Ansteuersignal "falsch", und die Ausgabe des Rückkopplungsnetzes 56 wird durch den Multiplexer 50 zum seriellen Eingang 42 des Registers 60 durchgegeben. Infolge dieses Umschaltens zwischen Eingängen des Multiplexers 50 wird eine Prüfmustersignalfolge von 2n einmaligen Mustern an den seriellen Eingang 42 angelegt, wodurch das Schieberegister 60 2n einmalige Prüfmuster erzeugt. Diese Folge von 2n Prüfmustern könnte in erschöpfenden Prüfungssituationen benutzt werden, bei denen alle Eingangszustände einer Schaltung adressiert werden sollen.
Figur 4 zeigt ein alternatives allgemeines Schaltschema eines erschöpfenden TPGs 4 im Sinne der vorliegenden Erfindung. Das alternative Schaltschema unterscheidet sich vom erschöpfenden TPG 2 dadurch daß, das Schaltungsmittel 74 eine invertierte Ausgabe des Bits bereitstellt, das am weitesten vom seriellen Eingang 42 entfernt ist. In Abhängigkeit von dem bestimmten Schaltschema könnte die Einfügung des 2nten Prüfmusters in manchen Prüfmustergeneratoren ein invertiertes oder ein nichtinvertiertes Ausgangssignal eines Registerbits (d.h. ein Signal "wahr"/"falsch") erfordern. In Figuren 3 und 4 sind daher zwei mögliche allgemeine Ausführungsformen dargestellt und als erschöpfender TPG 2 bzw. 4 bezeichnet.
Spezifische Ausführungsformen der vorliegenden Erfindung können nach Art von Schieberegister (d.h. invertierend und nichtinvertierend), der Bitzahl (d.h. ungeradzahlig oder geradzahlig) und dem haftenden Zustand (d.h. dem normalerweise bei Benutzung eines LFSR zur Erzeugung einer Prüfmusterfolge fehlenden Prüfmuster) unterschiedlich sein. Ein Schieberegister, das als invertierend bezeichnet wird, nimmt die invertierte Ausgabe eines Bits und koppelt sie logisch an die Eingabe des folgenden Bits an. Im Gegensatz dazu wird ein Schieberegister als nichtinvertierend bezeichnet, wenn es die nichtinvertierte Ausgabe eines Bits nimmt und sie logisch an die Eingabe des folgenden Bits ankoppelt.
Figur 5 zeigt eine bevorzugte Ausführungsform eines erschöpfenden TPGs unter Anwendung der Konzepte der vorliegenden Erfindung. Der erschöpfende TPG 6 ist ein nichtinvertierender TPG mit ungeradzahligen Bit und mit einem Haftend-Zustand von 0000000. Der erschöpfende TPG 6 umfaßt ein nichtinvertierendes Schieberegister 115 mit ungeradzahligen Bit, Rückkopplungsnetz 116 und einer Modifizierschaltung. Das Schieberegister 115 besteht aus sieben Flipflops 120-126. Jeder Flipflop enthält einen Eingang, einen invertierten Ausgang (d.h. Elemente 130 bis 136) und einen nichtinvertierten Ausgang (d.h. Elemente 140 bis 146). Jeder Flipflop ist logisch von einem Ausgang eines Flipflops an den Eingang des nachfolgenden Flipflops angekoppelt. Ein Beispiel dafür ist, daß der Ausgang des Flipflops 120 logisch an den Eingang des Flipflops 121 angekoppelt (z.B. elektrisch angeschlossen) ist, so daß ein Signal zwischen den beiden Flipflops passieren kann. Eine solche logische Ankopplung wird allgemein als serielle Ankopplung bezeichnet.
Die Flipflops enthalten jeweils einen PRE-Eingang. Diese Eingänge sind logisch zusammengekoppelt, um einen Initialisierungssignaleingang 100 für den erschöpfenden TPG 6 zu bilden. Der Signaleingang 100 initialisiert jeden der Flipflops auf einen Zustand "wahr" (z.B. eine binäre Eins). Gleichermaßen ist der Signaleingang 104 logisch an jeden Flipflop-CLR-Eingang angekoppelt, so daß der Flipflop auf einen Zustand "falsch" (z.B. binäre Null) initialisiert werden kann. Diese zwei Initialisierungseingänge sind bei einem erschöpfenden TPG von Wichtigkeit. Diese Eingänge 100 und 104 ermöglichem, daß ein erschöpfender TPG jedesmal dann, wenn eine Prüfmusterfolge gestartet wird, mit demselben Prüfmuster gestartet werden kann. Es ist zu bemerken, daß es vorteilhaft sein kann, eine Prüfmusterfolge mit einem anderen Prüfmuster als einem, das nur "Wahr-"Zustände oder nur "Falsch-"Zustände umfaßt, zu starten. Die Flipflops enthalten jeweils auch einen CLK-Eingang, die logisch zusammengekoppelt sind, um den Signaleingang 102 zu bilden. Der Signaleingang 102 ist gewöhnlich logisch an eine Vorrichtung angekoppelt, die außerhalb des erschöpfenden TPG 6 liegt, um den TPG durch eine Mehrzahl von Prüfmustern fortzuschalten.
Das Rückkopplungsnetz 116 liefert am Ausgang 112 ein Signal, das die Exklusiv-ODER(XOR-)Funktion der Flipflop-Ausgänge 135 und 136 ist. Das Rückkopplungsnetz 116 liefert bis zu 2&sup7;-1 verschiedene Prüfmustersignale auf pseudozufallsmäßige Weise. Die gezeigte Modifizierschaltung umfaßt Element 108 und einen 2:1-Multiplexer 110. Das Element 108 liefert dem Multiplexer 110 ein Ausgangs-(Ansteuer-)Signal. Das Ansteuersignal wird aus dem logischen UND der invertierten Flipflop-Ausgänge 140 bis 145 und einem auf einen Zustand "1" gesetzten TPG- Modussignal (über Eingang 106) erzeugt, wobei das auf einen Zustand "1" gesetzte TPG-Modussignal anzeigt, daß der erschöpfende TPG Prüfmuster erzeugen soll. Wenn es auf den Zustand "0" gesetzt ist, ermöglicht das über Eingang 106 bereitgestellte TPG-Modussignal, daß das Rückkopplungsnetz für andere Zwecke wie beispielsweise Signaturanalyse benutzt werden kann.
Das Ausgangssignal des Elements 108 ist gewöhnlich ein Zustand "0"; in diesem Fall wird vom Multiplexer 110 das Ausgangssignal des Rückkopplungsnetzes ausgewählt und von Ausgang 112 zu Eingang 101 weitergegeben. Wenn die Flipflops 120 bis 125 auf einen Zustand "0" gesetzt sind und der Flipflop 126 auf einen Zustand "1" gesetzt ist, gibt das Element 108 einen Zustand "1" aus, der den Multiplexer 110 zur Weitergabe des Signals am Eingang 114 durch den Multiplexer 110 zum Registereingang 101 konfiguriert. Der Eingang 114 ist logisch an den Registerausgang 146 angekoppelt, der ein Signal mit Zustand "0" bereitstellt. So wird ein Signal mit Zustand "0" in den Flipflop 120 eingegeben, und die vorhergehenden Zustände der Flipflops 120 bis 125 werden jeweils in 121 bis 126 eingeschoben. Die Folge ist, daß das 2&sup7;te (Haftend-Zustand-)Prüfmuster 0000000 in die Prüfmusterfolge eingefügt wird. Sobald dieses Muster erreicht wird, liefert das Element 108 ein auf "1" gesetztes Ausgangssignal, und der Multiplexereingang 114 wird angewählt und zum Registereingang 101 durchgegeben.
Der Eingang 114, der logisch an den Ausgang 146 angekoppelt ist, liegt auf einem Zustand "1". Das nächste in den Flipflops gespeicherte Prüfmuster ist daher 1000000. So stellt das Element 108 ein UND-Verknüpfungsausgangssignal mit einem Zustand "0" bereit, und der erschöpfende TPG 6 kehrt zur Auswahl des Rückkopplungsnetzsignals vom Ausgang 112 zurück und gibt so dieses Signal durch den Multiplexer 110 zum Eingang 101 weiter.
Mit diesem Vorgang erzeugt der erschöpfende TPG 6 eine Prüfmusterfolge zum Ausgangsdatenbus 118 (der logisch an Flipflopausgänge 130 bis 136 angekoppelt ist), um ein Prüfmuster für eine externe Vorrichtung bereitzustellen. Zu der erzeugten Prüfmusterfolge gehören 2&sup7; unterschiedliche Prüfmuster.
Der in Figur 6 dargestellte erschöpfende TPG 7 ist eine weitere bevorzugte Ausführungsform und gleicht außer dem Rückkopplungsnetz 150 dem in Figur 5 gezeigten erschöpfenden TPG 6. Das Rückkopplungsnetz 150 liefert ein Ausgangssignal an 112, das die XOR-Verknüpfung der Flipflopausgange 133 bis 136 darstellt. Das Rückkopplungsnetz 150 liefert eine sich vom Rückkopplungsnetz 116 unterscheidende 2&sup7;-1-Prüfmustersignalfolge. Die erschöpfende Prüfmustersignalfolge-TPG 7 liefert infolgedessen eine Folge von 2&sup7; unterschiedlichen Prüfmustern, die sich von der durch den erschöpfenden TPG 6 erzeugten Folge unterscheiden.
Figur 7 zeigt eine weitere bevorzugte Ausführungsform eines erschöpfenden TPGs unter Anwendung der Konzepte der vorliegenden Erfindung. Der erschöpfende TPG 8 ist ein nichtinvertierender TPG mit geradzahligen Bit mit einem Haftend-Zustand von 000000. Der erschöpfende TPG 8 unterscheidet sich vom erschöpfenden TPG 6, indem das Schieberegister 155 bit-geradzahlig ist und das Rückkopplungsnetz 156 logisch anders an das Schieberegister 155 angekoppelt ist. Das Schieberegister 155 enthält 6 Flipflops und wird daher als geradzahlig erachtet. Da es nur sechs Flipflops gibt, ist an das Element 108 ein Flipflopausgang weniger logisch angekoppelt. Der Ausgang 135 wird für die Erzeugung des richtigen Ansteuersignals nicht mehr benötigt. Das Rückkopplungsnetz 156 liefert ein Ausgangssignal bei 112, das die XOR-Verknüpfung der Flipflop-Ausgänge 130, 132, 133 und 135 darstellt. Das Rückkopplungsnetz 156 liefert eine 2&sup6;-1-Prüfmustersignalfolge. Der erschöpfende TPG 8 liefert infolgedessen eine Folge von 2&sup6; unterschiedlichen Prüfmustern.
Figur 8 zeigt eine weitere bevorzugte Ausführungsform eines erschöpfenden TPG unter Anwendung der Konzepte der vorliegenden Erfindung. Der erschöpfende TPG 9 unterscheidet sich vom erschöpfenden TPG 8, indem das Rückkopplungsnetz 166 logisch anders an das Schieberegister 155 angekoppelt ist und ein anderes Ausgangssignal 112 liefert. Das Rückkopplungsnetz 166 liefert ein Ausgangssignal bei 112, das die XOR-Verknüpfung der Flipflop-Ausgaben 134 und 135 darstellt. Das Rückkopplungsnetz 166 liefert eine andere 2&sup6;-1-Prüfmustersignalfolge als das Rückkopplungsnetz 156. Der erschöpfende TPG 9 liefert infolgedessen eine Folge von 2&sup6; unterschiedlichen Prüfmustern, die sich von der vom erschöpfenden TPG 8 erzeugten Folge unterscheiden.
Figur 9 zeigt eine weitere bevorzugte Ausführungsform eines erschöpfenden TPG unter Verwendung der Konzepte der vorliegenden Erfindung. Der erschöpfende TPG 10 ist ein invertierender, Bit-ungeradzahliger TPG mit einem haftenden Zustand von 1010101. Der erschöpfende TPG 10 unterscheidet sich vom erschöpfenden TPG 6, indem das Schieberegister invertierend ist und das Element 168 logisch anders an das Schieberegister 170 angekoppelt ist, was einen unterschiedlichen Haftend-Zustand bewirkt. Das Schieberegister 170 wird als invertierend bezeichnet, da der invertierte Ausgang eines Flipflops logisch an den Eingang des folgenden Flipflops angekoppelt ist. Ein Beispiel dafür ist, daß der invertierte Ausgang des Flipflops 120 logisch an den Eingang des Flipflops 121 angekoppelt ist, so daß ein Signal zwischen ihnen passieren kann.
Das Element 168 stellt ein Ansteuersignal für den Multiplexer 110 bereit, das aus dem logischen UND des TPG-Modussignals 106, den nichtinvertierten Flipflopausgängen 130, 132 und 134 und auch den invertierten Flipflopausgängen 141, 143 und 145 erzeugt wird. Wenn die nichtinvertierten Ausgaben der Flipflops 120 bis 126 das Prüfmuster 1010100 erreichen, sendet das Element 168 ein Ansteuersignal zum Multiplexer 110, der den Eingang 114 auswählt. Die Folge ist, daß das 2&sup0;te (Haftend- Zustand-)Prüfmuster 1010101 in die Prüfmusterfolge eingefügt wird. Sobald dieses Muster erreicht wird, liefert das Element 108 weiterhin ein Freigabesignal an den Multiplexer 110, der den Eingang 114 auswählt, so daß das Prüfmuster 0101010 erzeugt wird. Dieses neue Muster bewirkt, daß das Ansteuersignal des Elements 108 das Rückkopplungsnetzausgangssignal bei 112 auswählt. Als Folge fügt der erschöpfende TPG 10 das 2&sup7; te Prüfmuster in die 2&sup7;-1-Prüfmusterfolge ein. Der erschöpfende TPG 10 liefert infolgedessen eine Folge von 2&sup7; unterschiedlichen Prüfmustern.
Figur 10 zeigt eine weitere bevorzugte Ausführungsform eines erschöpfenden TPG unter Verwendung der Konzepte der vorliegenden Erfindung. Der erschöpfende TPG 11 ist ein invertierender, Bit-ungeradzahliger TPG mit einem haftenden Zustand von 0101010. Der erschöpfende TPG 11 unterscheidet sich vom erschöpfenden TPG 10, indem das Element 178 und Rückkopplungsnetz 176 logisch anders an das Schieberegister 180 angekoppelt sind. Das Element 178 liefert ein Ansteuersignal zum Multiplexer 110, das aus dem logischen UND des TPG-Modussignals 106, den nichtinvertierten Flipflopausgaben 131, 133 und 135 und auch den invertierten Flipflopausgaben 140, 142 und 144 erzeugt wird.
Wenn die nichtinvertierten Ausgaben der Flipflops 120 bis 126 das Prüfmuster 0101011 erreichen, sendet das Element 178 ein Ansteuersignal zum Multiplexer 110, der den Eingang 114 auswählt. Die Folge ist, daß das 2&sup7;te (Haftend-Zustand-)Prüfmuster 0101010 in die Prüfmusterfolge eingefügt wird. Nachdem dieses Muster erreicht ist, liefert das Element 178 weiterhin ein Ansteuersignal zum Multiplexer 110, der den Eingang 114 auswählt, so daß das Prüfmuster 1010101 erzeugt wird. Dieses neue Muster bewirkt, daß das Ansteuersignal des Elements 178 das Rückkopplungsnetzausgangssignal bei 112 auswählt. Das Rückkopplungsnetz 176 liefert ein Ausgangssignal bei 112, das die XOR-Verknüpfung der Flipflopausgänge 133 bis 136 darstellt. Das Rückkopplungsnetz 176 liefert eine andere 2&sup7;-1-Prüfmusterfolge als das Rückkopplungsnetz 116. Als Folge fügt der erschöpfende TPG 11 das 2&sup7;te Prüfmuster in die 2&sup7;-1-Prüfmusterfolge ein. Der erschöpfende TPG 11 liefert infolgedessen eine Folge von 2&sup7; unterschiedlichen Prüfmustern.
Figur 11 zeigt eine weitere bevorzugte Ausführungsform eines erschöpfenden TPG unter Verwendung der Konzepte der vorliegenden Erfindung. Der erschöpfende TPG 12 ist ein invertierender, Bit-geradzahliger TPG mit einem haftenden Zustand von 010101. Der erschöpfende TPG 12 unterscheidet sich vom erschöpfenden TPG 11, indem das Schieberegister 185 bitgeradzahlig ist, das Rückkopplungsnetz 186 logisch anders an das Schieberegister 185 angekoppelt ist und das Signal 114 logisch anders an das Schieberegister 185 angekoppelt ist. Das Schieberegister 185 enthält sechs Flipflops und wird daher als bit-geradzahlig erachtet. Da es nur sechs Flipflops gibt, ist logisch an das Element 178 ein Ausgang weniger angekoppelt. Der Ausgang 135 wird zur Erzeugung des richtigen Ansteuersignals nicht mehr benötigt. Das Rückkopplungsnetz 186 liefert ein Ausgangssignal 112, das die XOR-Verknüpfung der Flipflopausgaben 130, 132, 133 und 135 darstellt. Das Rückkopplungsnetz 186 liefert eine 2&sup6;"-1-Prüfmustersignalfolge. Der erschöpfende TPG 12 liefert infolgedessen eine Folge von 2&sup6; unterschiedlichen Prüfmustern.
Figur 12 zeigt eine weitere bevorzugte Ausführungsform eines erschöpfenden TPGs unter Verwendung der Konzepte der vorliegenden Erfindung. Der erschöpfende TPG 13 ist ein invertierender, bit-geradzahliger TPG mit einem Haftend-Zustand von 101010. Der erschöpfende TPG 13 unterscheidet sich vom erschöpfenden TPG 10, indem das Schieberegister 190 bitgeradzahlig ist, das Rückkopplungsnetz 196 logisch anders an das Schieberegister 190 angekoppelt ist und das Signal 114 logisch anders an das Schieberegister 190 angekoppelt ist. Das Schieberegister 190 enthält sechs Flipflops und wird daher als bit-geradzahlig erachtet. Da es nur sechs Flipflops gibt, ist an das Element 168 logisch ein Ausgang weniger angekoppelt. Der Ausgang 135 wird zur Erzeugung des richtigen Ansteuersignals nicht mehr benötigt. Das Rückkopplungsnetz 196 liefert bei 112 ein Ausgangssignal, das die XOR-Verknüpfung der Flipflopausgaben 134 und 135 darstellt. Das Rückkopplungsnetz 196 liefert eine 2&sup6;"-1- Prüfmustersignalfolge. Der erschöpfende TPG 13 liefert infolgedessen eine Folge von 2&sup6;p unterschiedlichen Prüfmustern.

Claims

1. Erschöpfender Prüfmustergenerator zur Erzeugung von 2n Prüfmustern mit folgendem:

einem Schieberegister maximaler Länge mit linearer Rückkopplung mit einem n-Stufen-Schieberegister (155) und Zykluslogikschaltungen (166) zur Erzeugung einer Folge von 2n-1 Prüfmustern im n-Stufen-Schieberegister (155), wobei die Zykluslogikschaltungen normalerweise die in die erste Stufe des Schieberegisters im nächsten Zyklus einzuspeichernde Eingabe bereitstellen;

n-Stufen-Schieberegister(155) -externen zusätzlichen Logikschaltungen (110,108) zur Bereitstellung einer Ausgabe WAHR, wenn die ersten n-1 Stufen des n- Stufen-Schieberegisters (155) mit dem haftenden Zustand des Schieberegisters mit linearer Rückkopplung zusammentreffen, wobei der haftende Zustand das Prüfmuster ist, das normalerweise bei Benutzung des LFSRs zur Erzeugung einer Prüfmusterfolge fehlt;

Ausgabemitteln zur Bereitstellung von mindestens einem der 2n Prüfmuster; gekennzeichnet durch

einen Multiplexer mit einem ersten Eingang, der die Ausgabe der Zykluslogikschaltungen aufnimmt; einem zweiten Eingang, der entweder die Ausgabe der letzten Stufe oder die invertierte Ausgabe der letzten Stufe des Schieberegisters aufnimmt, je nachdem welche stets dem Komplement der Ausgabe der Zykluslogikschaltungen entspricht, wenn die Ausgabe der zusätzlichen Logikschaltung WAHR ist; einem Ansteuerungseingang, der die Ausgabe der zusätzlichen Logikschaltung aufnimmt; und einem an den Eingang der ersten Stufe des Schieberegietera angekoppelten Ausgang;

wobei, wenn die Ausgabe der zusätzlichen Logikschaltung WAHR ist, die zusätzlichen Logikschaltungen und der Multiplexer im nächsten Zyklus das Komplement des Bits in die erste Stufe (120) des n-Stufen-Schieberegisters (155) einfügen, das normalerweise entsprechend der Zykluslogikschaltungen des Schieberegisters mit linearer Rückkopplung eingefügt werden würde.

2. Prüfmustergenerator nach Anspruch 1, wobei die Zykluslogikschaltungen (166) zur Erzeugung einer pseudozufallsmäßigen Prüfmusterfolge geeignet sind.

3. Prüfmustergenerator nach Anspruch 1 oder Anspruch 2, weiterhin mit Initialisierungsmitteln (100, 104) zum Einstellen des Anfangswertes des n-Stufen-Schieberegisters (155).

4. Prüfmustergenerator nach Anspruch 4, wobei die zusätzlichen Logikschaltungen (108) Mittel zum Bereitstellen eines aus einem logischen UND einer Mehrzahl von Ausgaben (140-144) der Schieberegisterstufen (120-125) bestehenden Signais für den Ansteuereingang des Multiplexers umfassen.

5. Prüfmustergenerator nach Anspruch 4, wobei die Ausgaben (140-144) der Schieberegisterstufen (120-125) nichtinvertierte oder invertierte Ausgaben sind.