JP2727014B2 - 試験パターン発生器 - Google Patents
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は回路試験に用いられる試験パターン発生器に
関するものであり、更に詳しくいえば、変更したｎビツ
トリニヤ帰還シフトレジスタ（LFSR）回路設計に関する
ものである。
関するものであり、更に詳しくいえば、変更したｎビツ
トリニヤ帰還シフトレジスタ（LFSR）回路設計に関する
ものである。
従来、大規模集積回路の欠陥を調べるために試験を行
う必要があった。製造された全部品の一部だけが「良
品」である（すなわち、仕様に合致する）ため、欠陥の
ある部品と「良い」部品を分離せねばならない。試験
は、刺激（入力試験パターン）を試験中の装置へ加え、
その試験中の装置の出力を予測される「良い」結果と比
較することにより試験は分離を行う。
う必要があった。製造された全部品の一部だけが「良
品」である（すなわち、仕様に合致する）ため、欠陥の
ある部品と「良い」部品を分離せねばならない。試験
は、刺激（入力試験パターン）を試験中の装置へ加え、
その試験中の装置の出力を予測される「良い」結果と比
較することにより試験は分離を行う。
従来は、手動または限られた範囲だけコンデンサによ
り支援されて試験パターン発生が行われていた。試験さ
れる回路の設計がしだいに複雑になるにつれて、手動に
より試験パターンを発生するために要する時間が大幅に
長くなる。順次回路の場合は、必要な時間はゲート数の
３乗に比例する割合で増大する。実際には、手動試験パ
ターン発生に要する費用はその割合では増大しない。欠
陥を完全に発見する試験結果を得るために要する時間と
費用をかける代りに、適切でなく、性能の低い試験装置
を用いる結果となる近道を設計者はしばしばとる。
り支援されて試験パターン発生が行われていた。試験さ
れる回路の設計がしだいに複雑になるにつれて、手動に
より試験パターンを発生するために要する時間が大幅に
長くなる。順次回路の場合は、必要な時間はゲート数の
３乗に比例する割合で増大する。実際には、手動試験パ
ターン発生に要する費用はその割合では増大しない。欠
陥を完全に発見する試験結果を得るために要する時間と
費用をかける代りに、適切でなく、性能の低い試験装置
を用いる結果となる近道を設計者はしばしばとる。
現在は、試験に要する費用は自動試験装置（ATE）に
必要な経費に大きく依存する。更に、試験回路の部品の
入力ピンと出力ピンの数が増し、部品の動作周波数が高
くなるにつれて、ATEは複雑になり、かつATEは高価にな
る。更に、部品が複雑になると試験パターンの数が増大
する。試験パターンの数が増すと試験時間が長くなり、
そうするとATEの容量を大きくしなければならなくな
る。現在は、集積回路試験装置１台当りの価格は200万
ドルをこえることもある。回路試験装置の減価消却費
と、試験装置の維持費と、試験技術を維持するための費
用を含めると、試験時間当りの単価はかなりなものとな
りうる。
必要な経費に大きく依存する。更に、試験回路の部品の
入力ピンと出力ピンの数が増し、部品の動作周波数が高
くなるにつれて、ATEは複雑になり、かつATEは高価にな
る。更に、部品が複雑になると試験パターンの数が増大
する。試験パターンの数が増すと試験時間が長くなり、
そうするとATEの容量を大きくしなければならなくな
る。現在は、集積回路試験装置１台当りの価格は200万
ドルをこえることもある。回路試験装置の減価消却費
と、試験装置の維持費と、試験技術を維持するための費
用を含めると、試験時間当りの単価はかなりなものとな
りうる。
このような高価な集積回路試験装置とは異つて安価な
試験装置も存在する。設計者はある数の簡単な設計技術
を自分の回路設計に組込むことができ、そのために試験
パターンの発生および供給に要する経費が低減し、しか
も試験の質を実際に向上できる。また、外部試験装置に
対して典型的に求められるいくつかの性能を被試験回路
を組込むことが可能である。それらの組込まれる自己試
験（BIST）技術は自動試験装置に対する要求を非常に簡
単にでき、その結果として費用を大幅に低減できる。
試験装置も存在する。設計者はある数の簡単な設計技術
を自分の回路設計に組込むことができ、そのために試験
パターンの発生および供給に要する経費が低減し、しか
も試験の質を実際に向上できる。また、外部試験装置に
対して典型的に求められるいくつかの性能を被試験回路
を組込むことが可能である。それらの組込まれる自己試
験（BIST）技術は自動試験装置に対する要求を非常に簡
単にでき、その結果として費用を大幅に低減できる。
試験費用低減の面からは試験可能性改良技術および組
込み自己試験技術は魅力的であるが、評価しなければな
らないある大きな費用が伴う。ほとんどの試験用設計技
術はチップ面積と、電力と、I/Oピンとを使用し、正常
な動作中の回路の動作速度に影響を及ぼす。
込み自己試験技術は魅力的であるが、評価しなければな
らないある大きな費用が伴う。ほとんどの試験用設計技
術はチップ面積と、電力と、I/Oピンとを使用し、正常
な動作中の回路の動作速度に影響を及ぼす。
組込み自己試験を用いる設計は、実際の回路設計の範
囲内での回路の応答を評価し、入力刺激を発生させる。
ワンチップ回路を最少にするために自己試験動作の外部
からの順序づけがしばしば用いられる。入力刺激を供給
し、回路の応答を評価するために各種の方法がある。最
も広く用いられている自己試験技術にはROM/RAMの並列
組込み自己試験と、擬似ランダム自己試験がある。
囲内での回路の応答を評価し、入力刺激を発生させる。
ワンチップ回路を最少にするために自己試験動作の外部
からの順序づけがしばしば用いられる。入力刺激を供給
し、回路の応答を評価するために各種の方法がある。最
も広く用いられている自己試験技術にはROM/RAMの並列
組込み自己試験と、擬似ランダム自己試験がある。
従来の回路設計にカウンタを付加すると、ほとんどの
組込み自己試験技術に試験パターンを発生させることが
可能になる。しかし、カウンタを構成するためには比較
的多数のゲートを必要とし、しかもカウンタはパターン
を擬似ランダム的に発生しない。したがつて組込み自己
試験技術の多くは直線帰還シフトレジスタ（LFSR）を用
いる。LFSRはカウンタが供給するのと同じ試験パターン
を供給するが、同じビツト数のカウンタを構成するため
に必要なゲートよりも少い数のゲートを用いて構成でき
る。その結果、チツプに対する影響が最小とする。ま
た、試験パターン発生と試験結果の圧縮のためにLFSRを
変更したものを使用できる。
組込み自己試験技術に試験パターンを発生させることが
可能になる。しかし、カウンタを構成するためには比較
的多数のゲートを必要とし、しかもカウンタはパターン
を擬似ランダム的に発生しない。したがつて組込み自己
試験技術の多くは直線帰還シフトレジスタ（LFSR）を用
いる。LFSRはカウンタが供給するのと同じ試験パターン
を供給するが、同じビツト数のカウンタを構成するため
に必要なゲートよりも少い数のゲートを用いて構成でき
る。その結果、チツプに対する影響が最小とする。ま
た、試験パターン発生と試験結果の圧縮のためにLFSRを
変更したものを使用できる。
ｎビツト直線帰還シフトレジスタの出力は「０」と
「１」のパターンであつて、ｎビツト長である。この場
合には、ビツトというのはメモリ素子のための短縮した
ものであつて、「１」または「０」のような１つの２進
数を表すことができ、ｎはレジスタの長さ（すなわちビ
ツト数）を変えることができることを表す。したがつ
て、ｎビツト直線帰還シフトレジスタに対する可能なパ
ターンすなわち状態の数は2nである。直線帰還シフトレ
ジスタをそれらの状態の１つからスタートするものとす
ると、ある順序でそれらの状態を進む。最終的には周期
的な状態となる結果になることを示すことができる。帰
還関数Ｆ（X1，X2，…Xn）をＦ（X1，X2，…Xn）＝C1X1
C2X2…CnXnという形で表すことができる。各定数
Ｃに対して、Ｃが「０」または「１」であるとし、記号
が排他的オア（XOR）機能または付加モジユール２機
能を示すものとすると（ここに、結果は、奇数和に対し
ては「１」、偶数和に対しては「０」である）、シフト
レジスタは直線であると呼ばれる。直線帰還の特徴は、
帰還回路網に用いられるいずれかの信号の値が帰還値の
決定に際して等しい重みを有することである。したがつ
て、結果としての試験順序の性質は擬似ランダムであ
る。直線帰還回路網を適切に選択することにより、ｎビ
ツトLFSRの状態順序を2n-1個の異なる状態の長さまで最
大にできる。最大の長さのLFSRでも、LFSRの１つの状態
はその順序中には含まれない。この失われた状態は「く
つついた状態」としばしば呼ばれる。その理由は、LFSR
がこの状態に対して初期化されたとすると、LFSRはその
状態にくつついたまゝ保たれ、他の状態へ移ることがな
いからである。LFSRが2n種類の状態（入力試験パター
ン）全体の順序を発生できないことは、ある試験状況の
下においては望ましくない事柄である。
「１」のパターンであつて、ｎビツト長である。この場
合には、ビツトというのはメモリ素子のための短縮した
ものであつて、「１」または「０」のような１つの２進
数を表すことができ、ｎはレジスタの長さ（すなわちビ
ツト数）を変えることができることを表す。したがつ
て、ｎビツト直線帰還シフトレジスタに対する可能なパ
ターンすなわち状態の数は2nである。直線帰還シフトレ
ジスタをそれらの状態の１つからスタートするものとす
ると、ある順序でそれらの状態を進む。最終的には周期
的な状態となる結果になることを示すことができる。帰
還関数Ｆ（X1，X2，…Xn）をＦ（X1，X2，…Xn）＝C1X1
C2X2…CnXnという形で表すことができる。各定数
Ｃに対して、Ｃが「０」または「１」であるとし、記号
が排他的オア（XOR）機能または付加モジユール２機
能を示すものとすると（ここに、結果は、奇数和に対し
ては「１」、偶数和に対しては「０」である）、シフト
レジスタは直線であると呼ばれる。直線帰還の特徴は、
帰還回路網に用いられるいずれかの信号の値が帰還値の
決定に際して等しい重みを有することである。したがつ
て、結果としての試験順序の性質は擬似ランダムであ
る。直線帰還回路網を適切に選択することにより、ｎビ
ツトLFSRの状態順序を2n-1個の異なる状態の長さまで最
大にできる。最大の長さのLFSRでも、LFSRの１つの状態
はその順序中には含まれない。この失われた状態は「く
つついた状態」としばしば呼ばれる。その理由は、LFSR
がこの状態に対して初期化されたとすると、LFSRはその
状態にくつついたまゝ保たれ、他の状態へ移ることがな
いからである。LFSRが2n種類の状態（入力試験パター
ン）全体の順序を発生できないことは、ある試験状況の
下においては望ましくない事柄である。
入力試験パターンの全体のセツトを発生するという問
題を解く現在の設計が存在する。しかし、それらの設計
は、ビツトスライスの間にXORゲートを付加することに
よりレジスタを改造することを必要とする。この解決技
術は複雑で非標準的であり、高価なレジスタを構成する
必要がある。そして、セルライブラリイに標準レジスタ
設計が存在する時にはそれは望ましくない。
題を解く現在の設計が存在する。しかし、それらの設計
は、ビツトスライスの間にXORゲートを付加することに
よりレジスタを改造することを必要とする。この解決技
術は複雑で非標準的であり、高価なレジスタを構成する
必要がある。そして、セルライブラリイに標準レジスタ
設計が存在する時にはそれは望ましくない。
本発明は、チツプまたは回路を試験するための不完全
な入力試験パターンセツト（たとえば、2n−１個の試験
パターン）を発生する、という問題を解決するものであ
る。本発明により、完全な入力試験パターンセツト（す
なわち2n個の試験パターン）が発生され、これは、集積
回路設計に対して行う必要がある修正を最少限にするよ
うにし、且つ集積回路設計に付加せねばならないゲート
の数を最も少なくするやり方で行われる。
な入力試験パターンセツト（たとえば、2n−１個の試験
パターン）を発生する、という問題を解決するものであ
る。本発明により、完全な入力試験パターンセツト（す
なわち2n個の試験パターン）が発生され、これは、集積
回路設計に対して行う必要がある修正を最少限にするよ
うにし、且つ集積回路設計に付加せねばならないゲート
の数を最も少なくするやり方で行われる。
本発明においては、修正回路が、標準レジスタ自体を
変更するのではなくて、標準レジスタへ接続されている
帰還回路網へ修正回路が付加される。したがつて、試験
パターン発生器に対して行われる変更はレジスタの基本
設計には影響を及ぼすことはない。本発明を用いる最大
の長さの試験パターン発生器は、ｎビツトレジスタのよ
うなｎ個のメモリと、帰還回路網と、修正回路とを含ん
で2n個の試験パターンを発生できるようにする。
変更するのではなくて、標準レジスタへ接続されている
帰還回路網へ修正回路が付加される。したがつて、試験
パターン発生器に対して行われる変更はレジスタの基本
設計には影響を及ぼすことはない。本発明を用いる最大
の長さの試験パターン発生器は、ｎビツトレジスタのよ
うなｎ個のメモリと、帰還回路網と、修正回路とを含ん
で2n個の試験パターンを発生できるようにする。
本発明により、2n個の試験パターンを発生するために
徹底的な試験パターン発生器が得られる。更に詳しくい
えば、一連の（2n−１）個の試験パターンを発生するた
めにシフトレジスタ手段が用いられる。試験パターン発
生器は、2n番目の試験パターンを発生し、その2n番目の
試験パターンをその一連の試験パターン中に挿入するた
めに、シフトレジスタ手段の外部の手段も有する。試験
パターン発生器は2n個の試験パターンのうちの少くとも
１個を供給する出力手段も有する。
徹底的な試験パターン発生器が得られる。更に詳しくい
えば、一連の（2n−１）個の試験パターンを発生するた
めにシフトレジスタ手段が用いられる。試験パターン発
生器は、2n番目の試験パターンを発生し、その2n番目の
試験パターンをその一連の試験パターン中に挿入するた
めに、シフトレジスタ手段の外部の手段も有する。試験
パターン発生器は2n個の試験パターンのうちの少くとも
１個を供給する出力手段も有する。
以下、図面を参照して本発明を詳しく説明する。
第１図には、論理的に直列結合されたレジスタ20と帰
還回路網16とを有する従来の直線帰還シフトレジスタ
（LFSR）が示されている。この回路により発生できる独
特な試験パターンの最大数は（2n−１）個である。ここ
に、ｎは、レジスタ20を構成するために相互に論理的に
直列結合される１ビツトメモリ装置（すなわち、フリツ
プフロツプまたはラツチのような二安定マルチバイブレ
ータ）の数である。
還回路網16とを有する従来の直線帰還シフトレジスタ
（LFSR）が示されている。この回路により発生できる独
特な試験パターンの最大数は（2n−１）個である。ここ
に、ｎは、レジスタ20を構成するために相互に論理的に
直列結合される１ビツトメモリ装置（すなわち、フリツ
プフロツプまたはラツチのような二安定マルチバイブレ
ータ）の数である。
第２図には2n個の独特の試験パターンを発生できる従
来の装置が示されている。修正された最大長列発生器
（修正されたMLSG）として知られている回路がプロシー
デイングス−1986 インターナシヨナル・テスト・コン
フアランス，・ペーパー（Proceedings−1986 Internat
ional Test Conference,Paper 1.3）所載のエル・テイ
ー・ワング（L.T.Wang）他による「ア・ハイブリツド・
デザイン・オブ・マキシマム−レングス・シーケンス・
ゼネレータ（A Hybrid Design of Maximum−Length Seq
uence Generator）」という論文において提案されてい
る。論理的に直列結合されるレジスタ40は修正されたレ
ジスタであつて、排他的オア（XOR）ゲート33がレジス
タ中に挿入されて帰還信号を供給する。XORゲート33はX
ORゲートとともに帰還回路網を構成する。その帰還回路
網は、レジスタ40へ論理的に結合された時に、（2n−
１）個の独特な試験パターンの試験パターン列を供給す
る。修正回路30はレジスタ40と帰還回路網へ論理的に結
合されて、2n番目の試験パターンを試験パターン列中に
挿入する。しかし、この回路設計は、メモリ装置32,34,
35,37,39の列中にXORゲート33が挿入された非常に特殊
化されたレジスタ40を用いることが欠点である。特殊な
回路設計を使用すると費用が増大し、回路の設計時間が
永くなり、かつ周辺回路の設計の融通性が低下する。
来の装置が示されている。修正された最大長列発生器
（修正されたMLSG）として知られている回路がプロシー
デイングス−1986 インターナシヨナル・テスト・コン
フアランス，・ペーパー（Proceedings−1986 Internat
ional Test Conference,Paper 1.3）所載のエル・テイ
ー・ワング（L.T.Wang）他による「ア・ハイブリツド・
デザイン・オブ・マキシマム−レングス・シーケンス・
ゼネレータ（A Hybrid Design of Maximum−Length Seq
uence Generator）」という論文において提案されてい
る。論理的に直列結合されるレジスタ40は修正されたレ
ジスタであつて、排他的オア（XOR）ゲート33がレジス
タ中に挿入されて帰還信号を供給する。XORゲート33はX
ORゲートとともに帰還回路網を構成する。その帰還回路
網は、レジスタ40へ論理的に結合された時に、（2n−
１）個の独特な試験パターンの試験パターン列を供給す
る。修正回路30はレジスタ40と帰還回路網へ論理的に結
合されて、2n番目の試験パターンを試験パターン列中に
挿入する。しかし、この回路設計は、メモリ装置32,34,
35,37,39の列中にXORゲート33が挿入された非常に特殊
化されたレジスタ40を用いることが欠点である。特殊な
回路設計を使用すると費用が増大し、回路の設計時間が
永くなり、かつ周辺回路の設計の融通性が低下する。
本発明は、メモリ装置（たとえばレジスタ）の外部に
全ての修正回路を置くことによりそれらの欠点を解消す
るものである。こうすることによりメモリ装置の設計を
帰還回路網および修正回路の設計とは独立にできる。し
たがつて、標準メモリ装置を採用でき、より高性能のメ
モリ装置が開発されると、それらのメモリ装置を、設計
を大きく変更することなしに、本発明の技術的思想を利
用して全体の回路設計中に挿入できる。更に、本発明は
実現のためにより少数のゲートを必要とする。それによ
りチツプ面積と電力消費量が減少する。
全ての修正回路を置くことによりそれらの欠点を解消す
るものである。こうすることによりメモリ装置の設計を
帰還回路網および修正回路の設計とは独立にできる。し
たがつて、標準メモリ装置を採用でき、より高性能のメ
モリ装置が開発されると、それらのメモリ装置を、設計
を大きく変更することなしに、本発明の技術的思想を利
用して全体の回路設計中に挿入できる。更に、本発明は
実現のためにより少数のゲートを必要とする。それによ
りチツプ面積と電力消費量が減少する。
以下に説明する特定の実施例を、一般的に用いられて
いる正論理記述を用いて説明することに注目されたい。
しかし、本発明の範囲は、負論理ではなくて正論理を用
いる方法および装置に限定されるものではない。また、
以下に説明する特定の実施例をフリツプフロツプを用い
て説明することに注目すべきである。しかし、本発明の
方法および装置を実現するためにはどのような二安定マ
ルチバイブレータでも使用できる。したがつて、本発明
の技術的範囲はフリツプフロツプを用いることに限定さ
れるものではない。
いる正論理記述を用いて説明することに注目されたい。
しかし、本発明の範囲は、負論理ではなくて正論理を用
いる方法および装置に限定されるものではない。また、
以下に説明する特定の実施例をフリツプフロツプを用い
て説明することに注目すべきである。しかし、本発明の
方法および装置を実現するためにはどのような二安定マ
ルチバイブレータでも使用できる。したがつて、本発明
の技術的範囲はフリツプフロツプを用いることに限定さ
れるものではない。
第３図は、本発明の徹底的な試験パターン発生器（徹
底的なTPG）の一実施例の全体的なブロツク図を示す。
徹底的なTPG2は、シフトレジスタ60と、帰還回路網56
と、修正回路52との３つの素子を有する。シフトレジス
タ60としては、直列にロードされた入力信号に反応で
き、かつ格納されている「真」／「偽」パターンの各ビ
ツトの状態を示す並列出力信号を供給できるものであれ
ばどのようなメモリ装置とすることができる。帰還回路
網は、シフトレジスタ60の直列入力端子および並列出力
端子へ論理的に結合された時に、格納されている「真」
／「偽」パターンを（2n−１）個の独特の試験パターン
にわたつて順序づけさせる回路である。ここに、ｎはシ
フトレジスタ60中の個々の「真」／「偽」状態の数であ
る。
底的なTPG）の一実施例の全体的なブロツク図を示す。
徹底的なTPG2は、シフトレジスタ60と、帰還回路網56
と、修正回路52との３つの素子を有する。シフトレジス
タ60としては、直列にロードされた入力信号に反応で
き、かつ格納されている「真」／「偽」パターンの各ビ
ツトの状態を示す並列出力信号を供給できるものであれ
ばどのようなメモリ装置とすることができる。帰還回路
網は、シフトレジスタ60の直列入力端子および並列出力
端子へ論理的に結合された時に、格納されている「真」
／「偽」パターンを（2n−１）個の独特の試験パターン
にわたつて順序づけさせる回路である。ここに、ｎはシ
フトレジスタ60中の個々の「真」／「偽」状態の数であ
る。
修正回路52はレジスタ60の外部の回路であつて、シフ
トレジスタ60と帰還回路網56の間に挿入される。修正回
路52は帰還回路網56の出力端子と、シフトレジスタ60の
複数の並列出力端子と、シフトレジスタ60の直列入力端
子とへ論理的に結合される。修正回路52は失われた2n番
目の状態を試験パターン信号列中に挿入して、2n個の独
特な試験パターンがシフトレジスタ60により発生される
ようにする。
トレジスタ60と帰還回路網56の間に挿入される。修正回
路52は帰還回路網56の出力端子と、シフトレジスタ60の
複数の並列出力端子と、シフトレジスタ60の直列入力端
子とへ論理的に結合される。修正回路52は失われた2n番
目の状態を試験パターン信号列中に挿入して、2n個の独
特な試験パターンがシフトレジスタ60により発生される
ようにする。
図示の実施例においては、修正回路52へ供給される２
つの入力信号の間で切換えを行うために用いられる。ア
ンドゲート48は、回路手段54からの１ビツト信号をシフ
トレジスタ60の直列入力端子42へマルチプレクサ50が加
えることを可能にする選択信号を発生する。このアンド
ゲート48は、試験パターン発生モータが開始されたこと
を示す信号を送る入力端子46を含む複数の入力端子を有
する。
つの入力信号の間で切換えを行うために用いられる。ア
ンドゲート48は、回路手段54からの１ビツト信号をシフ
トレジスタ60の直列入力端子42へマルチプレクサ50が加
えることを可能にする選択信号を発生する。このアンド
ゲート48は、試験パターン発生モータが開始されたこと
を示す信号を送る入力端子46を含む複数の入力端子を有
する。
アンドゲート48の複数の入力端子を意味するアンドゲ
ートの入力端子44が、シフトレジスタ60の複数の反転並
列出力端子と複数の非反転並列出力端子へ論理的に結合
される。入力端子44がある状態（すなわち、試験パター
ン）に等しく、入力端子46における信号が「真」である
と、マルチプレクサ50の選択入力端子47における選択信
号は「真」であり、回路手段54からの対応する信号がマ
ルチプレクサ50を通つてシフトレジスタ60の直列入力端
子42へ送られる。回路手段54は、直列入力端子42から最
も離れているシフトレジスタ60に格納されている試験パ
ターン信号の非反転出力を供給する。入力端子44の他の
全ての状態の間は選択信号は「偽」であり、帰還回路網
56の出力がマルチプレクサ50を介してレジスタ60の直列
入力端子42へ供給される。マルチプレクサ50の入力の間
のその切換えの結果として、2n個の独特のパターンを含
む試験パターン信号列が直列入力端子42へ加えられて、
シフトレジスタ60に2n個の独特の試験パターンを発生さ
せる。この2n個の試験パターンを含む列を、回路の全て
の入力状態をアドレスせねばならない徹底的な試験状況
において使用できる。
ートの入力端子44が、シフトレジスタ60の複数の反転並
列出力端子と複数の非反転並列出力端子へ論理的に結合
される。入力端子44がある状態（すなわち、試験パター
ン）に等しく、入力端子46における信号が「真」である
と、マルチプレクサ50の選択入力端子47における選択信
号は「真」であり、回路手段54からの対応する信号がマ
ルチプレクサ50を通つてシフトレジスタ60の直列入力端
子42へ送られる。回路手段54は、直列入力端子42から最
も離れているシフトレジスタ60に格納されている試験パ
ターン信号の非反転出力を供給する。入力端子44の他の
全ての状態の間は選択信号は「偽」であり、帰還回路網
56の出力がマルチプレクサ50を介してレジスタ60の直列
入力端子42へ供給される。マルチプレクサ50の入力の間
のその切換えの結果として、2n個の独特のパターンを含
む試験パターン信号列が直列入力端子42へ加えられて、
シフトレジスタ60に2n個の独特の試験パターンを発生さ
せる。この2n個の試験パターンを含む列を、回路の全て
の入力状態をアドレスせねばならない徹底的な試験状況
において使用できる。
第４図は本発明の徹底的なTPG4の別の全体的なブロツ
ク図を示す。この徹底的なTPG4のブロツク図は、回路手
段74が、直列入力端子42から最も離れているビツトの反
転された出力を供給する点が、徹底的なTPG2のブロツク
図とは異なる。特定のブロツク図に応じて、いくつかの
試験パターン発生器に2n番目の試験パターンを挿入する
ためには、レジスタビツト（すなわち、１つの「真」／
「偽」信号）の反転出力信号と非反転出力信号を必要と
する。したがつて、第３図と第４図に２種類の可能な一
般的な実施例がそれぞれTPG2.4として示されている。
ク図を示す。この徹底的なTPG4のブロツク図は、回路手
段74が、直列入力端子42から最も離れているビツトの反
転された出力を供給する点が、徹底的なTPG2のブロツク
図とは異なる。特定のブロツク図に応じて、いくつかの
試験パターン発生器に2n番目の試験パターンを挿入する
ためには、レジスタビツト（すなわち、１つの「真」／
「偽」信号）の反転出力信号と非反転出力信号を必要と
する。したがつて、第３図と第４図に２種類の可能な一
般的な実施例がそれぞれTPG2.4として示されている。
本発明の特定の実施例が、シフトレジスタの種類（す
なわち、反転と非反転）と、ビツト数（すなわち、奇数
または偶数）と、くつついた状態（すなわち、試験パタ
ーン列を発生するためにLFSRを用いる時に通常失われる
試験パターン）とに従つて変わる。反転といわれるシフ
トレジスタはビツトの反転された出力をとり、それを以
後のビツトの入力端子へ論理的に結合する。これとは対
照的に、ビツトの非反転出力をとつて、それを以後のビ
ツトの入力端子へ論理的に結合するシフトレジスタは非
反転シフトレジスタといわれる。
なわち、反転と非反転）と、ビツト数（すなわち、奇数
または偶数）と、くつついた状態（すなわち、試験パタ
ーン列を発生するためにLFSRを用いる時に通常失われる
試験パターン）とに従つて変わる。反転といわれるシフ
トレジスタはビツトの反転された出力をとり、それを以
後のビツトの入力端子へ論理的に結合する。これとは対
照的に、ビツトの非反転出力をとつて、それを以後のビ
ツトの入力端子へ論理的に結合するシフトレジスタは非
反転シフトレジスタといわれる。
第５図は本発明の徹底的なTPGの好適な実施例を示
す。徹底的なTPG6は、くつついた状態が0000000である
非反転、奇数ビツトTPGである。この徹底的TPG6は非反
転奇数ビツトシフトレジスタ115と、帰還回路網116と、
修正回路とを有する。シフトレジスタ115は７個のフリ
ツプフロツプ120〜126を有する。各フリツプフロツプは
入力端子と、反転出力端子130〜136と、非反転出力端子
140〜146とを含む。各フリツプフロツプは、あるフリツ
プフロツプの出力端子から次のフリツプフロツプの入力
端子へ一緒に論理的に結合される。これの例はフリツプ
フロツプ120の出力端子がフリツプフロツプ121の入力端
子へ論理的に結合され（すなわち、電気的に接続され）
て、信号を２つのフリツプフロツプの間で送ることがで
きるようにする。そのような論理的結合のことを一般に
直列結合と呼ぶ。
す。徹底的なTPG6は、くつついた状態が0000000である
非反転、奇数ビツトTPGである。この徹底的TPG6は非反
転奇数ビツトシフトレジスタ115と、帰還回路網116と、
修正回路とを有する。シフトレジスタ115は７個のフリ
ツプフロツプ120〜126を有する。各フリツプフロツプは
入力端子と、反転出力端子130〜136と、非反転出力端子
140〜146とを含む。各フリツプフロツプは、あるフリツ
プフロツプの出力端子から次のフリツプフロツプの入力
端子へ一緒に論理的に結合される。これの例はフリツプ
フロツプ120の出力端子がフリツプフロツプ121の入力端
子へ論理的に結合され（すなわち、電気的に接続され）
て、信号を２つのフリツプフロツプの間で送ることがで
きるようにする。そのような論理的結合のことを一般に
直列結合と呼ぶ。
各フリツプフロツプはPRE入力端子を含む。それらの
入力端子は一緒に論理的に結合されて、徹底的なTPG6の
ための初期化信号入力100を形成する。信号入力100は各
フリツプフロツプを「真」（たとえば２進の１）状態に
初期化する。同様に、信号入力104が各フリツプフロツ
プのCLR入力端子へ論理的に結合されて、そのフリツプ
フロツプを「偽」（たとえば２進０）状態へ初期化でき
るようにする。それら２つの初期化入力は徹底的なTPG
において重要である。それらの入力100と104は、試験パ
ターン列が開始されるたびに同じ試験パターンで徹底的
なTPGを開始できるようにする。全て「真」状態または
全て「偽」状態である試験パターン列以外の試験パター
ンで試験パターン列を開始させると有利である。各フリ
ツプフロツプはCLK入力端子も有する。そのCLK入力端子
は一緒に論理的に結合されて、信号入力端子102を形成
する。信号入力端子102は、TPGに複数の試験パターンを
順次発生させるために、徹底的なTPG6の外部の装置へ論
理的に結合されるのが普通である。
入力端子は一緒に論理的に結合されて、徹底的なTPG6の
ための初期化信号入力100を形成する。信号入力100は各
フリツプフロツプを「真」（たとえば２進の１）状態に
初期化する。同様に、信号入力104が各フリツプフロツ
プのCLR入力端子へ論理的に結合されて、そのフリツプ
フロツプを「偽」（たとえば２進０）状態へ初期化でき
るようにする。それら２つの初期化入力は徹底的なTPG
において重要である。それらの入力100と104は、試験パ
ターン列が開始されるたびに同じ試験パターンで徹底的
なTPGを開始できるようにする。全て「真」状態または
全て「偽」状態である試験パターン列以外の試験パター
ンで試験パターン列を開始させると有利である。各フリ
ツプフロツプはCLK入力端子も有する。そのCLK入力端子
は一緒に論理的に結合されて、信号入力端子102を形成
する。信号入力端子102は、TPGに複数の試験パターンを
順次発生させるために、徹底的なTPG6の外部の装置へ論
理的に結合されるのが普通である。
帰還回路網116が、フリツプフロツプの出力135と136
の排他的オア（XOR）機能である信号を出力端子112に出
力する。帰還回路網116が（27−１）個までの異なる試
験パターン信号を擬似ランダム的に供給する。
の排他的オア（XOR）機能である信号を出力端子112に出
力する。帰還回路網116が（27−１）個までの異なる試
験パターン信号を擬似ランダム的に供給する。
図示の修正回路は素子108と２対１のマルチプレクサ1
10を有する。素子108は出力（選択）信号をマルチプレ
クサ110へ供給する。その選択信号は、フリツプフロツ
プの反転された出力140〜145と、「１」状態にセツトさ
れているTPGモード信号（入力端子106を介して）との論
理積をとることにより発生される。ここに、「１」状態
にセツトされたTPGモード信号は、徹底的なTPGが試験パ
ターンを発生すると仮定されていることを示す。TPGモ
ード信号が「０」状態にセットされると、入力端子106
を介して供給されたその信号は、署名分析のような他の
目的のために帰還回路網を使用できるようにする。
10を有する。素子108は出力（選択）信号をマルチプレ
クサ110へ供給する。その選択信号は、フリツプフロツ
プの反転された出力140〜145と、「１」状態にセツトさ
れているTPGモード信号（入力端子106を介して）との論
理積をとることにより発生される。ここに、「１」状態
にセツトされたTPGモード信号は、徹底的なTPGが試験パ
ターンを発生すると仮定されていることを示す。TPGモ
ード信号が「０」状態にセットされると、入力端子106
を介して供給されたその信号は、署名分析のような他の
目的のために帰還回路網を使用できるようにする。
素子108の出力信号は通常は「０」状態である。その
場合にはマルチプレクサ110は出力端子112からの帰還回
路網出力信号を選択して、それを入力端子101へ送る。
フリツプフロツプ120〜125が「０」状態にセツトされ、
フリツプフロツプ126が「１」状態にセツトされると、
素子108は「１」状態を出力する。その「１」状態は、
マルチプレクサ110が入力端子114における信号をそのマ
ルチプレクサ110を通つてレジスタの入力端子101へ送る
ようにマルチプレクサ110を構成する。入力端子114はレ
ジスタの出力端子146へ論理的に結合される。その出力
端子146には「０」状態信号が供給される。したがつ
て、「０」状態信号がフリツプフロツプ120へ入力さ
れ、フリツプフロツプ120〜125の前の状態がフリツプフ
ロツプ121〜126へそれぞれ送られる。その結果として、
27番目（くつついた状態）の試験パターン0000000が試
験パターン列に挿入される。このパターンに達すると、
素子108は「１」にセツトされた出力信号を供給し、マ
ルチプレクサの入力114が選択されてレジスタ入力端子1
01へ送られる。出力端子146へ論理的に結合される入力1
14は「１」状態である。したがつて、フリツプフロツプ
に保持される次の試験パターンは1000000である。よつ
て、素子108は「０」状態のアンド機能出力信号を供給
し、排他的TPG6は出力端子112からの帰還回路網信号を
選択することへ戻り、したがつてその信号をマルチプレ
クサ110を通じて入力端子101へ送る。
場合にはマルチプレクサ110は出力端子112からの帰還回
路網出力信号を選択して、それを入力端子101へ送る。
フリツプフロツプ120〜125が「０」状態にセツトされ、
フリツプフロツプ126が「１」状態にセツトされると、
素子108は「１」状態を出力する。その「１」状態は、
マルチプレクサ110が入力端子114における信号をそのマ
ルチプレクサ110を通つてレジスタの入力端子101へ送る
ようにマルチプレクサ110を構成する。入力端子114はレ
ジスタの出力端子146へ論理的に結合される。その出力
端子146には「０」状態信号が供給される。したがつ
て、「０」状態信号がフリツプフロツプ120へ入力さ
れ、フリツプフロツプ120〜125の前の状態がフリツプフ
ロツプ121〜126へそれぞれ送られる。その結果として、
27番目（くつついた状態）の試験パターン0000000が試
験パターン列に挿入される。このパターンに達すると、
素子108は「１」にセツトされた出力信号を供給し、マ
ルチプレクサの入力114が選択されてレジスタ入力端子1
01へ送られる。出力端子146へ論理的に結合される入力1
14は「１」状態である。したがつて、フリツプフロツプ
に保持される次の試験パターンは1000000である。よつ
て、素子108は「０」状態のアンド機能出力信号を供給
し、排他的TPG6は出力端子112からの帰還回路網信号を
選択することへ戻り、したがつてその信号をマルチプレ
クサ110を通じて入力端子101へ送る。
この過程によつて徹底的なTPG6は試験パターン列を出
力データバス118（このデータバスはフリツプフロツプ
の出力端子130〜136へ論理的に結合される）を介して外
部装置へ供給する。発生された試験パターン列は27種類
の試験パターンを含む。
力データバス118（このデータバスはフリツプフロツプ
の出力端子130〜136へ論理的に結合される）を介して外
部装置へ供給する。発生された試験パターン列は27種類
の試験パターンを含む。
第６図に示されている徹底的なTPG7は別の好適な実施
例であつて、帰還回路網150を除き、第５図に示されて
いる徹底的なTPG6と同じである。その帰還回路網150は
出力信号を出力端子112に生ずる。これはフリツプフロ
ツプの出力133〜136のXOR機能である。帰還回路網150
は、帰還回路網116からの試験パターン信号列とは異な
る27−１個の試験パターン列を供給する。したがつて、
試験パターン信号列徹底的なTPG7は、徹底的なTPG6によ
り発生された試験パターン列とは識別できる27種類の試
験パターン列を供給する。
例であつて、帰還回路網150を除き、第５図に示されて
いる徹底的なTPG6と同じである。その帰還回路網150は
出力信号を出力端子112に生ずる。これはフリツプフロ
ツプの出力133〜136のXOR機能である。帰還回路網150
は、帰還回路網116からの試験パターン信号列とは異な
る27−１個の試験パターン列を供給する。したがつて、
試験パターン信号列徹底的なTPG7は、徹底的なTPG6によ
り発生された試験パターン列とは識別できる27種類の試
験パターン列を供給する。
第７図は本発明の徹底的なTPGの別の好適な実施例を
示す。徹底的なTPG8は非反転、偶数ビツトのTPGであつ
て、くつついた状態は0000000である。シフトレジスタ
が偶数ビツトで、帰還回路網156がシフトレジスタ155へ
異つたやり方で論理的に結合される点が、徹底的なTPG8
が徹底的なTPG6と異なる点である。シフトレジスタ155
は６個のフリツプフロツプを含むから偶数ビツトと考え
られる。シフトレジスタ155がフリツプフロツプを６個
だけ含んでいる結果として、フリツプフロツプの１つ少
い出力端子が素子108へ論理的に結合される。正しい選
択信号を発生するためには出力135はもはや必要でな
い。帰還回路網156は出力信号を出力端子112に生ずる。
それはフリツプフロツプの出力130,132,133,135のXOR機
能である。帰還回路網156は（26−１）個の試験パター
ン信号列を供給する。したがつて、徹底的なTPG8は26種
類の試験パターンを供給する。
示す。徹底的なTPG8は非反転、偶数ビツトのTPGであつ
て、くつついた状態は0000000である。シフトレジスタ
が偶数ビツトで、帰還回路網156がシフトレジスタ155へ
異つたやり方で論理的に結合される点が、徹底的なTPG8
が徹底的なTPG6と異なる点である。シフトレジスタ155
は６個のフリツプフロツプを含むから偶数ビツトと考え
られる。シフトレジスタ155がフリツプフロツプを６個
だけ含んでいる結果として、フリツプフロツプの１つ少
い出力端子が素子108へ論理的に結合される。正しい選
択信号を発生するためには出力135はもはや必要でな
い。帰還回路網156は出力信号を出力端子112に生ずる。
それはフリツプフロツプの出力130,132,133,135のXOR機
能である。帰還回路網156は（26−１）個の試験パター
ン信号列を供給する。したがつて、徹底的なTPG8は26種
類の試験パターンを供給する。
第８図は本発明の徹底的なTPGの別の好適な実施例を
示す。徹底的なTPG9は、帰還回路網166がシフトレジス
タへ異なるやり方へ論理的に結合され、かつ出力端子11
2へ異なる出力信号を供給する点が、徹底的なTPG8とは
異なる。帰還回路網166は出力信号を出力端子112に供給
する。それはフリツプフロツプの出力134と135のXOR機
能である。帰還回路網166は、帰還回路網156が供給する
のとは異なる26−１種類の試験パターン信号列を供給す
る。したがつて、徹底的なTPG9は、徹底的なTPG8により
発生されるものとは識別できる26種類の試験パターン列
を供給する。
示す。徹底的なTPG9は、帰還回路網166がシフトレジス
タへ異なるやり方へ論理的に結合され、かつ出力端子11
2へ異なる出力信号を供給する点が、徹底的なTPG8とは
異なる。帰還回路網166は出力信号を出力端子112に供給
する。それはフリツプフロツプの出力134と135のXOR機
能である。帰還回路網166は、帰還回路網156が供給する
のとは異なる26−１種類の試験パターン信号列を供給す
る。したがつて、徹底的なTPG9は、徹底的なTPG8により
発生されるものとは識別できる26種類の試験パターン列
を供給する。
第９図は本発明の徹底的なTPGの別の好適な実施例を
示す。徹底的なTPG10は反転、奇数ビツトTPGであつて、
くつつく状態は1010101である。徹底的なTPG10は、シフ
トレジスタが反転型で、素子168がシフトレジスタ170へ
異つたやり方で論理的に結合される点が徹底的なTPG6と
は異なる。それは異なるくつつき状態を生じさせる。シ
フトレジスタ170のフリツプフロツプの反転された出力
が次のフリツプフロツプの入力端子へ論理的に結合され
るから、そのシフトレジスタ170は反転型といわれる。
これの一例が、フリツプフロツプ120の反転された出力
がフリツプフロツプ121の入力端子へ論理的に結合され
て、信号が両者の間で送られるようにすることである。
示す。徹底的なTPG10は反転、奇数ビツトTPGであつて、
くつつく状態は1010101である。徹底的なTPG10は、シフ
トレジスタが反転型で、素子168がシフトレジスタ170へ
異つたやり方で論理的に結合される点が徹底的なTPG6と
は異なる。それは異なるくつつき状態を生じさせる。シ
フトレジスタ170のフリツプフロツプの反転された出力
が次のフリツプフロツプの入力端子へ論理的に結合され
るから、そのシフトレジスタ170は反転型といわれる。
これの一例が、フリツプフロツプ120の反転された出力
がフリツプフロツプ121の入力端子へ論理的に結合され
て、信号が両者の間で送られるようにすることである。
素子168は、TPGモード信号106と、非反転フリツプフ
ロツプの出力130,132,134と、反転フリツプフロツプの
出力141,143,145との論理積から得られた選択信号をマ
ルチプレクサ110へ供給する。フリツプフロツプ120〜12
6の非反転出力が試験パターン1010100に達すると、素子
168は選択信号をマルチプレクサ110へ送る。それは入力
114を選択する。その結果として、27番目（くつついた
状態）の試験パターン1010101が試験パターン列に挿入
される。このパターンに達すると、素子108はイネイブ
ル信号をマルチプレクサ110へ供給し続ける。試験パタ
ーン101010が発生されるようにマルチプレクサ110は入
力114を選択する。この新しいパターンは素子108の選択
信号に、出力端子112における帰還回路網出力信号を選
択させる。その結果、徹底的なTPG10は27番目の試験パ
ターンを（27−１）個の試験パターン列中に挿入する。
したがつて、徹底的なTPG10は27種類の試験パターン列
を供給する。
ロツプの出力130,132,134と、反転フリツプフロツプの
出力141,143,145との論理積から得られた選択信号をマ
ルチプレクサ110へ供給する。フリツプフロツプ120〜12
6の非反転出力が試験パターン1010100に達すると、素子
168は選択信号をマルチプレクサ110へ送る。それは入力
114を選択する。その結果として、27番目（くつついた
状態）の試験パターン1010101が試験パターン列に挿入
される。このパターンに達すると、素子108はイネイブ
ル信号をマルチプレクサ110へ供給し続ける。試験パタ
ーン101010が発生されるようにマルチプレクサ110は入
力114を選択する。この新しいパターンは素子108の選択
信号に、出力端子112における帰還回路網出力信号を選
択させる。その結果、徹底的なTPG10は27番目の試験パ
ターンを（27−１）個の試験パターン列中に挿入する。
したがつて、徹底的なTPG10は27種類の試験パターン列
を供給する。
第10図は本発明の徹底的なTPGの別の好適な実施例を
示す。徹底的なPTG11は反転、奇数ビツトTPGであつて、
それのくつついた状態は101010である。この徹底的なTP
G11は、素子178と帰還回路網176がシフトレジスタ180へ
異なるやり方で論理的に結合される点が徹底的なTPG10
と異なる。素子178が、TPGモード信号106と、非反転フ
リツプフロツプ出力131,133,135と、反転フリツプフロ
ツプ出力140,142,144との論理積から発生された選択信
号をマルチプクサ110へ与える。
示す。徹底的なPTG11は反転、奇数ビツトTPGであつて、
それのくつついた状態は101010である。この徹底的なTP
G11は、素子178と帰還回路網176がシフトレジスタ180へ
異なるやり方で論理的に結合される点が徹底的なTPG10
と異なる。素子178が、TPGモード信号106と、非反転フ
リツプフロツプ出力131,133,135と、反転フリツプフロ
ツプ出力140,142,144との論理積から発生された選択信
号をマルチプクサ110へ与える。
フリツプフロツプ120〜126の非反転出力が試験パター
ン0101011に達すると、素子178は選択信号をマルチプレ
クサ110へ送る。それは入力114を選択する。その結果と
して、27番目（くつついた状態）の試験パターン010101
0が試験パターン列に挿入される。このパターンに達す
ると、素子178はマルチプレクサ110へ選択信号を与え続
ける。試験パターン1010101が発生されるようにマルチ
プレクサ110は入力114を選択する。この新しいパターン
は素子178の選択信号に帰還回路網の出力信号を出力端
子112において選択させる。帰還回路網176は、フリツプ
フロツプの出力133〜136のXOR機能である出力信号を出
力端子112に供給する。帰還回路網176は、帰還回路網11
6が発生するのとは異なる（27−１）個の試験パターン
列を供給する。その結果、徹底的なTPG11は27番目の試
験パターンを（27−１）個の試験パターン列に挿入す
る。したがつて、徹底的なTPG11は27種類の試験パター
ン列を供給する。
ン0101011に達すると、素子178は選択信号をマルチプレ
クサ110へ送る。それは入力114を選択する。その結果と
して、27番目（くつついた状態）の試験パターン010101
0が試験パターン列に挿入される。このパターンに達す
ると、素子178はマルチプレクサ110へ選択信号を与え続
ける。試験パターン1010101が発生されるようにマルチ
プレクサ110は入力114を選択する。この新しいパターン
は素子178の選択信号に帰還回路網の出力信号を出力端
子112において選択させる。帰還回路網176は、フリツプ
フロツプの出力133〜136のXOR機能である出力信号を出
力端子112に供給する。帰還回路網176は、帰還回路網11
6が発生するのとは異なる（27−１）個の試験パターン
列を供給する。その結果、徹底的なTPG11は27番目の試
験パターンを（27−１）個の試験パターン列に挿入す
る。したがつて、徹底的なTPG11は27種類の試験パター
ン列を供給する。
第11図は本発明の徹底的なTPGの別の好適な実施例を
示す。この徹底的なTPG12は反転、偶数ビツトTPGであつ
て、それのくつついた状態は010101である。この徹底的
なTPG12は、シフトレジスタ185が偶数ビツトであり、帰
還回路網186がシフトレジスタ185へ異なるやり方で論理
的に結合され、信号114がシフトレジスタ185へ異なるや
り方で論理的に結合される点が、徹底的なTPG11とは異
なる。シフトレジスタ185は６つのフリツプフロツプを
含むから偶数ビツトである。フリツプフロツプを６つだ
け含んでいる結果として、１つ少い出力が素子178へ論
理的に結合される。正しい選択信号を発生するためには
出力135はもはや不要である。帰還回路網186は、フリツ
プフロツプの出力130,132,133,135のXOR機能である出力
信号112を供給する。帰還回路網186は（26−１）個の試
験パターン信号列を供給する。
示す。この徹底的なTPG12は反転、偶数ビツトTPGであつ
て、それのくつついた状態は010101である。この徹底的
なTPG12は、シフトレジスタ185が偶数ビツトであり、帰
還回路網186がシフトレジスタ185へ異なるやり方で論理
的に結合され、信号114がシフトレジスタ185へ異なるや
り方で論理的に結合される点が、徹底的なTPG11とは異
なる。シフトレジスタ185は６つのフリツプフロツプを
含むから偶数ビツトである。フリツプフロツプを６つだ
け含んでいる結果として、１つ少い出力が素子178へ論
理的に結合される。正しい選択信号を発生するためには
出力135はもはや不要である。帰還回路網186は、フリツ
プフロツプの出力130,132,133,135のXOR機能である出力
信号112を供給する。帰還回路網186は（26−１）個の試
験パターン信号列を供給する。
第12図は本発明の徹底的なTPGの更に別の実施例を示
す。この徹底的なTPG13は、シフトレジスタ190が偶数ビ
ツトで、帰還回路網196が異なるやり方でシフトレジス
タ190へ論理的に結合され、信号114がシフトレジスタ19
0へ異なるやり方で論理的に結合される点が徹底的なTPG
10とは異なる。シフトレジスタ190は６個のフリツプフ
ロツプを含むから偶数ビツトである。フリツプフロツプ
を６だけ含んでいる結果として、１つ少い出力が素子16
8へ論理的に結合される。正しい選択信号を発生するた
めには出力135はもはや不要である。帰還回路網196は、
フリツプフロツプの出力134と135のXOR機能である出力
信号を出力端子112に供給する。帰還回路網196は（26−
１）個の試験パターン信号列を供給する。したがつて、
徹底的なTPG13は26種類の試験パターン列を供給する。
す。この徹底的なTPG13は、シフトレジスタ190が偶数ビ
ツトで、帰還回路網196が異なるやり方でシフトレジス
タ190へ論理的に結合され、信号114がシフトレジスタ19
0へ異なるやり方で論理的に結合される点が徹底的なTPG
10とは異なる。シフトレジスタ190は６個のフリツプフ
ロツプを含むから偶数ビツトである。フリツプフロツプ
を６だけ含んでいる結果として、１つ少い出力が素子16
8へ論理的に結合される。正しい選択信号を発生するた
めには出力135はもはや不要である。帰還回路網196は、
フリツプフロツプの出力134と135のXOR機能である出力
信号を出力端子112に供給する。帰還回路網196は（26−
１）個の試験パターン信号列を供給する。したがつて、
徹底的なTPG13は26種類の試験パターン列を供給する。
第１図は従来の直線帰還シフトレジスタ（LFSR）のブロ
ツク図、第２図は、変更した最大長列発生器（MLSG）と
して知られている、ある数の独特の試験パターンを発生
できる従来の装置のブロツク図、第３図は本発明の徹底
的なTPG発生器（徹底的なPTG）の一実施例の全体的なブ
ロツク図、第４図は本発明の徹底的なTPGの別の実施例
の全体的なブロツク図、第５図は本発明を用いる徹底的
なTPGの好適な実施例のブロツク図、第６図乃至第12図
は本発明の徹底的なTPGのそれぞれ異なる実施例のブロ
ツク図である。 2,4,6〜13……TPG、50……マルチプレクサ、52……修正
回路、56……帰還回路網、60,115,155,170,180,185,190
……シフトレジスタ、120〜126……フリツプフロツプ、
116,150,156,166,176,186,196……帰還回路網。
ツク図、第２図は、変更した最大長列発生器（MLSG）と
して知られている、ある数の独特の試験パターンを発生
できる従来の装置のブロツク図、第３図は本発明の徹底
的なTPG発生器（徹底的なPTG）の一実施例の全体的なブ
ロツク図、第４図は本発明の徹底的なTPGの別の実施例
の全体的なブロツク図、第５図は本発明を用いる徹底的
なTPGの好適な実施例のブロツク図、第６図乃至第12図
は本発明の徹底的なTPGのそれぞれ異なる実施例のブロ
ツク図である。 2,4,6〜13……TPG、50……マルチプレクサ、52……修正
回路、56……帰還回路網、60,115,155,170,180,185,190
……シフトレジスタ、120〜126……フリツプフロツプ、
116,150,156,166,176,186,196……帰還回路網。
Claims (5)
- 【請求項１】（ａ）直列入力端子および複数の並列出力
端子を有するｎビットのシフトレジスタ手段と、 （ｂ）前記直列入力端子から最も離れた前記並列出力端
子に少なくとも接続された帰還回路網であって、その出
力が前記シフトレジスタ手段の前記直列入力端子に接続
されると、前記シフトレジスタ手段と共働してｎビット
直線帰還シフトレジスタが構成されて、前記シフトレジ
スタ手段に与えられるクロックに応じて（2n−１）種類
の試験パターンが順次に前記並列出力端子に発生され
る、帰還回路網と、 （ｃ）前記直列入力端子から最も離れた前記並列出力端
子の信号およびその反転信号のうち、前記シフトレジス
タ手段の前記直列入力端子に与えられると、2n番目の試
験パターンが発生されるものを、前記直列入力端子への
入力信号として導く回路手段と、 （ｄ）前記帰還回路網の出力および前記回路手段からの
入力信号を受け、それらの一方の選択をして前記シフト
レジスタ手段の前記直列入力端子に与えるスイッチング
手段であって、前記直列入力端子から最も離れた前記並
列出力端子を除いた前記並列出力端子の状態に応じて前
記選択を行って2n番目の試験パターンを（2n−１）種類
の試験パターンに追加する、スイッチング手段と を備える、ことを特徴とする試験パターン発生器。 - 【請求項２】請求項１記載の試験パターン発生器におい
て、前記シフトレジスタ手段はｎ個の二安定マルチバイ
ブレータで構成され、前段の出力信号が次段の入力信号
となるよう直列に接続されている、ことを特徴とする試
験パターン発生器。 - 【請求項３】請求項１または２記載の試験パターン発生
器において、前記帰還回路網には排他的オア機能を含
む、ことを特徴とする試験パターン発生器。 - 【請求項４】請求項１〜３の何れか１項に記載の試験パ
ターン発生器において、前記スイッチング手段には前記
直列入力端子から最も離れた前記並列出力端子を除いた
前記並列出力端子の状態をアンド操作する機能が含まれ
ている、ことを特徴とする試験パターン発生器。 - 【請求項５】請求項１〜４の何れか１項に記載の試験パ
ターン発生器において、前記シフトレジスタ手段は、そ
の状態を初期化するための入力端子を含む、ことを特徴
とする試験パターン発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US19061188A | 1988-05-05 | 1988-05-05 | |
| US190,611 | 1988-05-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0257988A JPH0257988A (ja) | 1990-02-27 |
| JP2727014B2 true JP2727014B2 (ja) | 1998-03-11 |
Family
ID=22702051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1112293A Expired - Lifetime JP2727014B2 (ja) | 1988-05-05 | 1989-05-02 | 試験パターン発生器 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0340694B1 (ja) |
| JP (1) | JP2727014B2 (ja) |
| CA (1) | CA1298668C (ja) |
| DE (1) | DE68927785T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10209078A1 (de) * | 2002-03-01 | 2003-09-18 | Philips Intellectual Property | Integrierter Schaltkreis mit Testschaltung |
| DE10250831B3 (de) | 2002-10-31 | 2004-06-17 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Erzeugen einer pseudozufälligen Folge von Zahlen |
| DE10336013B4 (de) * | 2003-07-31 | 2005-08-18 | Infineon Technologies Ag | Verfahren zum Erzeugen eines Pseudozufallsdatenstroms und Schaltungsanordnung zur Durchführung des Verfahrens |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3816764A (en) * | 1971-06-03 | 1974-06-11 | Receptors | Binary sequence generator |
-
1989
- 1989-04-28 CA CA000598145A patent/CA1298668C/en not_active Expired - Lifetime
- 1989-04-29 DE DE1989627785 patent/DE68927785T2/de not_active Expired - Lifetime
- 1989-04-29 EP EP19890107840 patent/EP0340694B1/en not_active Expired - Lifetime
- 1989-05-02 JP JP1112293A patent/JP2727014B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0340694B1 (en) | 1997-02-26 |
| DE68927785D1 (de) | 1997-04-03 |
| EP0340694A2 (en) | 1989-11-08 |
| CA1298668C (en) | 1992-04-07 |
| DE68927785T2 (de) | 1997-07-17 |
| JPH0257988A (ja) | 1990-02-27 |
| EP0340694A3 (en) | 1991-05-02 |
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