DE68915050T2

DE68915050T2 - Chipfreigabe-Eingangsschaltung in einer Halbleiterspeicheranordnung.

Info

Publication number: DE68915050T2
Application number: DE68915050T
Authority: DE
Inventors: Naokazu Intellectual Miyawaki; Hiroaki Intellectual Pr Tanaka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-05-16
Filing date: 1989-05-16
Publication date: 1994-09-29
Anticipated expiration: 2009-05-17
Also published as: EP0342592B1; JPH01287895A; EP0342592A2; DE68915050D1; EP0342592A3; US4970694A; KR890017702A; KR930000961B1; JP2598081B2

Description

Diese Erfindung bezieht sich auf eine Halbleiter-Speichereinrichtung, in welcher der Ruhezustandsmodus/Betriebsmodus des internen Schaltkreises eines Chips durch zwei Arten von Chipreigabesignalen gesteuert wird; umfassend: erste Chipfreigabe- Eingabeeinrichtungen zum Empfangen eines ersten Chip- Freigabesignals zum Bestimmen der Ablauf-Zeitsteuerung eines Speicherchips und zum Ausgeben eines Steuersignals;
und zweite Chipfreigabe-Eingabeeinrichtungen, denen ein zweites Chip-Freigabesignal und das Steuersignal zugeführt wird, um wahlweise den Ruhezustand/Betriebsmodus des Speicherchips zu bestimmen, das zweite Chip-Freigabesignal zu erhalten und ein internes Chip-Freigabesignal auszugeben, um den internen Schaltkreis des Speicherchips in den Ruhezustandmodus zu versetzen.
Eine derartige Speichereinrichtung ist beschrieben in IEEE Journal of Solid-State Circuits, Band 20, Nr. 5, Oktober 1985, S. 941-950.
Ein anderer, ähnlicher Speicherschaltkreis ist aus EP-A-0107355 bekannt.
In einem integrierten Schaltkreis eines herkömmlichen statischen Random Access-Speichers (SRAM) werden zum Beispiel das negative Logik-Signal und das positive Logik-Signal CE2 als Chip- Freigabesignal verwendet, um wahlweise einen Ruhezustandmodus/Betriebsmodus des Chips zu bestimmen. Die Signale und CE2 werden dem Chipfreigabe-Eingabeschaltkreis zugeführt, wie in Fig. 1 gezeigt. Das Signal wird einem Eingabeanschluß eines NOR-Gatters 81 zugeführt, und das Signal CE2 wird durch den Invertierer 82 invertiert und dann dem anderen Eingabeanschluß des NOR-Gatters 81 zugeführt. Die Ausgabe des NOR-Gatters 81 wird als internes Chip-Freigabesignal CEin verwendet.
In einem Fall, in welchem das Signal CE2 auf niedriges Niveau ("L") gesezzt ist, wie in Fig. 2 gezeigt, wird das Signal CEin auf einem niedrigen Niveau gehalten, selbst wenn das Signal aktiv wird (niedriges Niveau). Folglich wird der interne Schaltkreis des Chips in den Ruhezustandmodus gesetzt und der Energieverbrauch auf ein Minimum gedrückt.
Wenn hingegen das Signal CE2 aktiv wird (hohes Niveau "H"), während das Signal auf dem Aktivniveau gehalten wird, wird das Signal CEin von hohem Niveau und der Schaltkreis im Chip wird betriebsbereit. Daher wird es notwendig, das Signal CE2 auch auf einem niedrigen Niveau zu halten, während das Signal auf dem niedrigen Niveau gehalten wird, um den Energieverbrauch im Ruhezustandmodus des Chips gering zu halten. Aus diesem Grund ist die Signalbedingung von CE2 beschränkt.
Um die obige Beschränkung aufzuheben, kann ein Verfahren vorgeschlagen werden, in welchem das Signal CE2 (Chip-Wahlsignal CS) nur mit dern Abfall des Signals synchron in den internen Schaltkreis geführt wird, wie in Fig. 4A und Fig. 4B gezeigt. Falls das Signal CE2 auf niedrigem Niveau ist, wenn es in den internen Schaltkreis geführt wird, wird der interne Schaltkreis durch das niedrige Niveau des Signals CEin in den Ruhezustand gesetzt (Fig. 4A), und wenn das Signal CE2 auf hohem Niveau ist, wird der interne Schaltkreis durch das hohe Niveau des Signals CEin in den Betriebsmodus gesetzt (Fig. 4B). Auf diese Weise wird das Signal CE2 nur zur Zeit des Abfalls des Signals beschränkt und ist in den anderen Zeiträumen frei, wie durch den schraffierten Bereich angegeben. Im in Fig. 4A gezeigten Ruhezustandmodus jedoch muß der interne Schaltkreis betriebsbereit gesetzt werden, um das Signal CE2 zum Zeitpunkt des Abfalls des Signals zu empfangen. Daher steigt der Energieverbrauch, wenn der interne Schaltkreis betätigt wird.
Der Datenausgabe-Puffer kann auch in den Ruhezustand durch das Ausgabe-Freigabe-Signal OE gesetzt werden, um den Energieverbrauch des internen Schaltkreises im Ruhezustandmodus zu verringern. Selbst wenn jedoch der Energieverbrauch in der Ausgabestufe verringert wird, kann der Energieverbrauch des ganzen Schaltkreises nicht ausreichend verringert werden, da andere Schaltkreisabschnitte des internen Schaltkreises im Betrieb sind.
In einem Fall, in dem, wie oben beschrieben, der Ruhezustandmodus/Betriebsmodus des internen Schaltkreises des Chips durch zwei Arten von Chip-Freigabesignalen gesteuert wird, steigt der Energieverbrauch dadurch, daß das Chip-Freigabesignal im Ruhezustandmodus angenommen wird selbst dann, wenn die Konzeption derart ist, daß eines der beiden Chip-Freigabesignale normalerweise frei gesetzt wird und nur dann beschränkt ist, wenn das andere Chip-Freigabesignal aktiv gesetzt wird.
Eine Aufgabe dieser Erfindung ist es, eine Halbleiter-Speichervorrichtung zu schaffen, in welcher der Ruhezustandmodus/ Betriebsmodus des internen Schaltkreises des Chips durch zwei Arten von Chip-Freigabesignalen gesteuert wird, wobei der Freiheitsgrad eines der Chip-Freigabesignale gesteigert und der Energieverbrauch im Ruhezustandmodus hinreichend verringert werden kann.
Nach der Erfindung ist die eingangs definierte Speichereinrichtung dadurch gekennzeichnet, daß die zweite Chipfreigabe- Eingabeeinrichtung das zweite Chip-Freigabesignal blockiert, wenn das erste Chip-Freigabesignal aktiv wird, das interne Chip- Freigabesignal aktiv/inaktiv setzt, abhängig vom blockierten zweiten Chip-Freigabesignal und das interne Chip-Freigabesignal inaktiv setzt, wenn das erste Chip-Freigabesignal inaktiv wird.
Beim obigen Aufbau ist das zweite Chip-Freigabesignal nur dann beschränkt, wenn das erste Chip-Freigabesignal aktiv ist, und frei zu anderen Zeiträumen. Daher kann der Speicherchip freier und wirkungsvoller eingesetzt werden. Da außerdem der Betrieb von internen Schaltkreisen, die mit der nachfolgenden Stufe des Schaltkreises verbunden sind, welcher das interne Chip- Freigabesignal im Ruhezustandmodus erhält, unterbrochen wird, kann der Energieverbrauch wesentlich verringert werden.
So kann eine Halbleiter-Speichereinrichtung erzielt werden, in welcher der Ruhezustandmodus/Betriebsmodus des internen Schaltkreises des Chips durch zwei Arten von Chip-Freigabesignalen gesteuert wird, wobei der Freiheitsgrad eines der Chip-Frei gabesignale gesteigert und der Energieverbrauch im Ruhezustandmodus wesentlich verringert werden kann.
Diese Erfindung kann vollständiger aus der folgenden detaillierten Beschreibung verstanden werden, die im Zusammenhang mit den begleitenden Zeichnungen vorgenommen wird, wobei:
Fig. 1 ein Schaltkreisdiagramrn ist, zeigend einen Chipfreigabe Eingabeschaltkreis im herkömmlichen SRAM;
Fig. 2 und 3 Zeitsteuerdiagramme sind zur Illustration des Betriebs des in Fig. 1 gezeigten Schaltkreises.
Fig. 4A und 4B Zeitsteuerdiagramme im Falle des Ruhezustands und des Betriebszustands in einem weiteren möglichen Verfahren sind, in welchem ein zweites Chip-Freigabesignal zum Zeitpunkt des Abfalls eines ersten Chip-Freigabesignals unterbrochen wird;
Fig. 5 ein Blockdiagramm ist, zeigend einen SRAM nach einer Ausführung von dieser Erfindung;
Fig. 6 ein logisches Schaltkreisdiagramm ist, zeigend den Aufbau eines Teildecoders im Schaltkreis von Fig. 5;
Fig. 7 ein Schaltkreisdiagramm ist, zeigend den Aufbau eines ersten Chipfreigabe-Eingabeschaltkreises im Schaltkreis von Fig. 5;
Fig. 8 ein Schaltkreisdiagramm ist, zeigend den Aufbau eines zweiten Chipfreigabe-Eingabeschaltkreises im Schaltkreis von Fig. 5;
Fig. 9A und 9B Zeitsteuerdiagramme sind im Falle des Ruhezustandmoduses und des Betriebsmoduses im Schaltkreis von Fig. 5;
Fig. 10 ein Diagramm ist, zeigend den Energieverbrauch im herkömmlichen Schaltkreis und denjenigen im Schaltkreis von Fig. 5, in dem ein zweites Chip-Freigabesignal aktiv wird, nachdem ein erstes Chip-Freigabesignal aktiviert wurde;
Fig. 11 ein Schaltkreisdiagramm ist zur Darstellung eines Falls, in dem die Ausgabe eines Adreßpuffer-Steuerschaltkreises im Schaltkreis von Fig. 5 durch das interne Chip-Freigabesignal gesteuert wird;
Fig. 12 ein Schaltkreisdiagramm ist zur Illustration des Falles, in dem die Ausgabe eines Adreßpuffers im Schaltkreis von Fig. 5 durch das interne Chip-Freigabesignal gesteuert wird;
Fig. 13 ein Schaltkreisdiagramm ist zur Darstellung eines Falles, in dem die Ausgabe eines Teildecoders im Schaltkreis von Fig. 5 durch das interne Chip-Freigabesignal gesteuert wird;
Fig. 14 ein Schaltkreisdiagramm ist zur Darstellung eines Falles, in dem die Ausgabe eines Zeilendecoders im Schaltkreis von Fig. 5 durch das interne Chip-Freigabesignal gesteuert wird; und
Fig. 15 ein Schaltkreisdiagramm ist zur Darstellung des Falles, in dem die Ausgabe eines Wortzeilen-Ansteuerschaltkreises im Schaltkreis von Fig. 5 durch das innere Chip-Freigabesignal gesteuert wird.
In Fig.5 sind ein Chipfreigabe-Eingabeschaltkreis eines SRAM nach einer Ausführungsform dieser Erfindung und ein interner Schaltkreis, dessen Ruhezustandmodus/Betriebsmodus durch die Ausgabe des Eingabeschaltkreises gesteuert wird, entsprechend dem Fluß eines Steuersignals gezeigt. Der Chipfreigabe- Eingabeschaltkreis umfaßt einen ersten Chipfreigabe-Eingabeschaltkreis ( -Eingabeschaltkreis) 1 und einen zweiten Chipfreigabe-Eingabeschaltkreis (CE2-Eingabeschaltkreis) 2. Dem zweiten Chipeingabe-Freigabeschaltkreis 2 wird extern das positive Logiksignal CE2 (Chipwahlsignal CS) zugeführt, um wahlweise den Ruhezustandmodus/Betriebsmodus des Chips zu bestimmen. Dem ersten Chipfreigabe-Eingabesignal 1 wird extern das erste Freigabesignal mit negativer Logik zugeführt, um die Zeiten anzugeben, zu denen das Signal CE2 empfangen wird. Der zweite Chipfreigabe-Eingabeschaltkreis 2 wird durch die Ausgabe des ersten Chipfreigabe-Eingabeschaltkreises 1 gesteuert, um das interne Chip-Freigabe CEin auszugeben. Der interne Schaltkreis wird wahlweise in den Ruhezustandmodus oder in dem Betriebszustand gesetzt, entsprechend dem Signal CEin. Der interne Schaltkreis umfaßt einen Adreßpuffer-Steuerschaltkreis 6, einen Adreßpuffer 7, einen Teildecoder 8, einen Zeilendecoder 9, einen Wortzeilensteuerschaltkreis 10, einen Bitzeilenleseschaltkreis 11, einen Datenzeilenleseschaltkreis 12 und einen Ausgabepuffer 13. Der Teildecoder 8 wird verwendet, um zu verhindern, daß die Hardwaregröße des Zeilendecoders 9 dadurch steigt, daß die Kapazität der Speichereinrichtung erhöht wird, und dient zum Vordecodieren eines Teils der Zeilenadresse. Im normalen Zugriffsbetrieb führen die obigen Schaltkreise ihre Funktionen sequentiell aus. Die dem Teildecoder 8 nachgeschalte ten Schaltkreise werden wahlweise in den Ruhezustand oder den Betriebszustand gesetzt durch das Signal CEin, das vom CE2- Eingabeschaltkreis ausgegeben wird.
Fig. 6 zeigt den Schaltkreisaufbau des Teildecoders 8. Der Teildecoder 8 umfaßt vordecodierende NAND-Gatters 21 bis 24 und Invertierer 25 bis 28. Den vordecodierenden NAND-Gatters 21 bis 24 wird jeweils eine bestimme Kombination von zwei Adreßsignalen An, An+1, und , und dem Signal CEin zugeführt. Die Ausgaben der NAND-Gatters 21 bis 24 werden jeweils Invertierern 25 bis 28 zugeführt, deren Ausgaben Xa1 bis Xa4 wiederum dem Zeilendecoder 9 zugeführt werden.
Der erste Chipfreigabe-Eingabeschaltkreis ( -Eingabeschalt kreis) 1 umfaßt die CMOS-Invertierer 31 bis 39, MOS- Kondensatoren 40 bis 42 und das CMOS-NAND-Gatter 43, wie zum Beispiel in Fig. 7 gezeigt. Das Signal wird einem Eingabeanschluß des NAND-Gatters 43 über die Invertierer 31 bis 33 zugeführt. Das Steuersignal SA, ausgegeben vom Invertierer 32, wird dem Adreßpuffer-Steuerschaltkreis 6 und dem zweiten Chip-Freigabeschaltkreis 2 zugeführt. Die Ausgabe des Invertierers 32 wird dem anderen Eingabeanschluß des NAND- Gatters 43 über den Verzögerungschaltkreis 30 zugeführt, der aus den Invertierern 34 bis 36 und den Kondensatoren 40 und 42 gebildet ist. Die Ausgabe des NAND-Gatters 43 wird dem zweiten Chip-Freigabeschaltkreis 2 über die Invertierer 37 bis 39 zugeführt. Die Ausgabe des Invertierers 39 wird durch ein Steuersignal SB dargestellt, und die Ausgabe des Invertierers 37 wird durch das Steuersignal Sc dargestellt. Der zweite Chip- Freigabeschaltkreis (CE2-Eingabeschaltkreis) 2 umfaßt die P- Kanal-MOS-Transistoren P1 bis P4, die N-Kanal MOS-Transistoren N1 bis N12, und die CMOS-Inverter 44 bis 52, wie zum Beispiel in Fig. 8 dargestellt. Die Strompfade der Transistoren P1, N1 und N2 sind in Reihe geschaltet zwischen dem Energieguellenanschluß VDD und dem Erdpotentialanschluß (Erdanschluß) VSS. Ähnlicherweise sind die Strompfade der Transistoren P2, N3 und N4 in Reihe geschaltet zwischen dem Energieversorgungsanschluß VDD und dem Potentialanschluß (Erdanschluß) VSS. Die Gates der Transistoren P1 und P2 sind geerdet, und den Gates der Transistoren NI und N2 wird das Steuersignal SC zugeführt, ausgegeben vo- ersten Chip-Freigabeschaltkreis 1. Außerdem werden den Gates der Transistoren N1 und N4 das Signal CE2 bzw. das Referenzpotential VREF zugeführt. Die Drains der Transistoren P1 und P2 sind verbunden mit Differential-Eingabeanschlüssen (Differential-Ausgabeanschlüssen) des CMOS- Differentialverstärkerschaltkreises 53. Der Differentialverstärkerschaltkreis 53 umfaßt Transistoren P3 und N5, die einen ersten CMOS-Inverter bilden, und Transistoren P4 und N6, die einen zweiten CMOS-Inverter bilden. Die Eingabe- und Ausgabeanschlüsse des ersten Inverters sind mit den Ausgabe- bzw. Eingabeanschlüssen des zweiten Inverters verbunden. Der Referenzpotentialanschluß (gemeinsamer Verbindungsknoten zwischen den Sources der Transistoren N5 und N6) des Differentialverstärkerschaltkreises 53 ist mit dem Ausgabeanschluß des Invertierers 44 verbunden, dessen Eingabeanschluß das Steuersignal SB zugeführt wird. Differential-Ausgabesignale (dargestellt durch die Signale SD und SE) des Differentialverstärkerschaltkreises 53 werden jeweils ersten Enden der Strompf ade der Transistoren N7 und N8 zugeführt. Den Gates der Transistoren N7 und N8 wird das Steuersignal SC zugeführt. Die zweiten Enden der Strompfade der Transistoren N7 und N8 sind mit den Eingabeanschlüssen der Blockier-Schaltkreise 54 bzw. 55 verbunden. Der Blockier-Schaltkreis 54 ist gebildet, indem der Ausgabe bzw. Eingabeanschluß des Invertierers 45 mit dem Eingabe- bzw. Ausgabeanschluß des Invertierers 46 verbunden ist.
Ähnlicherweise ist der Blockierschaltkreis 55 gebildet, in dem der Ausgabe bzw. Eingabeanschluß des Invertierers 47 mit dem Eingabe- bzw. Ausgabeanschluß des Invertierers 48 verbunden ist.
Der Ausgabeanschluß des Blockier-Schaltkreises 54 ist mit dem Eingabeanschluß des Invertierers 49 verbunden, dessen Ausgabeanschluß mit dem Eingabeanschluß des Invertierers 50 verbunden ist. Der Ausgabeanschluß des Blockierschaltkreises 55 ist mit dem Eingabeanschluß des Invertierers 51 verbunden, dessen Ausgabeanschluß mit dem Eingabeanschluß des Invertierers 52 verbunden ist. Der Ausgabeanschluß des Invertierers 50 ist in dem elektrisch schwebenden Zustand gesetzt, und das interne Chip-Freigabesignal CEin wird vom Ausgabeanschluß des Invertierers 52 ausgegeben. Der Transistor N7, der Blockierschaltkreis 54 und die Invertierer 49 und 50 sind Dummy-Elemente, um die Lastkapazitäten der Eingabeanschlüsse des Differentialverstärkerschaltkreises 53 auszugleichen. Die Strompfade der Transistoren N11 und N12, die als Erd-Kurzschlußschalter dienen, sind geschaltet zwischen den Erdanschluß und die Ausgabeanschlüsse der Blockierschaltkreise 54 und 55, und den Gates der Transistoren N11 und N12 wird das Steuersignal SA. Außerdem ist der Pull-Down-Schaltkreis 56, gebildet durch Transistoren N9 und N10, zwischen den Erdanschluß und die Ausgabeanschlüsse der Blockierschaltkreise 54 und 55 geschaltet. Das Drain des Transistors N9 ist verbunden mit dem Ausgabeanschluß des Blockierschaltkreises 54, sein Source geerdet und sein Gate mit dem Ausgabeanschluß des Blockierschaltkreises 55 verbunden. Das Drain des Transistors N10 ist mit dem Ausgabeanschluß des Blockierschaltkreises 55 verbunden, sein Source geerdet, und sein Gate mit dem Ausgabeanschluß des Blockierschaltkreises 54 verbunden. Die Transistoren N11 und N12 bilden bilden einen Reset-Schaltkreis für die Blockierschaltkreise 54 und 55.
Nun wird der Betrieb des ersten und zweiten Chipfreigabe Eingabeschaltkreises 1 und 2 beschrieben. Wenn das Signal auf "1" (nicht aktivem) Niveau ist, wird das Steuersignal auf "1"-Niveau und die Transistoren N'' und N12 in den Leitungszustand gesetzt. Als Ergebnis wird das Signal CEin auf "0"-Niveau gesetzt. Wenn die Signale auf "0" (aktives) Niveau gesetzt ist, ist das Signal SA auf "0"-Niveau gesetzt und die Transistoren N11 und N12 sind ausgeschaltet. Wenn die Verzögerungszeit des Verzögerungsschaltkreises 30 verstrichen ist, werden die Steuersignale SC und SB auf "1"-Niveau gesetzt, und der zweite Chip-Freigabeschaltkreis 2 wird aktiviert. Wenn zu diesem Zeitpunkt das Signal CE2 niedriger als das Referenzpotential VREF ist, werden Differential-Ausgabesignale SD und SE auf "1" bzw. "0"-Niveau gesetzt. Das Signal SD wird durch den Blockierschaltkreis 55 verriegelt, und das Signal CEin wird auf "0"-Niveau gesetzt. Falls dagegen das Signal CE2 höher als das Referenzpotential VREF ist, werden die Differential- Ausgabesignale SD und SE auf "0" bzw. auf "1" -Niveau gesetzt, und das Signal CEin wird auf "1"-Niveau gesetzt.
Nun wird unter Bezugnahme auf Fig. 9A und 9B der Chipfreigabe- Steuerbetrieb im SRAM erklärt. Wenn das Signal aktiv gesetzt ist (fällt), während das Signal CE2 auf niedrigem Niveau "L" ist, wird das Signal CEin auf dem Anfangsniveau oder dem niedrigen Niveau gehalten. Im Ruhezustand werden Ausgaben Xa1 bis Xa4 des Teildecoders 8 unverändert gehalten, selbst wenn Ausgaben An, An+1, und des Adreßbuffers 7 geändert werden. Daher werden Schaltkreise, die dem Teildecoder 8 im internen Schaltkreis von Fig. 5 nachgeschaltet sind, d. h. der Zeilendecoder 9, der Wortzeilen-Ansteuerschaltkreis 10, der Bitzeilenleseschaltkreis 11, Der Datenzeilenleseschaltkreis 12 und der Ausgabepufferschaltkreis 13 nicht betätigt. Als Ergebnis kann der Energieverbrauch wesentlich verringert werden.
Wenn dagegen das Signal CEI aktiviert wird, während das Signal CE2 auf hohem Niveau "H" gehalten ist, wird das Signal CEin vom niedrigem Niveau auf das hohe Niveau gesetzt. Wenn dabei die Ausgaben des Adreßpuffers geändert werden, ändern sich auch die Ausgaben Xa1 bis Xa4 des Teildecoders 8. Als Ergebnis werden die in dem Teildecoder 8 nachgeschalteten Schaltkreise in den Betriebszustand gesetzt.
Beim obigen SRAM ist das Signal CE2 nur dann beschränkt, wenn das Signal fällt, und daher kann der Freiheitsgrad des Signals erhöht werden, und dadurch der SRAM leichter und wirkungsvoller eingesetzt werden. Wenn außerdem das Signal CE2 vom niedrigen Niveau auf das hohe Niveau gesetzt wird, nachdem das Signal gefallen ist, wird das Signal CEin unverändert gehalten, was verhindert, daß die Teildecoder 8 nachgeschalteten Schaltkreise unnötigerweise betrieben werden. Der in diesem Fall auftretende Stromverbrauch ist in Fig. 10 verglichen mit demjenigen im herkömmlichen SRAM gezeigt. Wie aus Fig. 10 klar ersichtlich, kann der Stromverbrauch im Ruhezustandmodus in dieser Ausführungsform wesentlich verringert werden.
In der obigen Ausführungsform wird der Teildecoder 8 durch Verwendung des internen Chip-Freigabesignals CEin gesteuert, ausgegeben vom CE2-Eingabeschaltkreis 2. Wenn es jedoch nicht sehr nötig ist, die Zugriffsgeschwindigkeit zu erhöhen, ist es möglich, den Adreßpuffer-Steuerschaltkreis 6 oder den Adreßpuffer 7 durch Verwendung des Ausgabesignals CEin des CE2- Eingabeschaltkreises 2 zu steuern. Fig. 11 zeigt einen Schaltkreisaufbau, in dem der Adreßpuffer-Steuerschaltkreis 6 durch das Signal CEin gesteuert ist. Der Ausgabeanschluß des Adreßpuffer-Steuerschaltkreises 6 ist mit dem Invertierer 62 über das NAND-Gatter 61 verbunden. Das heißt, die Ausgabe des Adreßpuf fer-Steuerschaltkreises 6 wird einem Eingabeanschluß des NAND-Gatters 61 zugeführt, welches das Signal CEin am anderen Eingabeanschluß erhält, und die Ausgabe des NAND-Gatters 61 wird dem Adreßpuffer 7 über den Invertierer 62 zugeführt.
Fig. 12 zeigt einen Schaltkreisaufbau, in welchen der Adreßpuffer 7 durch das Signal CEin gesteuert ist. Fig. 12 ist typischerweise eine einer Vielzahl von Bitdaten-Ausgaben des Adreßpuffers 7 gezeigt. Die Ausgaben des Adreßpuf fers 7 sind mit dem Invertierer 73 und 74 über NAND-Gatters 71 und 72 verbunden, Die NAND-Gatters 71 und 72 werden entsprechend der Ausgaben des Adreßpuffers 7 an einem Eingabeanschluß und das Signal CEin am anderen Eingabeanschluß zugeführt. Die Ausgaben der NAND-Gatters 71 und 72 werden dem Teildecoder 8 über Invertierer 73 und 74 zugeführt.
Wie oben beschrieben kann der Betrieb der dem Adreßpuffer Steuerschaltkreis 6 oder dem Adreßpuffer 7 nachgeschalteten Schaltkreise im Ruhezustand durch Steuerung des Adreßpuffer-Steuerschaltkreises 6 oder des Adreßpuffers 7 durch Verwendung des Signals CEin unterbrochen werden. Dadurch kann der Energieverbrauch verglichen mit dem Schaltkreis von Fig. 5 weiter verringert werden.
Auch können der Steuerschaltkreis 8, der Zeilendecoder 9 oder der Wortzeilen-Ansteuerschaltkreis 10 durch Verwendung des internen Chip-Freigabesignals CEin, ausgegeben vom CE2- Eingabeschaltkreis 2 gesteuert werden, wie in Fig. 13 bis 15 gezeigt. Fig. 13 zeigt einen Schaltkreisaufbau, in welchen die Ausgaben des Teildecoders 8 durch das Steuersignal CEin gesteuert werden. In Fig. 13 sind typischerweise zwei aus einer Vielzahl von Bitdaten der Ausgaben des Teildecoders 8 gezeigt. Die Ausgaben des Teildecoders 8 sind mit Invertierern 95 bis 98 über NMTD-Gatters 91 bis 94 verbunden. Den NAND-Gatters 91 bis 94 werden die entsprechenden Ausgaben des Teildecoders 8 an einem Eingabeanschluß und das Signal CEin am anderen Eingabeanschluß zugeführt. Die Ausgaben der NAND-Gatters 91 bis 94 werden über Invertierer 95 bis 98 dem Zeilendecoder 9 zugeführt.
Fig. 14 zeigt einen Schaltkreisaufbau, in welchem die Ausgaben des Zeilendecoders 9 durch das Signal CEin gesteuert werden. Einige der Ausgaben des Zeilendecoders 9 können verwendet werden, um den Wortzeilen-Ansteuerschaltkreis 10 zu steuern. In Fig. 14 ist nur eine der Steuerausgaben gezeigt. Die Ausgaben des Zeilendecoders 9 sind mit dem Invertierer 102 über das NAND- Gatter 101 verbunden. Dem NAND-Gatter 101 wird die Ausgabe des Zeilendecoders an einem Eingabeanschluß und das Signal CEin am anderen Eingabeanschluß zugeführt. Die Ausgabe des NAND-Gatters 101 wird dem Wortzeilen-Ansteuerschaltkreis 10 über den Invertierer 102 zugeführt.
In einem Fall, in dem der Wortzeilen-Ansteuerschaltkreis 10 durch das Signal CEin gesteuert wird, sind die Ausgaben des Wortzeilen-Ansteuerschaltkreises 10 mit dem Invertierer 112 über das NAND-Gatter 111 verbunden. Dem NAND-Gatter 111 wird die Ausgabe des Wortzeilen-Ansteuerschaltkreises 10 an einem Eingabeanschluß und das Signal CEin am anderen Eingabeanschluß zugeführt. Die Ausgabe des NAND-Gatters 112 wird dem Bitzeilen-Leseschaltkreis 11 über den Invertierer 112 zugeführt.
Wie oben beschrieben kann der Betrieb der dem Teildecoder 8, dem Zeilendecoder 9 oder dem Wortzeilen-Ansteuerschaltkreis 10 nachgeschalteten Schaltkreise im Ruhezustand durch steuernde Ausgaben des Teildecoders 8, des Zeilendecoders 9 oder des Wortzeilen-Ansteuerschaltkreises 10 durch Verwendung des Signals CEin unterbrochen werden. Daher kann verglichen mit dem herkömmlichen Schaltkreis der Energieverbrauch weiter verringert werden.
Nach der erfindungsgemäßen Halbleiter-Speichereinrichtung wie oben beschrieben ist in einem Fall, in dem zwei Arten von Chip- Freigabesignalen verwendet werden, um den Ruhezustandmodus/ Betriebsmodus des Schaltkreises im Chip zu steuern, eines des Chip-Freigabesignale nur dann beschränkt, wenn das andere Chip- Freigabesignal aktiv gesetzt ist, und kann zu anderen Zeiten freigesetzt werden, wodurch die Speichereinrichtung einfach und wirkungsvoll verwendet werden kann. Da außerdem der Betrieb des internen Schaltkreises in der nachgeschalteten Stufe des Schaltkrelses, dem das interne Chip-Freigabesignal zugeführt wird, unterbrochen werden kann, kann der Energieverbrauch der Speichereinrichtung verringert werden.

Claims

1. Halbleiter-Speichereinrichtung, in welcher der Ruhezustandsmodus/Betriebsmodus des internen Schaltkreises eines Chips durch zwei Arten von Chip-Freigabesignalen gesteuert wird; umfassend: erste Chipfreigabe-Eingabeeinrichtungen (1) zum Empfangen eines ersten Chip-Freigabesignals ( ) zum Bestimmen der Ablauf-Zeitsteuerung eines Speicherchips und zum Ausgeben eines Steuersignals (SA, SB, SC);

und zweite Chipfreigabe-Eingabeeinrichtungen (2), denen ein zweites Chip-Freigabesignal (CE2) und das Steuersignal (SA, SB, SC) zugeführt wird, um wahlweise den Ruhezustand/Betriebsmodus des Speicherchips zu bestimmen, das zweite Chip-Freigabesignal zu erhalten und ein internes Chip-Freigabesignal (CEin) auszugeben, um den internen Schaltkreis des Speicherchips in den Ruhezustandmodus zu versetzen, dadurch gekennzeichnet, daß die zweite Chipfreigabe-Eingabeeinrichtung (2) das zweite Chip-Freigabesignal (CE2) blockiert, wenn das erste Chip-Freigabesignal ( ) aktiv wird, das interne Chip-Freigabesignal (CEin) aktiv/inaktiv setzt, abhängig vom blockierten zweiten Chip-Freigabesignal und das interne Chip-Freigabesignal (CEin) inaktiv setzt, wenn das erste Chip-Freigabesignal ( ) inaktiv wird.

2. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Chipfreigabe-Eingabeeinrichtung einen Eingabeschaltkreis (31, 32) zum Empfangen des ersten Chip-Freigabesignals ( ) und Ausgeben eines ersten Steuersignals (SA); Pulssignalerzeugungseinrichtungen (33 bis 36, 40 bis 43) zum Erzeugen eines Pulssignals mit einer vorbestimmten Pulsweite auf Grundlage der Ausgabe des Eingabeschaltkreises (31, 32); und einen Ausgabeschaltkreis (37 bis 39) umf aßt zum Ausgeben zweiter und dritter Steuersignale (SB, SC) auf Grundlage der Ausgabesignale der ?ulserzeugungseinrichtungen (33 bis 36, 40 bis 43).

3. Halbleiter-Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Eingabeschaltkreis einen ersten Invertierer (31) zum Empfangen des ersten Chip-Freigabesignals ( ) sowie einen zweiten Invertierer (32) zum Empfangen der Ausgaben des ersten Invertierers (31) und zum Ausgeben des ersten Steuersignals (SA) umfaßt.

4. Halbleiter-Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Pulserzeugungseinrichtung einen ersten Invertierer (33) zum Empfangen des Ausgabesignals (SA) des Eingabeschaltkreises (31, 32); Verzögerungseinrichtungen (34 bis 36, 40 bis 42) zum Empfangen des Ausgabesignals des ersten Invertierers (33); und logische Einrichtungen (43) zum Ableiten eines Ausgabesignals entsprechend dem negativen logischen ?rodukt des Ausgabesignals des ersten Invertierers (33) und eines Ausgabesignals der Verzögerungseinrichtung (34 bis 36, 40 bis 42) umfaßt.

5. Halbleiter-Speichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Verzögerungseinrichtungt eine Vielzahl von kaskadengeschalteten Invertierern (34 bis 36); und Kondensatoren (40 bis 42) umfaß, jeweils geschaltet zwischen die Ausgabeanschlüsse des Invertierers und eine Potentialversorgungsguelle (VSS oder VDD).

6. Halbleiter-Speichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die logische Einrichtung ein NAND-Gatter (43) umfaßt.

7. Halbleiter-Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Ausgabeschaltkreis einen ersten Invertierer (37) zum Empfangen der Ausgabe der Impulserzeu gungseinrichtung (33 bis 36, 40 bis 43) und zum Ausgeben des zweiten Steuersignals (SC); einen zweiten Invertierer (38) zum Empfangen der Ausgabe des ersten Invertierers (37) und einen dritten Invertierer (39) umfaßt zum Empfangen eines Ausgabesignals des zweiten Invertierers (38) und zum Ausgeben des dritten Steuersignals (SB).

8. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Chipfreigabe-Eingabeeinrichtung (2) umfaßt Differentialverstärkereinrichtungen (P1 bis P4, N1 bis N6, 44) zum Empfangen des zweiten Chip-Freigabesignals (CE2) und eines Referenzpotentials (VREF), wobei deren Betrieb durch das zweite Steuersignal (SC) von der ersten Chipfreigabe- Eingabeeinrichtung (1) gesteuert wird; Blockiereinrichtungen (N7 bis N10, 49 bis 52, 54, 55) zum Blockieren eines Ausgabesignals der Differentialverstärkereinrichtung (P1 bis P4, N1 bis N6, 44) entsprechend dem dritten Steuersignal (SB), ausgegeben von der ersten Chipfreigabe-Eingabeeinrichtung (1); und Rücksetzeinrichtungen (N11, N12) zum Rücksetzen der Blockiereinrichtungen (N7 bis N10, 49 bis 52, 54, 55) entsprechend einem ersten Steuersignal (SA), ausgegeben von der ersten Chipfreigabe-Eingabeeinrichtung (1).

9. Halbleiter-Speichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Differentialverstärkereinrichtung umfaßt einen ersten MOS-Transistor (?1) eines ersten Leitungstyps, dessen Strompfad mit einer ersten Potentialversorgungsquelle (VDD) verbunden ist, und dessen Gate mit einer zweiten Potentialversorgungsquelle (V55) verbunden ist; einen zweiten MOS-Transistor (S2) eines zweiten Leitungstyps, dessen Strompfad an einem Ende mit dem zweiten Ende des Strompfades des ersten MOS-Transistors (P1) verbunden ist, und dessen Gate das zweite Steuersignal (SC) zugeführt wird, ausgegeben von der ersten Chipfreigabe-Eingabeeinrichtung (1); einen dritten MOS- Transistor (N2) des zweiten Leitungstyps, dessen Strompfad zwischen das zweite Ende des Strompfades des zweiten MOS- Transistors (N1) und die zweite Niveauversorgungsquelle (VSS) geschaltet ist, und dessen Gate das zweite Chip-Freigabesignal (CE2) zugeführt wird; einen vierten MOS-Transistor (P2) des ersten Leitungstyps, dessen Strompfad an einem Ende mit der ersten Niveauversorgungsguelle (VDD) verbunden ist, und dessen Gate mit der zweiten Potentialversorgungsguelle (V55) verbunden ist; einen fünften MOS-Transistor (N3) des zweiten Leitungstyps, dessen Strompfad an einem Ende mit dem zweiten Ende des Strompfads des vierten NOS-Transistors (?2) verbunden ist, und dessen Gate das zweite Steuersignal (SC) zugeführt wird, ausgegeben von der ersten Chipfreigabe-Eingabeeinrichtung (1); einen sechsten MOS- Transistor (N4) des zweiten Leitungstyps, dessen Strompfad zwischen das zweite Ende des Strompfads des fünften MOS-Transistors (N3) und die zweite Potentialversorgungsquelle (VSS) geschaltet ist, und dessen Gate das Referenzpotential (VREF) zugeführt wird; einen siebten MOS-Transistor (?3) des ersten Leitungstyps, dessen Strompfad an einem Ende mit der ersten Potentialversorgungsquelle (VDD) und am zweiten Ende mit einem Verbindungsknoten zwischen dem ersten und dem zweiten MOS- Transistor (P1 und N1) verbunden ist, und dessen Gate mit einem Verbindungsknoten zwischen dem vierten und dem fünften MOS- Transistor (P2 und N3) verbunden ist; einen achten MOS- Transistor (N5) des zweiten Leitungstyps, dessen Strompfad an einem Ende mit dem Verbindungsknoten zwischen dem ersten und dem zweiten MOS-Transistor (P1 und N1) verbunden ist, und dessen Gate mit dem Verbindungsknoten zwischen dem vierten und dem fünften MOS-Transistor (P2 und N3) verbunden ist; einen MOS- Transistor (P4) des ersten Leitungstyps, dessen Strompfad an einem Ende mit der ersten ?otentialversorgungsguelle (VDD) verbunden ist, und der am zweiten Ende mit dem Verbindungsknoten zwischen dem vierten und dem fünften MOS-Transistor (P2 und N3) verbunden ist, und dessen Gate mit dem Verbindungsknoten zwischen dem ersten und dem zweiten MOS-Transistor (P1 und N1) verbunden ist; einen MOS-Transistor (N6) des zweiten Leitungstyps, dessen Strompfad an einem Ende mit dem Verbindungsknoten zwischen dem vierten und dem fünften MOS-Transistor (P2 und N3) verbunden ist, und dessen Gate mit dem Verbindungsknoten zwischen dem ersten und dem zweiten MOS-Transistor (P1 und N1) verbunden ist; und einen Invertierer (44), dessen Eingabeanschluß das dritte Steuersignal (SB) zugeführt wird, ausgegeben von der ersten Chipfreigabe-Eingabeeinrichtung (1), und dessen Ausgabeanschluß mit den zweiten Enden der Strompfade des achten und des zehnten MOS-Transistors (N5 und N6) verbunden ist.

10. Halbleiter-Speichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Blockiereinrichtungen umfaßt einen ersten MOS-Transistor (N7) mit einem Strompfad, dessen erstes Ende ein erstes Ausgabesignal (SE) der Differentialverstärkereinrichtung (P1 bis P4, N1 bis N6, 44) zugeführt wird, und dessen Gate das zweite Steuersignal zugeführt wird, ausgegeben von der ersten Chipfreigabe-Eingabeeinrichtung (1); einen ersten Blockierschaltkreis (54) mit einem Eingabeanschluß, verbunden mit dem zweiten Ende des Strompfades des ersten MOS-Transistors (N7); einen ersten Invertierer (49), mit einem Eingabeanschluß verbunden mit dem Ausgabeanschluß des ersten Blockierschaltkreises (54); einen zweiten Invertierer (50) mit einem Eingabeanschluß, verbunden mit dem Ausgabeanschluß des ersten Invertierers (49); einen zweiten MOS-Transistor (N8) mit einem Strompfad, dessen erstes Ende ein zweites Ausgabesignal (SD) der Differentialverstärkereinrichtung (P1 bis P4, N1 bis N6, 44) zugeführt wird, und dessen Gate das zweite Steuersignal (SC) zugeführt wird, ausgegeben von der ersten Chipfreigabe- Eingabeeinrichtung (1); einen zweiten Blockierschaltkreis (55) mit einem Eingabeanschluß, verbunden mit dem zweiten Ende des Strompfades des zweiten MOS-Transistors (N8); einen dritten Invertierer (51) mit einem Eingabeanschluß, verbunden mit dem Ausgabeanschluß des zweiten Blockierschaltkreises (55); einen vierten Invertierer (52) mit einem Eingabeanschluß verbunden mit dem Ausgabeanschluß des dritten Invertierers (51), und einem Ausgabeanschluß, von dem das interne Chip-Freigabesignal (CEin) ausgegeben wird; einen dritten MOS-Transistor (N9) mit einem Strompfad, dessen erstes Ende die blockierte Ausgabe des ersten Blockierschaltkreises (54) zugeführt wird, und der am zweiten Ende mit der zweiten Potentialversorgungsquelle (VSS) verbunden ist, und dessen Gate das Ausgabesignal des zweiten Blockierschaltkreises (55) zugeführt wird; und einen vierten NOS-Transistor (N10) mit einem Strompfad, dessen erstes Ende die blockierte Ausgabe des zweiten Blockierschaltkreises (55) zugeführt wird, und der an einem zweiten Ende mit der zweiten Potentialversorgungsquelle (VSS) verbunden ist, dessen Gate das Ausgabesignal des ersten Blockierschaltkreises (55) zugeführt wird.

11. Halbleiter-Speichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der erste und der zweite Blockierschaltkreis jeweils einen ersten Invertierer (45 oder 47) mit Eingabe- und Ausgabeanschlüssen; und einen zweiten Invertierer (46 oder 48) umfassen mit einem Eingabeanschluß, verbunden mit dem Ausgabeanschluß des ersten Invertierers (45 oder 47), und einen Ausgabeanschluß, verbunden mit dem Eingabeanschluß des ersten Invertierers (45 oder 47).

12. Halbleiter-Speichereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Rücksetzeinrichtung umfaßt einen ersten MOS-Transistor (N11) mit einem Strompfad, dessen erstem Ende eine blockierte Ausgabe des ersten Blockierschaltkreises (54) zugeführt wird, und der am zweiten Ende mit der zweiten Potentialversorgungsguelle (VSS) verbunden ist, und dessen Gate das erste Steuersignal (SA) zugeführt wird, ausgegeben von der ersten Chipfreigabe-Eingabeeinrichtung (1); und einen zweiten MOS-Transistor (N12) mit einem Strompfad, dessen erstem Ende eine blockierte Ausgabe des zweiten Blockierschaltkreises (55) zugeführt wird, und der mit einem zweiten Ende mit der zweiten ?otentialversorgungsguelle (VSS) verbunden ist, und dessen Gate das erste Steuersignal (SA) zugeführt wird, ausgegeben von der ersten Chipfreigabe-Eingabeeinrichtung (1).

13. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der interne Schaltkreis des Speicherchips einen Teildecoder (8) umfaßt.

14. Halbleiter-Speichereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß der Teildecoder (8) eine Vielzahl von NAND- Gattern (21 bis 24) umfaßt, denen Adreßsignale (An, An+1, , ) und das Ausgabesignal der zweiten Chipfreigabe- Eingabeeinrichtung (2) zugeführt werden; sowie eine Vielzahl von Invertierern (25 bis 28) mit Eingabeanschlüssen, die jeweils mit Ausgabeanschlüssen der NAND-Gatters (21 bis 24) verbunden sind.

15. Halbleiter-Speichereinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß sie außerdem eine Vielzahl von NAND-Gattern (91 bis 94), denen jeweils das Ausgabesignal des Teildecoders (8) an einem Eingabeanschluß und das Ausgabesignal (CEin) des zweiten Chipfreigabe-Eingabesignals (2) am anderen Eingabeanschluß zugeführt wird; sowie eine Vielzahl von Invertierern (95 bis 98) umfaßt, jeweils verbunden mit einem Ausgabeanschluß der NAND-Gatters (91 bis 94).

16. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der interne Schaltkreis des Halbleiterchips einen Adreßpuffersteuerschaltkreis (6) umfaßt.

17. Halbleiter-Speichereinrichtung nach Anspruch 16, dadurch gekennzeichnet, daß er außerdem ein NAND-Gatter (61) umfaßt, dem das Ausgabesignal des Adreßpuffersteuerschaltkreises (6) an einem Eingabeanschluß und das Ausgabesignal (CEin) der zweiten Chipfreigabe-Eingabeeinrichtung (2) am anderen Eingabeanschluß zugeführt wird; sowie einen Invertierer (62), verbunden mit einem Ausgabeanschluß des NAND-Gatters (61).

18. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der interne Schaltkreis des Speicherchips einen Adreßpuffer (7) umfaßt.

19. Halbleiter-Speichereinrichtung nach Anspruch 18, dadurch gekennzeichnet, daß er außerdem eine Vielzahl von NAND-Gattern (71, 72) umfaßt, denen jeweils ein Ausgabesignal des Adreßpuffers (7) an einem Eingabeanschluß und das Ausgabesignal (CEin) der zweiten Chipfreigabe-Eingabeeinrichtung (2) am anderen Eingabeanschluß zugeführt wird; sowie eine Vielzahl von Invertierern (73, 74), jeweils verbunden mit einem Ausgabeanschluß der NAND-Gatters (71, 72).

20. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der interne Schaltkreis des Speicherchips einen Zeilendecoder (9) umfaßt.

21. Halbleiter-Speichereinrichtung nach Anspruch 20, dadurch gekennzeichnet, daß er außerdem ein NAND-Gatter (101) umfaßt, dem ein Ausgabesignal des Zeilendecoders (9) an einem Eingabeanschluß und das Ausgabesignal (CEin) der zweiten Chipfreigabe Eingabeeinrichtung (2) am anderen Eingabeanschluß zugeführt wird; sowie einem Invertierer (102), verbunden mit dem Ausgabeanschluß des NAND-Gatters (101).

22. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der interne Schaltkreis des Halbleiterchips einen Wortzeilen-Ansteuerschaltkreis (10) umfaßt.

23. Halbleiter-Speichereinrichtung nach Anspruch 22, dadurch gekennzeichnet, daß er außerdem ein NAND-Gatter (111) umfaßt, dem ein Ausgabesignal des Wortzeilen-Ansteuerschalters (10) an einem Eingabeanschluß und das Ausgabesignal (CEin) der zweiten Chipfreigabe-Eingabeeinrichtung (2) am anderen Eingabeanschluß zugeführt wird; sowie einen Invertierer (112), verbunden mit dem Ausgabeanschluß des NAND-Gatter (111).