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Gebiet der Erfindung
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Die vorliegende Erfindung betrifft inhaltsadressierbare Speicher (CAM) und insbesondere eine durchsuchbare CAM-Struktur mit einer Vorladung von selbstbezogenen Übereinstimmungsleitungen und einer lokalen Rückkopplungssteuerung und Verfahren zur Verwendung.
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Hintergrund
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Unlängst führte die Skalierung der Technologie (z.B. in Dimensionen von 100 nm und weniger) zu relativ großen Variationen in zufälligen Prozessen, die in Schaltungen eingebaut werden, und insbesondere ergaben sich relativ große Variationen entlang eines Chips in Speichervorrichtungen, z.B. in Erfassungsschaltungen. Um diese Variationen zu kompensieren werden Erfassungsschaltungen typischerweise mit Verzögerungen betrieben, die in die Taktung der Schaltung eingebaut werden, welche das Leistungsvermögen verschlechtert.
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In einem inhaltsadressierbaren Speicher (CAM) wird z.B. jedes Wort mit einer Übereinstimmungsleitung zugeordnet, die zu Beginn des Zyklus vorgeladen ist und während des Evaluierungsabschnitts des Zyklus entladen wird, wenn, und nur wenn, die Inhalte des Worts ungleich den Inhalten der Eingabesuchleitungen sind. Demzufolge ist die Zykluszeit des CAM, d.h. die schnellste Zeit (bei einer bestimmten Spannung und Temperatur), bei der diese Übereinstimmungsoperation zuverlässig wiederholt werden kann, abhängig von der Vorladungszeit, der Evaluierungs(Vergleichs-)-Zeit und der Zeit, die für einen Latch und zum Propagieren der Ergebnisse benötigt wird. Um bei der Herstellung statistische Variationen zuzulassen muss jeder Zeitabschnitt der gesamten Operation sorgfältig entworfen werden. Eine Übereinstimmungsleitungsvorladungszeit wird durch Erzeugen eines globalen Vorladungssignals bestimmt, das an eine Platzhalterübereinstimmungsleitung für eine Vorladungszeit plus einer festen Logikverzögerung angelegt wird. Konsequenterweise ist die Vorladungszeit für jede Übereinstimmungsleitung global fest, ohne dass Vorladungszeitänderungen von Übereinstimmungsleitung zu Übereinstimmungsleitung geändert werden können. Diese Vorladungszeit ist nicht in der Lage, variable Metallwiderstände und Kapazitäten zu erfassen und kompensieren, was Entwickler dazu zwingt, die verschiedenen Elemente zu überdimensionieren.
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Zusammenfassung
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In einem Aspekt der Erfindung umfasst eine Struktur: eine Erfassungsleitung, die mit einer Erfassungsvorrichtung verbunden ist, die kleine Spannungsunterschiede an der Erfassungsleitung erfassen kann, die während der Evaluierungszeit auftreten können; eine Rückkopplungsleitung, die mit der Erfassungsleitung an einem Verbindungspunkt zwischen einem ersten Ende und einem zweiten Ende der Erfassungsleitung verbunden ist; und eine lokale Vorladungssteuerung, die mit dem Verbindungspunkt durch die Rückkopplungsleitung zur Steuerung eines Vorladens der Erfassungsleitung gemäß einem Zustand der Rückkopplungsleitung verbunden ist.
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In einem Aspekt der Erfindung umfasst eine Struktur: eine globale Steuerung zur Ausgabe eines globalen Vorladungssignals; eine Übereinstimmungsleitung, die mit Bit-Vergleichstransistoren verbunden ist; und einen Erfassungsverstärker, der mit der globalen Steuerung und der Übereinstimmungsleitung verbunden ist, wobei der Erfassungsverstärker eine lokale Vorladungssteuerung umfasst, die zum lokalen Vorladen der Übereinstimmungsleitung konfiguriert ist.
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In einem Aspekt der Erfindung umfasst ein Verfahren zum Bestimmen einer Übereinstimmung oder eines Fehlabgleichs auf einer Übereinstimmungsleitung ein Vorladen einer Übereinstimmungsleitung, die mit einem Erfassungsverstärker verbunden ist; und ein Abschalten des Vorladens der Übereinstimmungsleitung gemäß einem Ladungszustand einer Rückkopplungsleitung, die mit der Übereinstimmungsleitung verbunden ist
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Kurze Beschreibung der Figuren
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Die vorliegende Erfindung wird in der nachfolgenden detaillierten Beschreibung mit Bezug auf die angemerkte Mehrzahl von Figuren mittels nicht beschränkender Beispiele von beispielhaften Ausführungsformen der vorliegenden Erfindung beschrieben.
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1 zeigt eine CAM-Struktur mit Erfassungsverstärkern und Übereinstimmungsleitungen gemäß Aspekten der vorliegenden Erfindung.
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2 zeigt einen Erfassungsverstärker und eine Übereinstimmungsleitung gemäß Aspekten der vorliegenden Erfindung.
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3 zeigt einen Erfassungsverstärker und eine Übereinstimmungsleitung gemäß zusätzlicher Aspekte der vorliegenden Erfindung.
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4 zeigt einen Erfassungsverstärker und eine Übereinstimmungsleitung gemäß zusätzlicher Aspekte der vorliegenden Erfindung.
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5 zeigt ein vergrößertes Tzyklus/Tzugriff gemäß Aspekte der vorliegenden Erfindung.
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Detaillierte Beschreibung
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Die vorliegende Erfindung betrifft inhaltsadressierbare Speicher (CAM) und insbesondere eine durchsuchbare CAM-Struktur mit einer Vorladung selbstbezogener Übereinstimmungsleitungen und lokaler Rückkopplungssteuerung und Verfahren zur Verwendung. Insbesondere stellt die vorliegende Erfindung eine neue Art zur Überwachung und Steuerung der Übereinstimmungsleitungsvorladungszeit dar. Die vorliegende Erfindung betrifft insbesondere eine Erfassungsvorrichtungsstruktur, die zur Bestimmung einer Übereinstimmung/eines Fehlabgleichs einer Übereinstimmungsleitung oder Erfassungsleitung strukturiert ist, in der die Erfassungsvorrichtung eine lokale Vorladungssteuerung über eine Vorladung der Übereinstimmungsleitung oder der Erfassungsleitung gemäß einer Rückkopplung des Ladungszustands der Erfassungsleitung an die Vorladungssteuerung. Verschiedene Ausführungsformen können auf eine SRAM-Zellen-Bit-Leitung, resistive globale Datenleitung usw. mit vier Transistoren (4T), sechs Transistoren (6T), acht Transistoren (8T), zehn Transistoren (10T) usw. angewendet werden.
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Vorteilhafterweise stellt die vorliegende Erfindung eine verbesserte Durchsuchungsleistung der durchsuchbaren CAM-Struktur durch Bereitstellen einer lokalen Steuerung über die Vorladung der einzelnen Übereinstimmungsleitungen bereit, insbesondere Erfassungsleitungen, wobei sich eine verringerte Vorladungs- und Evaluierungszeit aller Übereinstimmungsleitungen der CAM-Struktur ergibt. In Ausführungsformen kann der Zustand der einzelnen Übereinstimmungsleitung der CAM-Struktur in eine lokale Vorladungssteuerung zur gesteuerten Anwendung eines lokalen Vorladungssignals zu einem Transistor zurückgekoppelt werden, der einen Zugriff auf eine Spannungsquelle steuert. Zur Verbesserung der Durchsuchungsleistung wird die Übereinstimmungsleitung an einem Teil ihrer gesamten Länge von einem Erfassungsverstärker kontaktiert, d.h. eine Erfassungsvorrichtung, und koppelt an den Erfassungsverstärker zurück, um das Vorladungsniveau dieser Übereinstimmungsleitung und der Erfassungsverstärkerkombination zu messen, wobei Metallwiderstände und Kapazitäten in Rechnung gezogen werden, was zu einer insgesamt schnelleren Vorladungszeit und demzufolge schnelleren gesamten Zykluszeit führt.
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Ein Aspekt der Erfindung besteht darin, dass die Vorladungszeit nun durch ein globales Signal und ein lokales Signal gesteuert wird. Die Vorladungszeit für alle Übereinstimmungsleitungen wird durch das globale Vorladungssteuerungssignal initiiert, jedoch schaltet das lokale Steuerungssignal die Vorladung ab, wenn es erfasst, dass die einzelne überwachte Übereinstimmungsleitung adäquat vorgeladen ist. Dies erlaubt eine insgesamt schnellere Zykluszeit, da jede Übereinstimmungsleitung den Evaluierungsabschnitt beginnen kann, wenn es dafür bereit ist, anstelle darauf zu warten, dass die langsamste Übereinstimmungsleitung vorgeladen wird.
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Im Stand der Technik ist die Zykluszeit, die zur Sicherstellung, dass ein 5-Sigma (9999997 aus 10 Millionen) Hauptanteil an Übereinstimmungsleitungen ihre Operation abschließen z.B. gleich der maximalen Vorladungszeit + einer durchschnittlichen Evaluierungszeit + einer durchschnittlichen Latch-Zeit + der statistischen 5-Sigma-Variationszeit, die den Evaluierungs- und Latch-Zeiten zugeschrieben wird. Die Zyklus-Zeit ist bei der vorliegenden Erfindung nun gleich der durchschnittlichen Vorladungszeit + der durchschnittlichen Evaluierungszeit + der durchschnittlichen Latch-Zeit + der statistischen 5-Sigma-Variationszeit, die den Vorladungs-, Evaluierungs- und Latch-Zeiten zugeschrieben wird, welche statistisch schneller ist. Die lokale Vorladungsausschaltsteuerung verwendet eine Rückkopplung von der einzelnen Übereinstimmungsleitung, um den Widerstand der Übereinstimmungsleitung über Prozessspannungen und Temperaturen (PVTs) zu beurteilen, und stellt sicher, dass eine adäquate Vorladungszeit an jedem einzelnen Komplex aus Erfassungsverstärker und Übereinstimmungsleitung bereitgestellt wird. Mit anderen Worten, die Rückkopplung der Übereinstimmungsleitung wird zur Sicherstellung der Vorladung der Übereinstimmungsleitung über der Schwelle des Erfassungsverstärkers bei abgeschlossener Vorladung verwendet.
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Zur Verbesserung der Vorladungszeit und demzufolge der Zykluszeit umfasst die Übereinstimmungsleitungserfassungsarchitektur zur Variierung der Übereinstimmungsleitungslängen und Prozessempfindlichkeiten die Rückkopplung, d.h. den Rückkopplungsverbindungspunkt, zu jedem Erfassungsverstärker, um die optimale Vorladungszeit individuell festzulegen. Auf Basis der Rückkopplung des Übereinstimmungsleitungsverbindungspunkt kann die Vorladungszeit von jeder Übereinstimmungsleitung verschieden sein und die Evaluierungsperiode für jede Übereinstimmungsleitung kann sofort bei ausreichender Vorladung der Übereinstimmungsleitung beginnen.
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Da jeder lokale Erfassungsverstärker seine eigene Vorladungszeit festlegt, kann die Evaluierung relativ zu dem globalen Vorladungssignal früher beginne, wodurch das Leistungsvermögen verbessert wird. Zum Beispiel wurde eine Verbesserung um 15% des T-Zyklus und des T-Zugriffs auf einen Tertiären CAM (TCAM) gemäß der selbstbeschränkenden Vorladung beobachtet, das der PVT und dem Übereinstimmungsleitungsmetall gemäß der vorliegenden Erfindung folgt.
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1 zeigt eine Struktur mit einem Erfassungsverstärker und einer Übereinstimmungsleitung gemäß Aspekten der vorliegenden Erfindung. Die Struktur 100 kann ein CAM sein, wie hierin beschrieben ist. Der CAM kann ein binärer CAM sein, der Datensuchwörter analysiert, die vollständig aus Einsen und Nullen bestehen, oder kann ein tertiärer CAM sein, der einen dritten Übereinstimmungszustand erlaubt, z.B. eine Wild-Card, X, oder „ignorieren“ für ein oder mehrere Bits in dem gespeicherten Wort.
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Die Struktur 100 umfasst eine Vollübereinstimmungsvorladungs-Platzhalterübereinstimmungsleitung 110, einen Evaluierungs-Platzhalterübereinstimmungsleitung 120, eine globale Steuerung CNTL, Übereinstimmungsleitungen 123 und Erfassungsverstärker 125. In Ausführungsformen ist jede Übereinstimmungsleitung 123 mit einem entsprechenden Erfassungsverstärker 125 über eine Verbindungsleitung 130 und eine Rückkopplungsleitung 140 verbunden.
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Gemäß der Darstellung in 1 ist eine globale Steuerung CNTL mit einem Ende der Vollübereinstimmungsvorladungs-Platzhalterübereinstimmungsleitung 110 und mit dem Ende der 1-Bit-Fehlevaluierungs-Platzhalterübereinstimmungsleitung 110 über einen Erfassungsverstärker 125 verbunden. Der Ausgang des Erfassungsverstärkers 125 ist mit der Vollübereinstimmungsvorladungs-Platzhalterübereinstimmungsleitung 110 verbunden und kann mit dem Eingang von jedem Erfassungsverstärker 125 als ein globales Vorladungssignal GLOBAL-PRE verbunden sein. In Ausführungsformen gibt die globale Steuerung CNTL ein Latch-Signal LATCH aus, um alle Suchergebnisse zu einzufangen und die Evaluierungs-(Vergleichs-)Operation abzuschließen, in der die Spannung an allen Übereinstimmungsleitungen 125 die Schwelle der entsprechenden Erfassungsverstärker 125 überschreiten würde, während die Spannung an den fehlabgeglichenen Übereinstimmungsleitungen 123 unterhalb der Schwelle der entsprechenden Erfassungsverstärker 125 bleiben würden.
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2 zeigt einen Erfassungsverstärker und eine Übereinstimmungsleitung gemäß Aspekten der vorliegenden Erfindung. Der beispielshafte selbstbezogene Erfassungsverstärker 210 umfasst eine lokale Vorladungssteuerung 215, einen PFET-Transistor P1, einen Erfassungsknoten SN, und einen Inverter I2, der mit dem Erfassungsknoten SN verbunden ist und ein Übereinstimmungsleitungsausgangssignal MLOUT erzeugt. Der Erfassungsverstärker 210 umfasst in Ausführungsformen einen NFET-Transistor N1, einen Inverter S1 zur Steuerung des Gates des NFET-Transistor N1, einen Rücksetz-NFET-Transistor N2, der durch ein Rücksetzsignal RST gesteuert wird, und eine Übereinstimmungsleitung 220.
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In Ausführungsformen umfasst der Fassungsverstärker 210 ferner eine Rückkopplungsleitung ML_TAP, die zwischen der Übereinstimmungsleitung 220, der lokalen Vorladungssteuerung 215 und dem Inverter S1 verbunden ist. Zwischen der Übereinstimmungsleitung 220 und Masse sind Bit-Vergleichstransistoren 223 in Reihe geschaltet. Die Gates der Bit-Vergleichstransitoren 223 können mit Suchleitungen oder Speicherelementen, wie z.B. einem SRAM oder DRAM, verbunden oder dadurch gesteuert sein. Zum Beispiel können zwei Bit-Vergleichstransistoren 223, d.h. ein Stapel, zwischen der Übereinstimmungsleitung 220 und Masse verbunden sein und ein Transistor der zwei Bit-Vergleichstransistoren 223 näher zur Übereinstimmungsleitung 220 kann mit einer Durchsuchungsleitung verbunden sein, während der andere Transistor der Bit-Vergleichstransistoren 223 mit einem Speicherelement verbunden ist. In Ausführungsformen können benachbarte Stapel der Bit-Vergleichstransistoren 223 mit parallelen Durchsuchungsleitungen verbunden sein. Ein Fehlabgleich zwischen den Daten, die in dem Speicherelement gespeichert sind, und den durchsuchten Daten führt in wenigstens einem Stapel der Bit-Vergleichstransistoren 223 zu einem leitenden Zustand, wodurch das Ladungs- und Spannungsniveau der Übereinstimmungsleitung 220 reduziert wird.
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Der Erfassungsverstärker 210 ist mit der Übereinstimmungsleitung 220 gekoppelt, um den Zustand der Übereinstimmungsleitung 220 zu bestimmen. Der Erfassungsverstärker 210 umfasst den PFET-Transistor P1, der mit dem NFET-Transistor N1 zur Verbindung mit der Übereinstimmungsleitung 220 mit einer Spannungsquelle in Reihe gekoppelt ist. Der Inverter S1 ist mit der Rückkopplungsleitung ML_TAP gekoppelt, die mit der Übereinstimmungsleitung 220 verbunden ist. Der Inverter S1 kann ein Schmitt-Trigger sein, dies ist jedoch nicht in allen Aspekten der Erfindung erforderlich. Der Ausgang des Inverters S1 wird zum Gate des NFET N1 zurückgeführt, während das Gate des PFET P1 mit der lokalen Vorladungssteuerung 215 gekoppelt ist. Darüberhinaus ist der Inverter I2 mit einem Erfassungsknoten SN, gekoppelt der zwischen dem PFET P1 und dem NFET N1 zum Betreib des Evaluierungsergebnisses (NLOUT-Signal) für jede Übereinstimmungsleitung verbunden ist.
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Zur Verbesserung der Durchsuchungsleistung ist jede Übereinstimmungsleitung 220 an einem Bruchteil ihrer Länge mit dem Erfassungsverstärker 210 verbunden und direkt zu der lokalen Vorladungssteuerung 215 des Erfassungsverstärkers 210 zurückgekoppelt, um das Vorladungsniveau des Verbindungspunktes zu messen. Die Rückkopplungsleitung ML_TAP kann mit der Übereinstimmungsleitung 220 an jedem Punkt entlang einer Länge der Übereinstimmungsleitung 220 verbunden sein und ist vorzugsweise zwischen einem entfernten Ende ML_Far und einem nahen Ende ML_Near der Übereinstimmungsleitung 220 verbunden. Die Stelle des Verbindungspunktes kann entsprechend Parametern bereitgestellt werden, die von der Technologie abhängen, wie z.B. dem Metallwiderstand und der Kapazität, und kann zwischen einem Ende der Übereinstimmungsleitung und dem Erfassungsverstärker bereitgestellt werden. In Ausführungsformen kann die Rückkopplungsleitung ML_TAP z.B. mit der Übereinstimmungsleitung 220 bei ungefähr 1/3 bis ungefähr 1/2 der Länge der Übereinstimmungsleitung 220 von dem Ende der Übereinstimmungsleitung 220, das mit dem NFET-Transistor N1 verbunden ist, verbunden sein; gleichwohl sind gemäß der vorliegenden Erfindung andere Verbindungspunkte möglich.
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Im Betrieb wird die Übereinstimmungsleitung 220 durch ein Rücksetzsignal RST, das von dem Rücksetz-NFET-Transistor N2 empfangen wird, auf niedrig, beispielsweise auf Masse, gesetzt. Der Rücksetztransistor N2 ist mit einem Ende der Übereinstimmungsleitung 220 und dem Transistor N1 verbunden. Das globale Vorladungssignal GLOBAL_PRE wird auf hoch gesetzt, beispielsweise auf Vdd. Die lokale Vorladungssteuerung 215 empfängt das hohe globale Vorladungssignal GLOBAL_PRE und erzeugt ein hohes lokales Vorladungssignal LOCALPRE am Gate des PFET-Transistors P1.
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In einem Vorladungsmodus wird die Übereinstimmungsleitung 220 auf die Schwelle (oder den Auslösepunkt) des Inverters S1 vorgeladen und daraufhin tritt eine Erfassung der Übereinstimmungsleitung 220 auf. Zu Beginn des Vorladens der Übereinstimmungsleitung 220 von ihrem anfänglichen niedrigen Zustand steuert die globale Steuerung CNTL das globale Vorladungssignal GLOBAL_PRE, so dass es von niedrig zu ihrem anfänglichen Hochwert geht. Die lokale Vorladungssteuerung 215 empfängt das niedrige globale Vorladungssignal GLOBAL_PRE von der globalen Steuerung und nimmt in Antwort darauf LOCALPRE niedrig an, welches den PFET P1 einschaltet. Ein Betrieb der lokalen Vorladungssteuerung 215 wird nun ferner hierin detailliert beschrieben.
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Da die Übereinstimmungsleitung 220 und die Rückkopplungsleitung ML_TAP anfänglich niedrig sind, wird das Gate des NFET N1 durch den Inverter S1 hochgesetzt, wobei der NFET N1 eingeschaltet wird. Dies lässt zu, dass ein Stromfluss damit beginnt, die Übereinstimmungsleitung 220 schnell zu laden und die Rückkopplungsleitung ML_TAP auf die Schwelle des Inverters S1 zu laden. Wenn die Spannung an der Übereinstimmungsleitung 220 die Schwelle des Inverters S1 überschreitet, beginnt der Inverter S1 mit einem Entladen des Gates des NFETs N1 auf niedrig, bis sich der NFET N1 ausschaltet. Als Ergebnis verwendet der Erfassungsknoten SN, der ursprünglich mit der Übereinstimmungsleitung 220 durch den NFET N1 verbunden ist, die volle Ladung, die von dem PFET P1 bereitgestellt wird, um den Erfassungsknoten SN auf Vdd zu laden und der Ausgang des Inverters I2 wird auf Masse niedrig entladen.
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Die Rückkopplungsleitung ML_TAP wird auch an die lokale Vorladungssteuerung 215 angeschlossen, um LOCALPRE zu deaktivieren und den PFET P1 lokal auszuschalten, so dass die Übereinstimmungsleitung 220 eine Übereinstimmung oder einen Fehlabgleich entwickeln kann, während das globale Vorladungssignal GLOBAL_PRE niedrig bleibt, insbesondere während das globale Vorladungssignal GLOBAL_PRE weiterhin einen Vorladungsmodus bezeichnet. Die lokale Vorladungssteuerung 215 kann eine Schwelle zur Deaktivierung des LOCALPRE Signals aufweisen, die größer ist als die Schwelle des Inverters S1, so dass sichergestellt wird, dass die lokale Vorladungssteuerung 215 nicht ein ausreichendes Laden der Übereinstimmungsleitung ML für die Evaluierung verhindert.
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Die Schwelle des Inverters S1 und der Ort der Verbindung der Rückkopplungsleitung NL_TAP mit der Übereinstimmungsleitung 220 ermöglicht z.B. der Übereinstimmungsleitung 220, dass sie lange genug geladen werden kann, um einen ausreichenden Strom zum Betrieb des Bit-Vergleichstransistors 223 am entfernten Ende ML_Far der Übereinstimmungsleitung 220 bereitzustellen. Dementsprechend stellt der Verbindungspunkt der Rückkopplungsleitung ML_TAP, der in der Übereinstimmungsleitung 220 angeordnet ist, vorteilhafterweise einen ausreichenden Strom zum entfernten Ende ML_Far der Übereinstimmungsleitung 220 bereit, um Übereinstimmungen und Fehler bei der Gleichschaltung der Ladung entlang der Übereinstimmungsleitung 220 zu erfassen, während auch eine zeitliche Länge des Vorladungsmodus nicht unnötig verlängert wird. Die Rückkopplungsleitung ML_TAP passiert die Schwelle des Inverters S1, das entfernte Ende ML-Far der Übereinstimmungsleitung 220 weist eine niedrige Spannung auf als das nahe Ende ML_Near der Übereinstimmungsleitung 220, jedoch wird die Übereinstimmungsleitung 220 an einer Spannung gleichgeschaltet, die höher ist als die Schwelle, welche zur Evaluierung erforderlich ist.
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Nach einer Zeitperiode kann die globale Steuerung CNTL das globale Vorladungssignal GLOBAL_PRE wieder an einem Ende des globalen Vorladungsmodus erhöhen, um einen fortwährenden Drain einer fehlabgeglichenen Übereinstimmungsleitung 220 zu verhindern, welches verhindert, dass die Übereinstimmungsleitung 220 die Schwelle des Inverters S1 erreicht.
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Nachdem das Vorladen der einzelnen Übereinstimmungsleitung 220 abgeschlossen ist, kann der Evaluierungsmodus dann für die Übereinstimmungsleitung 220 beginnen, während das globale Vorladungssignal GLOBAL_PRE hoch verbleibt und vor oder nachdem andere Übereinstimmungsleitungen ML den Evaluierungsmodus begonnen haben.
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Da die Übereinstimmungsleitung 220 gemäß ihrer einzigen Schwelle in ihrer eigenen Zeit vorgeladen wird, besteht kein Bedarf an einer Verzögerung des Evaluierungsmodus für die Übereinstimmungsleitung 220, wodurch die Dauer des Vorladungsmodus verringert und eine Erfassungsleistung verbessert wird. Weiterhin kann eine optionale Halterung zwischen dem Gate des NFET N1 und der Übereinstimmungsleitung 220 eingekoppelt sein, die den Vorladungswert aufrechterhalten kann, um einen Verlust an der Übereinstimmungsleitung 220 als eine Fehlinterpretation als Fehlableich zu verhindern.
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Beim Auftreten einer Übereinstimmung fungieren die Bit-Vergleichstransistoren 223, die mit der Übereinstimmungsleitung 220 verbunden sind, wie ein einfacher Kondensator, so dass die Übereinstimmungsleitung 220, sowie der Erfassungsknoten SN vorgeladen verbleiben und der Ausgang des Inverters I2 niedrig bleibt. Alternativ ist wenigstens ein Stapel der Bit-Vergleichstransistoren 223, die mit der Übereinstimmungsleitung 220 verbunden sind, bei Auftreten eines Fehlabgleichs leitend und fungiert wie ein schwacher Schalter, um die Übereinstimmungsleitung 220 zu entladen. Als eine Folge der leitenden Herabzieh-Transistoren fällt die Übereinstimmungsleitung 220 unter die Schwellspannung des Inverters S1, so dass der Ausgang des Inverters S2 in einen hohen Zustand geflippt wird und den NFET N1 einschaltet. Das Einschalten des NFET N1 entlädt den Erfassungsknoten SN von seinem vorgeladenen Vdd-Niveau zurück auf das Spannungsniveau der Übereinstimmungsleitung 220, wobei bewirkt wird, dass der Ausgang des Inverters I2 hoch geht. Um eine Taktunsicherheit zu verringern, ist der Inverter I2 ausgelegt, so dass er einen höheren Auslösepunkt aufweist als der Inverter S2. Demzufolge stimmt die Vorladung über ihrer Erfassungsschwelle überein und verbleibt vorgeladen, während eine fehlerhafte Vorladung über ihrer Erfassungsschwelle nicht auftritt und dann entladen wird. Das Vorladungsniveau und die Vorladungsrate hängen davon ab, wieviele Bits innerhalb des Speicher-Worts nicht mit den Such-Bits übereinstimmen.
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Da alle größtenteils fehlabgeglichenen MLs auf die Schwellen ihrer entsprechenden Erfassungsverstärker vorgeladen werden, ist die Erfassung schnell. Die Übereinstimmungsleitungen für Übereinstimmungen verbleiben auf ihrem Vorladungsniveau, bis sie zurückgesetzt werden, wohingegen die Übereinstimmungsleitungen für Fehlabgleichungen auf Masse während der Evaluierungsphase entladen werden. Aufgrund der selbstbezogenen Natur der Erfassungsverstärker und der Rückkopplung der Übereinstimmungsleitung lösen die Erfassungsverstärker beim Erreichen der Schwelle eine Ladung aus und die lokale Vorladungssteuerung beendet den lokalen Vorladungsmodus, um den Evaluierungsmodus auf dieser Übereinstimmungsleitung zu beginnen, sogar wenn die Übereinstimmungsleitungen während des Vorladens unterschiedliche Schaltzeiten aufweisen. Konsequenterweise bestimmt jeder Erfassungsverstärker 210, wenn seine Übereinstimmungsleitung 220 vorgeladen ist, wobei ermöglicht wird, dass der Evaluierungsmodus beginnen kann, bevor das Erledigt-Signal der globalen Vorladung empfangen wird. Das Ergebnis ist eine schnellere Such-Zykluszeit mit verbesserter 1-Bit-Fehlerstatistik.
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3 zeigt einen Erfassungsverstärker und eine Übereinstimmungsleitung gemäß zusätzlichen Aspekten der vorliegenden Erfindung. Insbesondere zeigt 3 eine alternative lokale Vorladungssteuerung 215‘ des Erfassungsverstärkers 210‘. Die lokale Vorladungssteuerung 215‘ umfasst ein NAND-Gate 310 mit einem Ausgang, der mit dem Gate des PFET-Transistors P1 verbunden ist. Der erste Eingang 312 des NAND-Gate 310 ist mit dem globalen Vorladungssignal GLOBAL_PRE verbunden und der zweite Eingang 313 des NAND-Gates 310 bezeichnet den Zustand der Übereinstimmungsleitung 220 und der Rückkopplungsleitung ML_TAP.
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Die lokale Vorladungssteuerung 215‘ umfasst auch einen lokalen PFET P2 und einen lokalen NFET N3, die zwischen VDD und GND in Reihe geschaltet sind, wobei der PFET P2 zwischen VDD und dem NFET N3 ist und der NFET N3 zwischen dem PFET P2 und GND ist. Der zweite Eingang 313 des NAND-Gates 310 ist zwischen dem PFET P2 und dem NFET N3 verbunden. Das Gate des PFET P2 ist mit dem globalen Vorladungssignal GLOBAL_PRE verbunden. Das Gate des NFET N2 ist mit der Rückkopplungsleitung ML_TAP über eine Vielzahl von Inverter IN1 und IN2 verbunden. Der Inverter IN1 weist gemäß Ausführungsformen eine Schwelle auf, die höher ist als eine Schwelle des Inverters S1, um zu erlauben, dass die Übereinstimmungsleitung 220 auf eine Spannung geladen werden kann, die hoch genug ist, um Übereinstimmungen und Fehlabgleichungen an dem entfernten Ende ML_Far der Übereinstimmungsleitung 220 zu identifizieren. Gemäß der obigen Beschreibung ermöglichen die Schwelle des Inverters S1 und der Ort der Verbindung der Rückkopplungsleitung ML_TAP mit der Übereinstimmungsleitung 220, dass die Übereinstimmungsleitung 220 lange genug geladen wird, um einen ausreichenden Strom für den Betrieb des entfernten Endes ML_Far der Übereinstimmungsleitung 220 bereitzustellen.
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Die Rückkopplungsleitung ML_TAP ist mit dem Inverter IN1 der lokalen Vorladungssteuerung 215‘ verbunden, um ein Signal an dem zweiten Eingang 313 des NAND-Gates 310 bereitzustellen. Wenigstens einer der Inverter IN1 und IN2, weiter bevorzugt der Inverter In1, weist eine Schwelle auf, die größer ist als die Schwelle des Inverters S1, um sicherzustellen, dass sich der Inverter S1 des Erfassungsverstärkers 210‘ ausschaltet, bevor sich das Vorladen ausschaltet. Nachdem der Inverter S1 ausgeschaltet ist und der NFET N1 geschlossen ist, verteilen sich die Ladungen entlang der Übereinstimmungsleitung 220 von dem nahen Ende ML_Near zu dem entfernten Ende ML_Far der Übereinstimmungsleitung 220 und der Rückkopplungsleitung ML_TAP, so dass die höhere Schwelle des wenigstens einen IN1 und IN2 erreicht wird. Beim Erreichen der höheren Schwelle des Inverters IN1 und/oder IN2 wird der NFET-Transistor N3 eingeschaltet, um den zweiten Eingang 313 des NAND-Gates 310 auf Masse zu legen, was dazu führt, dass das NAND-Gate 310 ein hohes LOCALPRE ausgibt und den PFET-Transistor P1 schließt, wodurch der Vorladungsmodus für die einzelne Übereinstimmungsleitung 220 lokal endet. Der Evaluierungsmodus der Übereinstimmungsleitung 220 kann dann wie hierin beschrieben, betrieben werden.
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4 zeigt einen Erfassungsverstärker und eine Übereinstimmungsleitung gemäß einem zusätzlichen Aspekt der vorliegenden Erfindung. Gemäß der Beschreibung hierin wird die Vorladung der Übereinstimmungsleitung 220 lokal durch einen Erfassungsverstärker 210‘‘ gesteuert, der die lokale Vorladungssteuerung 215‘‘ umfasst, die das LOCALPRE-Steuersignal ausgibt.
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In dieser Ausführungsform umfasst die lokale Vorladungssteuerung 215‘‘ keine Inverter. Insbesondere umfasst die lokale Vorladungssteuerung 215‘‘ ein NAND-Gate 310 mit einem Ausgang, der mit dem Gate des PFET-Transistors P1 verbunden ist. Der erste Eingang 312 des NAND-Gates 310 ist mit dem globalen Vorladungssignal GLOBAL_PRE verbunden und der zweite Eingang 313 des NAND-Gates 310 bezeichnet den Zustand der Übereinstimmungsleitung 220 und der Rückkopplungsleitung ML_TAP.
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Die lokale Vorladungssteuerung 215‘‘ umfasst auch einen lokalen PFET P2 und einen NFET N3, die zwischen VDD und GND in Reihe geschaltet sind, wobei der PFET P2 zwischen VDD und dem NFET N3 ist und der NFET N3 zwischen dem PFET P2 und GND ist. Der zweite Eingang 313 des NAND-Gates 310 ist zwischen dem PFET P2 und dem NFET N3 verbunden. Das Gate des PFETs P2 ist mit dem globalen Vorladungssignal GLOBAL_PRE verbunden. Das Gate des NFET N2 ist mit der Rückkopplungsleitung ML_TAP verbunden.
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Hier weist der NFET N2 eine Schwelle auf, die größer ist als eine Schwelle des Inverters S1, um zu ermöglichen, dass die Übereinstimmungsleitung 220 auf eine Spannung geladen werden kann, die hoch genug ist, so dass die Bit-Vergleichstransistoren 223 Übereinstimmungen und Fehlabgleichungen an dem entfernten Ende ML_Far der Übereinstimmungsleitung 220 identifizieren. Die Schwelle des Inverters S1 und die Stelle der Verbindung des Rückkopplungsleitung ML_TAP mit der Übereinstimmungsleitung 220 ermöglicht der Übereinstimmungsleitung 220, dass sie lang genug geladen wird, um einen ausreichenden Strom für den Betrieb des entfernten Endes ML_Far der Übereinstimmungsleitung 220 bereitzustellen.
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Die Rückkopplungsleitung ML_TAP ist mit dem Gate des NFET-Transistors N3 der lokalen Vorladungssteuerung 215‘‘ verbunden, um ein Signal an dem zweiten Eingang 313 des NAND-Gates 310 bereitzustellen. Der NFET-Transistor N3 weist eine Schwelle auf, die höher ist als die Schwelle des Inverters S1, um sicherzustellen, dass der Inverter S1 des Erfassungsverstärkers abgekoppelt wird, bevor ein Ausschalten des Vorladens auftritt. Nachdem der Inverter S1 abgekoppelt wird und der NFET N1 geschlossen wird, verteilen sich die Ladungen entlang der Übereinstimmungsleitung 220 von dem nahen Ende ML_Near zu dem entfernten Ende ML_Far der Übereinstimmungsleitung 220 und der Rückkopplungsleitung ML_TAP, so dass die hohe Schwelle des NFET-Transistors N3 erreicht wird. Beim Erreichen der höheren Schwelle des NFET-Transistors N3 wird der NFET-Transistor N3 eingeschaltet, um den zweiten Eingang 313 des NAND-Gates 310 auf Masse zu legen, was darin resultiert, dass das NAND-Gate 310 ein hohes LOCALPRE ausgibt und den PFET-Transistor P1 schließt, wodurch der Vorladungsmodus für die einzelne Übereinstimmungsleitung lokal beendet wird. Der Evaluierungsmodus der Übereinstimmungsleitung 220 kann dann betrieben werden, wie hierin beschrieben ist.
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5 zeigt einen verringerten Tzyklus/Tzugriff gemäß der vorliegenden Erfindung. Während eines Vorlademodus legt eine globale Steuerung eine Vorladungsbezugsspannung an das Gate eines Isolations-Feldeffekttransistors an und die Übereinstimmungsleitungen beginnen mit einem Vorladen. Für CAMs basiert das Vorladen der Übereinstimmungsleitung auf einer Bezugs- oder Platzhalter-ML-Vorladungszeit plus einer festen Logik-Verzögerung. Die feste Logik-Verzögerung kann zufälligen Vorrichtungsvariationen Rechnung tragen, z.B. einem variablen Metallwiderstand und einer Kapazität, welches zu Änderungen in der Nahe-bis-Ende-Übereinstimmungsleitung-Vorladungszeit führt. Demzufolge ist die Vorderladungszeit fest, ohne dass sie für Erfassungsverstärker auf Erfassungsverstärkervorladungszeitänderungen eingestellt werden kann und die zufälligen Vorrichtungsvariationen nicht erfassen und kompensieren kann. Demzufolge werden Schaltungen überdimensioniert und der Evaluierungsmodus ist verzögert.
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Die globale Steuerung kann z.B. ein globales Signal gemäß einer Zeit zum Erfassen von 5-Sigma-Vorladungseinträgen und 5-Sigma-Evaluierungseinträgen gemäß Tzyklus = Durchschnitt_pre + Durchschnitt_eval + 5 × sigma_pre + 5 × sigma_eval. Mit anderen Worten, das globale Vorladungssignal wird während einer festen Dauer des Vorlademodus angelegt, die lang genug ist, um sicherzustellen, dass jede der Übereinstimmungsleitungen ausreichend geladen wird, um eine Durchsuchung des CAM akkurat durchzuführen. Gemäß der Darstellung in 5 ist die Vorladungszeit des Vorlademodus 510 fest und von ausreichender Dauer, so dass für jede der Übereinstimmungsleitungen ermöglicht wird, diese vorzuladen, wie durch die Kurve 520 dargestellt wird, die die Anzahl von vorladenden Übereinstimmungsleitungen darstellt. Das globale Vorladungssignal wird für den gesamten Vorlademodus 510 angewendet und zu Beginn des Evaluierungsmodus 530 ausgeschaltet. Die Evaluierungszeit des Evaluierungsmodus 530 ist auch fest und beginnt nach Abschluss des Vorlademodus 510. Es wird auch jede der Übereinstimmungsleitungen in dem Evaluierungsmodus 530 evaluiert, wie durch die Kurve 540 bezeichnet wird, die die Anzahl von Übereinstimmungsleitungen darstellt, die evaluiert werden.
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Gemäß der Darstellung in 5 ist der Vorlademodus 550 dahingehend dynamisch, dass der Evaluierungsmodus 560 für jede Übereinstimmungsleitung bei Abschluss der Übereinstimmungsleitung eigenen lokalen Vorladung beginnt, wobei effektiv der Bedarf für die eingebaute Verzögerung des Vorlademodus 510 eliminiert wird. Der Evaluierungsmodus 560 beginnt für jede Übereinstimmungsleitung, die bei Abschluss des Vorladens vorgeladen ist. Eine Kurve 570 stellt z.B. eine Anzahl von Übereinstimmungsleitungen dar, die vorgeladen sind und für die Evaluierung bereit sind. In dem Evaluierungsmodus 560 wird jede der Übereinstimmungsleitungen evaluiert, wie durch die Kurve 580 bezeichnet ist. Gemäß der Darstellung in 5 tritt die Evaluierung der Übereinstimmungsleitungen in dem Evaluierungsmodus 560 relativ zu dem Evaluierungsmodus 530 aufgrund der Rückkopplung des Ladungszustands der Übereinstimmungsleitung und der Lokalisierungs-Vorladungssteuerung früher auf.
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Die Lokalisierung des Verbindungspunkts kann gemäß der Technologie abhängig von Parametern bereitgestellt werden, wie z.B. Metallwiderstand und Kapazität, und kann zwischen einem Ende der Übereinstimmungsleitung und dem Erfassungsverstärker bereitgestellt sein. Der Ort des Verbindungspunkts kann z.B. bei ca. 1/3 bis ca. 1/2 der ML-Länge von einem verbundenen Ende der Übereinstimmungsleitung bereitgestellt sein.
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Die durchsuchbare CAM-Struktur der vorliegenden Erfindung kann in einer Vielzahl von Arten hergestellt werden, unter Verwendung einer Vielzahl unterschiedlicher Werkzeuge. Im Allgemeinen werden die Verfahren und Werkzeuge zur Bildung von Strukturen mit Dimensionen auf Mikrometer- und Nanometer-Skala verwendet. Die Verfahren, insbesondere Technologien, die bei der Herstellung der durchsuchbaren CAM-Struktur der vorliegenden Erfindung eingesetzt wurden, wurden aus der Technologie integrierter Schaltungen (IC) übernommen. Beispielsweise werden die Strukturen auf Wafer verbaut und in Materialfilmen realisiert, die durch fotolithographische Prozesse an der Oberfläche eines Wafers strukturiert werden. Insbesondere verwendet die Herstellung der durchsuchbaren CAM-Struktur drei grundsätzliche Baublöcke: (i) Abscheiden von dünnen Materialfilmen auf einem Substrat, (ii) Anwenden einer strukturierten Maske auf eine Oberseite der Filme durch eine fotolithographische Bildgebung und (iii) Ätzen der Filme selektiv zur Maske.
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Das bzw. die hierin beschriebene Verfahren wird bzw. werden in der Herstellung von integrierten Schaltungschips verwendet. Die sich ergebenen integrierten Schaltungschips können durch den Hersteller in Form roher Wafer (d.h., als ein einzelner Wafer, der mehrere Chips ohne Gehäuse umfasst), als eine einzelne Die, oder in eingehauster Form vertrieben werden. In letzterem Fall ist der Chip in einem einzelnen Chipgehäuse (wie z.B. einem Plastikträger mit Leitungen, die mit einem Motherboard oder einem anderen Träger von einem höheren Niveau verbunden) oder in einem Mehrchipgehäuse angebracht (wie z.B. einem Keramikträger, der entweder eine Oberflächenzwischenverbindung oder beide Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen aufweist). In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signal verarbeitenden Vorrichtungen als Teil von (a) einem Zwischenprodukt, wie z.B. einem Motherboard, oder (b) einem Endprodukt verbaut. Das Endprodukt kann ein beliebiges Endprodukt sein, das integrierte Schaltungschips umfasst, im Bereich von Spiel, Waren und anderen Low-end-Anwendungen, bis fortgeschrittenen Computerprodukten mit einer Anzeige, einer Tastatur oder einer anderen Eingabevorrichtung und einem Zentralrechner.
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Die Beschreibung der verschiedenen Ausführungsformen der vorliegenden Erfindung wurde zu Darstellungszwecken präsentiert, soll jedoch nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkend sein. Viele Modifizierungen und Variationen sind dem Fachmann ersichtlich, ohne vom Rahmen und Gehalt der vorliegenden Ausführungsformen abzuweichen. Die hierin beschriebene Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder technische Verbesserung gegenüber Technologien im Markt zu erläutern oder anderen als dem Fachmann das Verständnis der offenbarten Ausführungsformen zu ermöglichen.
