DE60313812T2 - Methode zur erzeugung eines oszillator-taktsignales - Google Patents

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Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft das Erzeugen von Taktsignalen und Trägern, die phasen/zeit-verriegelt, frequenzverriegelt oder frequenzverhältnisverriegelt sind gegenüber Zeitreferenzsignalen.
  • Hintergrund der Erfindung
  • Bei elektronischen Systemen gibt es Taktsignale und Träger im Überfluß. Sie sind der Herzschlag von Synchronschaltungen, so wie Mikroprozessoren. Sie werden verwendet, um Kommunikationssignale zur Übertragung zu bilden, und um aus empfangenen Signalen Daten wiederzugewinnen. Sie regulieren das Abtasten von zeitkontinuierlichen Signalen und die Umwandlung von zeitdiskreten Signalen in zeitkontinuierliche Form. Sie werden moduliert, um Information in Bändern erhöhter Frequenz zu tragen und sind bei der Demodulation behilflich.
  • Die Taktqualität hat eine direkte Auswirkung auf die Systemleistung, z.B. Betriebsgrenze, Signal/Rausch-Verhältnis, spektralen Wirkungsgrad, etc. Anwendungen, die z.B. digitale Audiosignale oder hochfrequente Kommunikation umfassen, können besonders strenge Grenzen bezüglich Takt-Jitter und Trägerphasenrauschen setzen. Aspekte bezüglich Flexibilität und Kosten sind auch sehr wichtig bei den meisten Anwendungen.
  • Es ist üblicher Wunsch oder Erfordernis, dass ein Takt synchronisiert wird zu einem anderen Takt, oder einer Zeitreferenz allgemeinerer Form. Dies gilt zum Beispiel, wenn digitale Audio- und Videosignale in Echtzeit übertragen werden. Die Auslegung von Taktsynchronisierungsschaltungen ist ein etabliertes Gebiet, und viele Arten von Taktsynchronisierern sind im Stande der Technik bekannt. Beispiele beinhalten verschiedene Klassen von phasenverriegelten Schleifen (PLL), direkten digitalen Synthesizern (DDS) und Anti-Jitter-Schaltungen (AJC).
  • Taktsynchronisation schließt Phasenverriegelung, Frequenzverriegelung und Frequenzverhältnisverriegelung ein. Folglich beinhaltet sie eine referenzverriegelte Frequenzsynthese.
  • In phasenverriegelten Schleifen wird der Takt bereitgestellt durch einen steuerbaren Oszillator, der durch die Wirkung einer Rückkopplung in Verriegelung gezogen wird. Der Rückkopplungspfad enthält optional einen Frequenzteiler. Ein Phasendetektor vergleicht den geteilten Takt mit der Zeitreferenz und erzeugt ein Fehlersignal, das deren Phasenverschiebung repräsentiert. Dieses Fehlersignal treibt einen Schleifenfilter, dessen Ausgabe dem Frequenzsteueranschluß des Oszillators zugeführt wird.
  • Unterhalb der Eckfrequenz der geschlossenen Schleife der PLL geht Jitter auf der Zeitreferenz direkt zum Takt über. Oberhalb dieser Eckfrequenz geht intrinsischer Jitter des Oszillators direkt in den Takt über. Beim Einstellen der Bandbreite der Schleife muß der Entwickler einen Kompromiß finden zwischen dem Erfordernis nach einer guten Abschwächung von Referenz-Jitter und dem Erfordernis nach einem niedrigen intrinischen PLL-Jitter. Wenn ein Oszillator hoher Güte verwendet wird, so wie ein spannungsgesteuerter Kristall oszillator (VCXO), kann die PLL eine schmale Bandbreite und geringen Jitter haben. Jedoch können VCXO's nur über einen schmalen Frequenzbereich gezogen werden. Auch sind sie relativ teuer und können nicht On-Chip-implementiert werden. Umgekehrt haben Oszillatoren niedriger Güte, so wie Ringoszillatoren, einen weiten Frequenzbereich und sind vollständig integrierbar, aber ihr hohes Eigenrauschen und ihre Empfindlichkeit gegen Interferenz macht sie geeignet nur zur Verwendung bei Breitband-PLLs.
  • Wenn die Zeitreferenz sauber und schnell ist, gibt es kein Problem bei der Verwendung einer Breitband-PLL. Dies ist der Fall bei vielen selbständigen Frequenzsynthesizern, z.B., wo die Referenz typischerweise ein lokaler Kristalloszillator ist. Jedoch ist es bei den meisten anderen Anwendungen nicht der Fall. Die Zeitreferenz ist oft ein Signal niedriger Rate, z.B. wegen begrenzter Kapazität im Kanal vom Haupt-Zeitgeber. Auch ist sie oft von relativ geringer Qualität, aufgrund von unvollkommenen Eigenschaften dieses Kanals.
  • Rahmenverriegelung ist auch ein Erfordernis bei vielen Systemen. Auch dies hat zu der Tendenz geführt, die Rate von Zeitreferenzsignalen niedrig zu halten. Viele de-facto-Zeitreferenzen bestehen nur aus einer Rahmenkomponente, auf der Grundlage, dass dies alles ist, was gebraucht wird. Rahmenfrequenzen sind oft recht niedrig, z.B. 8 kHz in Telekommunikationssystemen.
  • Ein Weg des Konstruierens eines Taktsynchronisierers, der die oben erläuterten miteinander in Konflikt stehenden Erfordernisse erfüllen kann, wäre es, von einer direkten digitalen Synthese (DDS) Gebrauch zu machen. Bei direkten digitalen Synthesizern erzeugt ein numerischer Oszillator eine digitale Darstellung einer Sinusschwingung, welche dann durch einen Digital/Analog-Wandler (DAC) geführt, zum Entfernen von Nebenwellen gefiltert und mit einem Gleichstromwert verglichen wird, um die gewünschte Rechteckwelle zu erzeugen. Jedoch ist die DDS nicht ohne Probleme. Eines sind die Kosten des DAC. Andere beziehen sich auf Effekte finiter Wortlängen, eine Filterung mit inadäquater Rekonstruktion und eine Empfänglichkeit gegen Interferenz an dem Punkt, wo die Sinuswelle in eine Rechteckwelle übergeführt wird.
  • Die Kosten des DAC, des Filters und des Vergleichers können vermieden werden, indem man das Signum des Ausgangssignals des numerischen Oszillators nimmt und dieses als Takt verwendet. Jedoch leiden solche zahlgesteuerten Oszillatoren (NCOs) stark unter Mischfrequenzeffekten. Höherwertige zahlgesteuerte Oszillatoren sind im Stande der Technik bekannt, aber selbst diese haben bestimmte Nachteile. Um solche Oszillatoren konstruierte vollständig numerische PLLs leiden allgemein an einem Übermaß an hochfrequentem Jitter, verglichen mit analogen PLLs. Auf der anderen Seite sind sie leicht zu testen, brauchen keine Kalibrierung, haben eine große Wiederholgenauigkeit, und sie bieten die Gelegenheit, viele fortschrittliche Merkmale bei kleinen Zusatzkosten hinzuzufügen. Zum Beispiel ist eine genaue Frequenzhaltung einfach mit numerischen PLLs, und ein schnelles Verriegeln, z.B. durch Bandbreitenanpassung, wirft bei weitem weniger Probleme auf als bei analogen.
  • Die PCT-Anmeldung WO 99/33182A beschreibt eine Dual-Schleifen-PLL mit einer ersten, numerischen Schleife und einer zweiten, analogen Schleife. Sie beschreibt weiterhin die Durchführung einer Spektralbeeinflussung des die beiden Schleifen verbindenden Zwischensignals.
  • Ein Ziel der Erfindung kann eine oder mehrere der nachfolgend bezeichneten Vorkehrungen enthalten:
    • – Einen Takt-Synchronisierer/Synthesizer, der eine hohe Leistungsfähigkeit, eine hohe Flexibilität und niedrige Implementierungskosten aufweist.
    • – Einen Takt-Synchronisierer/Synthesizer, der die hohe Leistungsfähigkeit von VCXO-basierten PLLs erreicht, ohne die Kosten eines VCXO nach sich zu ziehen.
    • – Einen Takt-Synchronisierer/Synthesizer, der ein kleineres niederfrequentes intrinisches Jitter (Rauschen nahe der Phase) aufweist als VCXO-basierte PLLs.
    • – Einen Takt-Synchronisierer/Synthesizer, der eine schmale Bandbreite, einen niedrigen intrinsischen Jitter und einen weiten Bereich von Betriebsfrequenzen aufweist.
    • – Einen schmalbandigen, geringen Jitter aufweisenden, für einen weiten Bereich geeigneten Takt-Synchronisierer/Synthesizer, der gleichmäßig großen Änderungen in der Referenzfrequenz nachfolgen kann.
    • – Einen Ringoszillator-basierten Takt-Synchronisierer/Synthesizer, der eine höhere Leistungsfähigkeit als vorherige Ringoszillator-basierte Takt-Synchronisierer/Synthesizer.
    • – Einen Takt-Synchronisierer/Synthesizer, der leicht On-Chip-integrierbar ist unter Verwendung herkömmlicher Prozesse und Bausteine.
    • – Einen Takt-Synchronisierer/Synthesizer, der weniger empfindlich ist in Bezug auf Störungen und Layout als bisherige Taktsynchronisierer.
    • – Einen Takt-Synchronisierer/Synthesizer, der die guten Merkmale von numerischen PLLs mit den guten Merkmalen von analogen PLLs kombiniert.
    • – Einen Takt-Synchronisierer/Synthesizer, der die Leistungsfähigkeit und Flexibilität von DDS-basierten Takt-Synchronisierern erreicht ohne die Kosten eines DAC nach sich zu ziehen.
  • Zusammenfassung der Erfindung
  • Die Erfindung betrifft ein Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) auf der Grundlage einer Eingabezeitreferenz (TR), wobei das Verfahren die folgenden Schritte umfaßt:
    Abschwächen von Jitter der Eingabezeitreferenz (TR), um ein Steuersignal (103) herzustellen,
    Bereitstellen wenigstens eines Zwischentaktsignals (IC) auf der Grundlage des Steuersignals (103), wobei mindestens eines der Zwischentaktsignale (IC) auf einen lokalen Takt (LC) ausgerichtet und spektral beeinflußt wird, und
    Bereitstellen des Ausgabetaktsignals (OC) auf der Grundlage des wenigstens einen Zwischentaktsignals (IC) unter Abschwächen von Jitter des wenigstens einen Zwischentaktsignals (IC),
    dadurch gekennzeichnet, dass der lokale Takt (LC) aus dem Ausgabetaktsignal (OC) hergeleitet wird.
  • Gemäß der Erfindung können verschiedene Vorteile erreicht werden, so wie
    • – qualitativ hochwertige Ausgabetaktsignale, die durch eine Schaltung bereitgestellt werden, welche On-Chip-integriert sein kann,
    • – eine hohe Flexibilität in Bezug auf die Natur der Eingabezeitreferenz erreicht worden ist. Gemäß der Erfindung können eine große Vielfalt von Eingangsfrequenzen verriegelt werden, aufgrund der Tatsache, dass die Erzeugung verschiedener Frequenzen nicht direkt von einem Referenzoszillatortakt abgeleitet wird,
    • – Implementierung mit geringen Kosten. Die Komponenten, z.B. ein numerischer Taktgeber, der für den Zweck der Erzeugung des Zwischentakts auf der Grundlage der Eingabezeitreferenz geeignet ist, sind von Natur aus kostengünstige Komponenten, welche darüber hinaus On-Chip-integriert sein können. Die Komponenten, die zum Abschwächen des Jitters, typischerweise des intrinsischen Jitters des numerischen Taktgebers, geeignet sind, können auch verhältnismäßig einfache und kostengünstige Komponenten umfassen in dem Sinne, dass die Erfordernisse bezüglich der Bandbreite der Ausgangsfilter relativ locker sind in dem Sinne, dass das intrinische Rauschen der erfindungsgemäßen Schaltung vorher bezüglich der endgültigen Abschwächung des (typischerweise intrinischen) Jitter spektral beeinflußt worden ist.
  • Gemäß der Erfindung kann das Ausgabetaktsignal unterschiedliche Taktkomponenten umfassen, so wie einen Ausgabeereignistakt und eine Ausgaberahmensynchronisierung.
  • Gemäß einem bevorzugten Ausführungsbeispiel der Erfindung kann ein On-Chip-Entwurf erleichtert werden durch die Tatsache, dass die analogen Filter mittels Komponenten von verhältnismäßig kleinem Wert implementiert werden können in Kombination mit einem numerischen Oszillator, welcher von Natur aus für eine On-Chip-Implementierung gut geeignet ist.
  • In diesem Zusammenhang sollte erwähnt werden, dass numerische Oszillatoren und analoge Komponenten von geringem Wert per se kostengünstige Komponenten sind.
  • Wenn mindestens ein Teil des Jitters des mindestens einen Zwischentaktsignals (IC) Ausrichtungsjitter (JJ) umfaßt, der von der Ausrichtung auf den lokalen Takt (LC) stammt, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn die Ausrichtung und Spektralbeeinflussung numerisch durchgeführt wird, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn die Abschwächung des Jitters der Eingabezeitreferenz (TR) durch Verwendung einer Tiefpaßfilterung durchgeführt wird, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn die Ausrichtung mittels eines zahlgesteuerten Oszillators (NCO) durchgeführt wird, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn eine Steuereingabe des zahlgesteuerten Oszillators (NCO) eine Periodensteuereingabe umfaßt, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn die Spektralbeeinflussung Dithering umfaßt, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn dabei die Spektralbeeinflussung eine Rauschformung umfaßt, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn der lokale Takt (LC) von einem stabilen Referenztakt (SC) hergeleitet ist oder einen solchen umfaßt, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn der stabile Referenztakt (SC) einen Kristalloszillator umfasst, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn der lokale Takt (LC) von dem Ausgabetaktsignal (OC) hergeleitet wird, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn die Abschwächung des Jitters der Eingabezeitreferenz (TR) mittels eines ersten Blocks (FBLK) durchgeführt wird, welcher vorzugsweise eine zeitverriegelte Schleife umfaßt, mit Bezug auf einen stabilen Referenztakt (SC), ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn mindestens ein Teil des Ausrichtungsjitters (JJ) in ein höheres Frequenzband versetzt wird, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn der Ausrichtungsjitter (JJ) mittels eines zweiten Blocks (SBLK), welcher vorzugsweise eine phasenverriegelte Schleife umfaßt, tiefpaßgefiltert wird, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn der zweite Block (SBLK) einen vervielfachten Takt (OEC) herstellt, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn der zweite Block (SBLK) weiterhin ein Rahmensignal (OFS) herstellt, wobei das Rahmensignal (OFS) mittels Frequenzteilung des vervielfachten Takts (OEC) erzeugt wird, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn jedes der Zwischentaktsignale (IC) mittels mindestens einer numerischen Stufe (FBLK) erzeugt wird, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Gemäß diesem bevorzugten Ausführungsbeispiel der Erfindung wird das Zwischentaktsignal hergestellt mittels einer relativ einfachen, kostengünstigen und vor allem flexiblen numerischen Stufe auf der Grundlage numerischer Steuerung.
  • Durch Anwendung einer numerisch gesteuerten Eingangsstufe kann der Schaltkreis Frequenzen in einem relativ breiten Frequenzband aufnehmen und auf diese verriegeln.
  • Offensichtlich ist ein solches Merkmal von großer Wichtigkeit, wenn die vorliegende Anwendung z.B. verschiedene Abtastfrequenzen erfordert, was kaum erreicht werden kann auf der Grundlage der gleichen Referenzfrequenz.
  • Gemäß diesem bevorzugten Ausführungsbeispiel der Erfindung sollte eine numerische Stufe vorzugsweise einen zahlgesteuerten Oszillator umfassen.
  • Wenn das Abschwächen von Jitter des mindestens einen Zwischentaktsignals (IC) mittels mindestens einer analogen Stufe (SBLK) durchgeführt wird, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn die mindestens eine analoge Stufe (SBLK) dazu geeignet ist, Jitter, der teilweise oder hauptsächlich aus der wenigstens einen numerischen Stufe (FBLK) stammt, abzu schwächen, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn jedes der Zwischentaktsignale (IC) auf einen entsprechenden lokalen Takt (LC) ausgerichtet wird und zur Ausrichtung auf den lokalen Takt (LC) gehöriger Ausrichtungsjitter spektral beeinflußt wird, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn das Ausgabetaktsignal (OC) eine Ausgabeereignistaktkomponente (OEC) und eine Ausgaberahmungskomponente (OFS) umfaßt, wobei die Ausgaberahmung auf der Grundlage des Ausgabeereignistakts mittels Frequenzteilung erzeugt wird, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Darüberhinaus werden weitere Verbesserungen erhalten durch Erzeugen eines Ereignistakts (EC), der einen Strom von Ereignistaktpulsen (ECP1...ECPn) umfaßt,
    auf der Grundlage eines Haupttakts (MC) und auf der Grundlage eines Stroms von Periodensteuerrepräsentationen (PCR1...PCRn),
    wobei die Werte der Periodensteuerrepräsentationen (PCR1...PCRn) die gewünschte Periode des Ereignistakts (EC) in Bezug auf die des Haupttakts (MC) darstellen,
    wobei jeder der Ereignistaktpulse (EPC1...EPCn) erzeugt wird auf der Grundlage eines zugehörigen Haupttaktzeigers (MCP),
    wobei die Haupttaktzeiger (MCP) einen Strom von Haupttaktzeigern (MCP) bilden, welcher Strom aus dem Strom von Periodensteuerrepräsentationen (PCR1...PCRn) hergeleitet wird durch einen Prozeß, der Anhäufungs- und Auflösungsreduzierung umfaßt, und wobei ein zur Auflösungsreduzierung gehöriges Fehlersignal spektral beeinflußt wird.
  • Gemäß dieser Verbesserung ist ein zahlgesteuerter Oszillator erhalten worden, der verbesserte Eigenschaften in Bezug auf Jitter aufweist.
  • Ein wichtiges Merkmal dieser Verbesserung ist, dass die laufende Erzeugung des gewünschten Ereignistakts durchgeführt wird auf der Grundlage von nicht nur der laufenden Periodensteuerpräsentation, sondern auch auf der Grundlage von mindestens einer vorherigen Periodensteuerrepräsentation. In anderen Worten, die laufende Erzeugung des Ereignistakts leistet eine Unterdrückung einer Jittererinnerung.
  • Die gewünschte Periode kann z.B. die strenge gewünschte Periode des Ereignistakts oder z.B. die gewünschte mittlere Periode des Ereignistakts umfassen.
  • Die durch die Periodensteuerrepräsentationen definierte gewünschte Periode kann typischerweise ausgedrückt werden als ein Verhältnis zwischen der gewünschten Ereignistaktperiode und der Haupttaktperiode.
  • Gemäß einer bevorzugten Verbesserung wird jede Ereignistaktperiode (ECP1...ECPn) typischerweise erzeugt auf der Grundlage von genau einem zugehörigen Haupttaktzeiger (MCP). Jedoch können, offensichtlich, unterschiedliche Haupttaktzeiger für die Erzeugung einer einzigen Ereignistaktperiode verwendet werden, z.B. ein Zeiger, der die ansteigende Flanke definiert, und ein anderer Zeiger, der die fallende Flanke definiert.
  • Gemäß einer bevorzugten Verbesserung können die Haupttaktzeiger angesehen werden als sehr spezifisch zu den spezifischen Perioden des Haupttakts gehörig.
  • In anderen Worten, die Haupttaktzeiger können angesehen werden als eine Art von indizierter Referenz, mittels welcher ein Ereignistakt erzeugt werden kann.
  • Gemäß einem bevorzugten Ausführungsbeispiel umfaßt die Anhäufung eine Anhäufung, Integration oder laufende Summe der Periodensteuerrepräsentationen, oder Ableitungen davon. Es wird bemerkt, dass Anhäufung, Integration und Verwendung einer laufenden Summe als mehr oder weniger äquivalent angesehen werden können.
  • Wenn die Akkumulation der Auflösungsreduzierung vorangeht, werden weitere Vorteile erhalten.
  • Wenn die Auflösungsreduzierung der Akkumulation vorangeht, werden weitere Vorteile erhalten.
  • Wenn die Auflösungsreduzierung eine Wortlängenreduzierung, eine Quantisierung, ein Abschneiden oder ein Runden umfassen kann, werden weitere Vorteile erhalten.
  • Gemäß einer bevorzugten Verbesserung umfaßt die Auflösungsreduzierung eine Auflösungsreduzierung, eine Wortlängenreduzierung, eine Quantisierung, ein Abschneiden, eine Rundung, etc. der Periodensteuerrepräsentationen, oder von Ableitungen davon, typischerweise hervorgerufen durch die Tatsache, dass Periodensteuerrepräsentationen oder Ableitungen davon eine teilweise Auflösung haben können.
  • Wenn die Ereignistaktpulse (ECP1...EPCn) auf die Flanken des Haupttakts (MC) ausgerichtet werden, werden weitere Vorteile erhalten.
  • Gemäß dieser Verbesserung ist ein ausgerichtetes Signal ein Signal, von welchem jedes der Ereignisse (z.B. Flanken eines Rechteckpulssignals) in zeitliche Übereinstimmung gebracht wird mit einem zugehörigen Ereignis (z.B. Flanken eines Rechteckpulssignals) vom Haupttakt.
  • Wenn das Verfahren des Erzeugens eines Ereignistakts (EC) die folgenden Schritte umfaßt:
    Erzeugen einer Repräsentation eines idealisierten Takts, der einen Strom von Zielzeiten (TT) auf der Grundlage von Periodensteuerrepräsentationen (PCR1...PCRn) umfaßt,
    Ausrichten des idealisierten Takts auf den Haupttakt (MC), während eine Spektralbeeinflussung des zugehörigen Ausrichtungsjitters durchgeführt wird,
    um dadurch eine zahlgesteuerte Oszillation mit verbesserter Kontrolle des Ausrichtungsjitters zu ermöglichen, werden weitere Vorteile erhalten.
  • Wenn die Periodensteuerrepräsentationen (PCR1...PCRn) digital sind, werden weitere Vorteile erhalten.
  • Wenn die Periodensteuerrepräsentationen (PCR1...PCRn) analog sind, werden weitere Vorteile erhalten.
  • Wenn die Periodensteuerrepräsentationen (PCR1...PCRn) aufeinanderfolgende Komponenten eines zeitdiskreten Periodensteuerrepräsentationssignals (PCR) sind, werden weitere Vorteile erhalten.
  • Wenn die Haupttaktzeiger (MCP) auf der Grundlage mehrfacher vorhergehender Periodensteuerrepräsentationen (PCR1...PCRn) erzeugt werden, werden weitere Vorteile erhalten.
  • Wenn die Haupttaktzeiger (MCP) erzeugt werden auf der Grundlage mehrfacher vorhergehender Periodensteuerrepräsentationen (PCR1...PCRn), um dadurch eine kontinuierliche genaue Erzeugung von Ereignistaktpulsen (ECP1...EPCn) zu ermöglichen, werden weitere Vorteile erhalten.
  • Wenn die Haupttaktzeiger (MCP) erzeugt werden auf der Grundlage von mindestens zwei vorhergehenden Periodensteuerrepräsentationen (PCR1...PCRn), um dadurch eine genaue Kontrolle der mittleren Periode zwischen aufeinanderfolgenden Ereignistaktpulsen (ECP1...ECPn) zu ermöglichen, werden weitere Vorteile erhalten.
  • Gemäß dieser Verbesserung sollte der resultierende Jitter vorzugsweise bezogen sein auf eine absolute, im Prinzip unendliche, Spur des Jitters. Dies kann vorteilhafterweise erreicht werden durch eine laufende Integration von allen oder einen großen Zahl der vorherigen Periodensteuerrepräsentationen.
  • Gemäß dieser Verbesserung sollte die laufende Integration oder Spuraufzeichnung grundsätzlich nur in der Lage sein, die Spur der laufenden Steuerrepräsentationen zu verfolgen zurück zum letzten Mal, wenn das Integral (=Summierung) ein Ereignistaktereignis zu exakt der Zeit für das Ereignis des zugehörigen idealisierten Ereignistakts erzeugt hat.
  • In der Praxis sollte eine Integration/Summierung der Periodensteuerrepräsentation sicherstellen, dass die numerische Erzeugung des Ereignistakts nicht den Jitter-Fehler integriert durch, zum Beispiel, ein kontinuierliches Rücksetzen von, zum Beispiel, einem zählerbasierten Taktgeber jedes Mal, wenn ein neues Ereignistaktsignal erzeugt worden ist.
  • Wenn die Haupttaktzeiger (MCP) auf der Grundlage aller vorhergehenden Periodensteuerrepräsentationen (PCR1...PCRn) erzeugt werden, werden weitere Vorteile erhalten.
  • Wenn die Haupttaktzeiger (MCP) auf der Grundlage von integrierten Periodensteuerrepräsentationen (PCR1...PCRn) erzeugt werden, werden weitere Vorteile erhalten.
  • Wenn der Haupttakt (MC) einen Eindrahttakt umfaßt, werden weitere Vorteile erhalten.
  • Wenn der Haupttakt (MC) einen Mehrphasentakt umfaßt, werden weitere Vorteile erhalten.
  • Wenn der Haupttakt (MC) eine Sequenz von Haupttaktflanken umfaßt, werden weitere Vorteile erhalten.
  • Wenn ein Haupttaktflankenadressierer (CR) mit einem Haupttakt (MC) synchronisiert wird, um dadurch die Auswahl von denjenigen der Haupttaktflanken zu ermöglichen, auf die von den Haupttaktzeigern (MCP) gezeigt wird, werden weitere Vorteile erhalten.
  • Wenn der Haupttaktflankenadressierer (CR) einen Zähler (CNT) und einen Vergleicher (COM) umfaßt, werden weitere Vorteile erhalten.
  • Wenn der Haupttaktflankenadressierer (CR) einen Multiplexer (MPX) umfaßt, werden weitere Vorteile erhalten.
  • Wenn der Haupttaktflankenadressierer (CR) einen Differenzierer und einen Multi-Modulus-Dividierer umfaßt, werden weitere Vorteile erhalten.
  • Wenn die Periodensteuerrepräsentationen (PCR1...PCRn) auf der Grundlage einer Periodensteuereingabe (PC) erzeugt werden, werden weitere Vorteile erhalten.
  • Wenn die Periodensteuereingabe (PC) ein zeitkontinuierliches Signal umfaßt, werden weitere Vorteile erhalten.
  • Wenn die Periodensteuereingabe (PC) ein Analogsignal umfaßt, werden weitere Vorteile erhalten.
  • Wenn die Periodensteuerrepräsentationen (PCR1...PCRn) numerische Repräsentationen der Periodensteuereingabe (PC) umfassen, werden weitere Vorteile erhalten.
  • Wenn die Periodensteuerrepräsentationen (PCR1...PCRn) die Periodensteuereingabe (PC) umfassen, werden weitere Vorteile erhalten.
  • Wenn der Prozeß des Erzeugens der Haupttaktzeiger (MCP) eine Quantisierung umfaßt, werden weitere Vorteile erhalten.
  • Wenn die Quantisierung einer Spektralbeeinflussung unterzogen wird, werden weitere Vorteile erhalten.
  • Wenn die Spektralbeeinflussung Dithering umfaßt, werden weitere Vorteile erhalten.
  • Wenn die Spektralbeeinflussung eine Rauschformung umfaßt, werden weitere Vorteile erhalten.
  • Wenn die Spektralbeeinflussung Dithering und eine Rauschformung umfassen, werden weitere Vorteile erhalten.
  • Wenn die Auflösung der Periodensteuerrepräsentationen (PCR1...PCRn) größer ist als die Auflösung der Haupttaktzeiger (MCP), werden weitere Vorteile erhalten.
  • Darüberhinaus bezieht sich die Erfindung auf einen Taktsynchronisierer zur Erzeugung eines Ausgabetaktsignals (OC) gemäß einem der sich auf ein Verfahren zum Erzeugen eines Ausgabetaktsignals beziehenden Ansprüche.
  • Wenn der Taktsynchronisierer weiterhin einen zahlgesteuerten Oszillator (NCO) gemäß einem der ein Verfahren zum Erzeugen eines Ereignistakts betreffenden Ansprüche umfaßt, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn der Taktsychronisierer weiterhin einen Schaltkreis zum Abschwächen von Jitter einer Eingabezeitreferenz (TR) umfaßt, und der Schaltkreis einen zahlgesteuerten Oszillator (NCO) umfaßt, der geeignet ist zur Erzeugung eines Zwischentaktsignals (IC) auf der Grundlage der Eingabezeitreferenz (TR), ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn der Taktsynchronisierer weiterhin Jitter-Filtermittel (SBLK) umfaßt, die geeignet sind, das Ausgabetaktsignal (OC) auf der Grundlage des Zwischentaktsignals (IC) bereitzustellen, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Darüberhinaus werden weitere Verbesserungen erhalten durch Einbeziehen eines zahlgesteuerten Oszillators (NCO), der Mittel zur Erzeugung eines Ereignistakts (EC) gemäß einem der ein Verfahren zum Erzeugen eines Ereignistakts betreffenden Ansprüche umfaßt.
  • Darüberhinaus werden weitere Verbesserungen erhalten durch Erzeugen mindestens eines Ausgabesignals (CDO) auf der Grundlage von mindestens zwei Eingabesignalen (IS1, IS2), wobei die Eingabesignale jeweils mindestens umfassen:
    eine erste Komponente (IS1A, IS2A) und
    eine zweite Komponente (IS1B, IS2B), und
    wobei das Ausgabesignal (CDO) vollständig oder teilweise erzeugt wird auf der Grundlage der Asynchronität der ersten Komponenten (IS1A, IS2A) von mindestens zwei der Eingabesignale (IS1, IS2), wenn mindestens ein erstes vordefiniertes Kriterium erfüllt ist, und
    wobei das Ausgabesignal (CDO) vollständig oder teilweise erzeugt wird auf der Grundlage der Asynchronität der zweiten Komponenten (IS1B, IS2B) von mindestens zwei der Eingabesignale (IS1, IS2), wenn mindestens ein zweites vordefiniertes Kriterium erfüllt ist.
  • Gemäß dieser Verbesserung kann derselbe Phasen/Zeit-Detektor grundsätzlich zu einer Zeit vollständig oder hauptsächlich auf erste Signalkomponenten, z.B. Ereignistakte, reagieren, und zu einer anderen Zeit vollständig oder hauptsächlich auf zweite Signalkomponenten, z.B. Rahmensynchronisierungen, reagieren.
  • Offensichtlich sind, gemäß dieser Verbesserung, die vordefinierten anwendbaren Kriterien zum Umschalten zwischen einer Reaktion auf die ersten Signalkomponenten und einer Reaktion auf die zweiten Signalkomponenten zahlreich.
  • Gemäß dieser Verbesserung können die Komponenten jedes Eingabesignals auf eine Anzahl von Weisen übertragen werden, einschließlich verschachtelt, so wenn das Signal ein Mehrphasentakt ist, und separat.
  • Gemäß dieser Verbesserung können mehr als zwei Komponenten als eine Grundlage zur Erzeugung eines Ausgabesignals verwendet werden. Ein Beispiel einer Anwendung einer Zwei-Level-Rahmung, und daher drei zu synchronisierenden Taktkomponenten, ist ein herkömmlicher Kathodenstrahlmonitor oder ein TV-Gerät. Dort gibt es drei Signale, die das Abzeichnen von Pixeln auf dem Schirm steuern. Das schnellste Signal, entsprechend der in dieser Beschreibung verwendeten Ereignistaktkomponente, definiert jedes einzelne Pixel, mit einer Pixel-Rate von z.B. 20-50 MHz. Dieses Signal wird geteilt in Gruppen durch ein H-sync-Signal (Horizontalsynchronisierung) entsprechend der in dieser Beschreibung verwendeten Rahmungskomponente. Jede H-sync-Gruppe umfaßt Pixel für genau eine Horizontalzeile auf dem Schirm, d.h. das H-sync-Signal zeigt an, wann zur nächsten Zeile zu wechseln ist. Die Frequenz des H-sync-Signals ist z.B. 15-30 kHz. Das dritte Signal V-sync (Vertikalsynchronisierung) unterteilt das H-sync-Signal in noch längere Rahmen, von denen jedes genügend H-sync-Gruppen für genau ein Bild auf dem Schirm umfaßt. Das V-sync-Signal zeigt somit an, wann wieder von der ersten Ecke zu starten ist, und diese Frequenz ist z.B. 25 Hz oder 30 Hz für TV-Bildschirme, und z.B. 75 Hz für PC-Monitore.
  • Wenn das mindestens eine Ausgabesignal (CDO) den Phasenwinkel zwischen mindestens zwei der Eingabesignale darstellt, werden weitere Vorteile erhalten.
  • Wenn das mindestens eine Ausgabesignal (CDO) das Zeitintervall zwischen mindestens zwei der Eingabesignale darstellt, werden weitere Vorteile erhalten.
  • Wenn die Eingabesignale (IS1, IS2) wechselseitig asynchron sind, werden weitere Vorteile erhalten.
  • Wenn die ersten Komponenten (IS1A, IS2A) der Eingabesignale (IS1, IS2) den Ereignistakt repräsentierende Komponenten umfassen, werden weitere Vorteile erhalten.
  • Wenn die zweiten Komponenten (IS1B, IS2B) der Eingabesignale (IS1, IS2) die Rahmensynchronisierung repräsentierende Komponenten umfassen, werden weitere Vorteile erhalten.
  • Wenn mindestens eines der Eingabesignale (IS1, IS2) ein Rückkopplungssignal einer phasenverriegelten Schleife umfaßt, werden weitere Vorteile erhalten.
  • Wenn mindestens eines der Eingabesignale (IS2, IS2) Rückkopplungssignale einer zeitverriegelten Schleife umfaßt, werden weitere Vorteile erhalten.
  • Wenn die ersten und zweiten Komponenten von mindestens einem der Eingabesignale (IS1, IS2) in einer Mehrphasenrepräsentation dieses Signals inhärent sind, werden weitere Vorteile erhalten.
  • Wenn die ersten und zweiten Komponenten von mindestens einem der Eingabesignale (IS1, IS2) zwei auf separaten Leitungen geführte Signale umfassen, werden weitere Vorteile erhalten.
  • Wenn die ersten und zweiten Komponenten von mindestens einem der Eingabesignale (IS1, IS2) in einem Kompositsignal enthalten sind, werden weitere Vorteile erhalten.
  • Wenn das erste vordefinierte Kriterium umfaßt, dass die Asynchronität der zweiten Komponenten (IS1B, IS2B) im wesentlichen kleiner ist als die Periode der ersten Komponenten (IS1A, IS2A), werden weitere Vorteile erhalten.
  • Wenn das zweite vordefinierte Kriterium umfaßt, dass die Asynchronität der zweiten Komponenten (IS1B, IS2B) im wesentlichen die Periode von einer der ersten Komponenten (IS1A, IS2A) überschreitet, werden weitere Vorteile erhalten.
  • Wenn mindestens eines der vordefinierten Kriterien aufgestellt ist auf der Grundlage der Zuverlässigkeit von mindestens einer der Komponenten (IS1A, IS1B, IS2A, IS2B), werden weitere Vorteile erhalten.
  • Gemäß dieser bevorzugten Verbesserung kann sich die Zuverlässigkeit einer oder mehrerer Signalkomponenten z.B. beziehen auf einen Mangel an Rahmensynchronisierung, Unterbrechungen, vorübergehende Nichtverfügbarkeit, undekodierbare Rahmensynchronisierungsmodulation, etc.
  • Wenn mindestens eines der vordefinierten Kriterien aufgestellt ist auf der Grundlage eines Qualitätsmaßes, das sich auf die Leistungsfähigkeit eines Systems bezieht, bei dem dieses Verfahren angewendet wird, werden weitere Vorteile erhalten.
  • Gemäß dieser bevorzugten Verbesserung können sich die Kriterien beziehen auf Leistungsfähigkeit oder Attribute von anderen Systemkomponenten oder sogar systemweit.
  • Z.B. Schaltkreise, welche bezüglich des Signalflusses der Schaltung, in der dieses Verfahren verwirklicht ist, vorangehen, können diesem Verfahren Kenntnis von Komponenten- oder Signalqualitäten zugänglich machen, so dass es diesem Verfahren ermöglicht wird, wirksamer und genauer die beste Signalkomponente für die Phasenverriegelung zu wählen, möglicherweise gemäß ebenso weiteren Aspekten.
  • Auch Schaltkreise, die der Schaltung, bei der dieses Verfahren verwirklicht ist, nachfolgen, können implementiert werden, um die Kriterien zu kontrollieren, z.B. durch Rücksenden von Information in Bezug auf ein Bit-Fehler-Verhältnis am empfangenen Signal, etc.
  • Wenn die zweite Signalkomponente (IS1B, IS2B) eine ganzzahlige Anzahl von Taktereignissen der ersten Komponenten (IS1A, IS2A) in Rahmen gruppiert und wobei diese Zahl größer als zwei ist, werden weitere Vorteile erhalten.
  • Darüberhinaus beziehen sich weitere Verbesserungen auf einen Asynchronitätsdetektor (CD), umfassend Mittel zum Erzeugen von mindestens einem Ausgabesignal (CDO) gemäß dem Verfahren zum Erzeugen von mindestens einem Ausgabesignal.
  • Wenn der Asynchronitätsdetektor (CD) weiter Filtermittel (SLF) zum Filtern des Ausgabesignals (CDO) umfaßt, werden weitere Vorteile erhalten.
  • Wenn das Ausgabesignal (CDO) als Steuersignal für einen Oszillator (VCO) verwendet wird, werden weitere Vorteile erhalten.
  • Gemäß dieser Verbesserung gibt es viele Anwendungen, die einen Phasendetektor oder einen Zeitdetektor zum Steuern eines Oszillators verwenden oder verwenden können.
  • Wenn der Asynchronitätsdetektor einen Teil einer phasenverriegelten Schleife bildet, werden weitere Vorteile erhalten.
  • Wenn der Asynchronitätsdetektor einen Teil einer zeitverriegelten Schleife bildet, werden weitere Vorteile erhalten.
  • Gemäß dieser Verbesserung ist eine phasenverriegelte Schleife oder zeitverriegelte Schleife, welche von dem Asynchronitätsdetektor dieser Verbesserung Gebrauch macht, in der Lage, nicht nur auf einen Ereignistakt zu verriegeln, sondern gleichzeitig auch auf eine zugehörige Rahmensynchronisierung.
  • Wenn das Ausgabesignal (CDO) erzeugt wird mittels
    mindestens zwei Synchronzustandsmaschinen (RSSM, FSSM), von denen jede auf eines der Eingabesignale (IS1, IS2) und auf mindestens ein Signal von mindestens einer anderen der Synchronzustandsmaschinen (RSSM, FSSM) wirkt,
    mindestens einem Rahmen-Offset-Zähler (FOC),
    mindestens einem kombinatorischen Block (CMB), der geeignet ist zum Verarbeiten von Ereigniszählwerten, die von den Synchronzustandsmaschinen (RSSM, FSSM) hergeleitet sind, und zum Verarbeiten von Zwangssignalen (FUP, FDN), die von dem Rahmen-Offset-Zähler (FOC) abgeleitet sind, werden weitere Vorteile erhalten.
  • Diese Verbesserung ermöglicht eine schnelle und gleichmäßige Takt- und Rahmen-Verriegelung.
  • Wenn das Ausgabesignal (CDO) mittels eines Satzes von mindestens zwei Basis-Asynchronitätsdetektoren (DET1, DET2, DET3, DETn) erzeugt wird, wobei der Satz von Detektoren dafür geeignet ist, auf Mehrphasentakte (MPIC, MPFC) zu wirken, werden weitere Vorteile erhalten.
  • Diese Verbesserung gestattet direkt die Verwendung von Mehrphasentakten, mit deren impliziten Rahmungskomponenten.
  • Wenn mindestens einer der Mehrphasentakte (MPIC, MPFC) mittels eines Dividierers (RDIV, FDIV) erzeugt wird, werden weitere Vorteile erhalten.
  • Wenn mindestens ein Ausgabesignal (CDO) erzeugt wird mittels
    mindestens einem Zähler (RCTR, FCTR) und
    einem Digital/Analog-Wandler (DAC), werden weitere Vorteile erhalten.
  • Diese Verbesserung ermöglicht Rahmen mit relativ großen Längen.
  • Darüberhinaus bezieht sich die Erfindung auf ein Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche, die ein Verfahren zum Erzeugen eines Ausgabetaktsignals betreffen, wobei die Ausrichtung mittels eines zahlgesteuerten Oszillators (NCO) durchgeführt wird.
  • Wenn das Ausgabetaktsignal (OC) auf die Eingabezeitreferenz (TR) phasenverriegelt ist, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn das Ausgabetaktsignal (OC) auf die Eingabezeitreferenz (TR) frequenzverriegelt ist, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Wenn das Ausgabetaktsignal (OC) auf die Eingabezeitreferenz (TR) frequenzverhältnisverriegelt ist, ist ein weiteres vorteilhaftes Ausführungsbeispiel der Erfindung erhalten worden.
  • Zeichnungen
  • Die Erfindung soll nun beschrieben werden unter Bezugnahme auf die Figuren, wobei
  • 1A-1B zwei Anwendungen zeigen, bei welchen der Hybridsynchronisierer der vorliegenden Erfindung verwirklicht ist,
  • 2A eine detaillierte eingebettete Form zeigt,
  • 2B eine detaillierte Kaskadenform zeigt,
  • 2C eine detaillierte gekoppelte Form eines Ausführungsbeispiels des Hybridsynchronisierers zeigt,
  • 3A-3C im Prinzip unterschiedliche Ausführungsbeispiele des ersten Blocks zeigt,
  • 4A-4E Jitter-Spektren von dem Hybrid-Synchronisierer zeigt, wenn verschiedene Pegel an Rauschformung und verschiedene Analog-Schleifen-Eckfrequenzen verwendet werden,
  • 5A-5C drei zahlgesteuerte Oszillatoren nach dem Stand der Technik darstellen,
  • 6A ein bevorzugtes Beispiel des Hochleistungs-NCO zeigt,
  • 6B zeigt, wie das Periodensteuersignal PC logisch geteilt wird in Periodensteuerrepräsentationen PCR,
  • 7 ein Zeitdiagramm ist, das zeigt, wie die Signale des Hochleistungs-NCO verlaufen,
  • 8A darstellt, wie ein "geditherter" Quantisierer als Auflösungsreduzierer verwendet werden kann,
  • 8B darstellt, wie ein Rauschformungsschaltkreis als ein Auflösungsreduzierer verwendet werden kann,
  • 9 ein Beispiel zeigt, wo der zahlgesteuerte Oszillator für eine Rückkopplung mit einem Hilfsausgang ausgestattet ist,
  • 10 einen in dem Auflösungsreduzierer verwirklichten harten Begrenzer zeigt,
  • 11A-11C drei Beispiele eines Taktgebers zeigen,
  • 12 ein Beispiel zeigt, wo der Auflösungsreduzierer und der Taktgeber zwei Stufen haben,
  • 13 ein Beispiel zeigt, wo der Hochleistungs-NCO mit einem Hilfsausgang zur Rückkopplung ausgestattet ist,
  • 14 die spektrale Dichte des Ausrichtungsjitter von dem Hochleistungs-NCO zeigt, wenn verschiedene Pegel von Rauschformung durchgeführt werden,
  • 15A-15D einige von möglichen Formaten für ein Komposittaktsignal mit einer Ereignistaktkomponente und einer Rahmungskomponente darstellen.
  • Detaillierte Beschreibung
  • Einige Anwendungen
  • Die 1A und 1B zeigen zwei verschiedene Anwendungen, bei welcher der numerisch-analoge Taktsynchronisierer (Hybrid-Synchronisierer) der vorliegenden Erfindung verwirklicht ist. Die Zeichnungen sind ausschließlich vorgesehen, um im Zusammenhang Beispiele der vorliegenden Erfindung zu zeigen, und es wird hervorgehoben, dass der Hybridsnychronisierer der vorliegenden Erfindung auf einen weiten Bereich von Anwendungen aus vielen verschiedenen technischen Breiten abzielt, und sollte nicht auf die in 1A, 1B oder irgendeiner anderen mit dieser Beschreibung gelieferten Zeichnung gezeigte Verwendung beschränkt sein.
  • 1A zeigt ein Beispiel digitaler Kommunikation. Es umfaßt einen Sender mit einem Analog/Digital-Wandler ADC und einen Empfänger mit einem Digital-Analog-Wandler DAC. Der ADC hat eine Analogeingabe AI, und der DAC hat eine Analogausgabe AO. Das digitalisierte Signal vom ADC wird dem DAC über einen Kommunikationskanal zugeführt. Der Kanal kann eine Draht- oder drahtlose Verbindung, ein Bus, ein Netzwerk, etc. sein und kann ein Codieren, Packen, Puffern, etc. einschließen. Die Analoginformation auf dem Analogeingabesignal AI wird als digitalisiertes Signal übertragen, und dann als Analoginformation ausgegeben auf dem Signal AO. Damit sichergestellt wird, dass die Analogausgabe AO der Analogeingabe AI gleich ist, ist es wichtig, dass die von dem ADC und dem DAC verwendeten Takte snychronisiert sind und einen geringen Betrag an Jitterrauschen aufweisen. Diese Synchronisierung und geringer Jitter werden in flexibler Weise und bei niedrigen Kosten erreicht unter Verwendung eines Hybrid-Synchronisierers gemäß der vorliegenden Erfindung, um den Takt, und wahlweise eine Rahmungskomponente, zu jedem Wandler zu liefern. Die zwei Hybrid-Synchronisierer werden als eine gemeinsame Zeitreferenz TR bezeichnet. Jeder Hybrid-Synchronisierer erfordert auch einen stabilen Takt, welcher typischerweise geliefert wird durch einen lokalen freilaufenden Kristalloszillator XO, möglicherweise über z.B. einen Taktmultiplizierer oder eine verzögerungsverriegelte Schleife.
  • Bei dem Beispiel von 1A wird die Zeitreferenz bereitgestellt durch eine separate Einrichtung, die nicht gezeigt ist. Ähnliche Beispiele gehen hervor, wenn sie anstelle dessen durch den Empfänger oder durch den Sender bereitgestellt wird. Im letzteren Falle kann die Zeitreferenz im digitalisierten Signal implizit vorhanden sein. Weiter sei bemerkt, dass der Empfänger einer von mehreren sein kann, die alle das gleiche Digitalsignal empfangen, z.B. im Zusammenhang mit Rundfunk, und dass Sender und Empfänger, die digitale Signale wiedergeben und speichern können, nicht notwendigerweise Analogwandler enthalten.
  • 1B zeigt ein Beispiel eines Sende-Empfängers, z.B. in einem Kabelmodem oder einem Mobiltelefon. Der umfaßt einen Modulator MOD zum Modulieren von zur Übertragung vorgesehenen Daten TXD in ein Übertragungssignal TXS, sowie einen Demodulator DEM zum Demodulieren eines empfangenen Signals RXS in empfangene Daten RXD. Der Sende-Empfänger kommuniziert mit z.B. einer Basisstation (nicht gezeigt). Das zur Übertragung vorgesehene Signal wird entsprechend einem Referenztakt moduliert, der z.B. definiert und aufrecht erhalten werden kann durch die Basisstation. Eine Repräsentation von dieser Referenz ist in dem empfangenen Signal RXS inhärent, und wird dadurch dem Demodulator DEM unverzüglich präsentiert. Die extrahierte Repräsentation TR kann möglicherweise in einem schlechten Zustand sein, und Jitterrauschen etc. leiden. Um hiervon einen qualitativ hochwertigen Takt herzuleiten, zur Verwendung mit dem Modulator MOD, wird ein Hybrid-Synchronisierer gemäß der vorliegenden Erfindung eingefügt. Die extrahierte Repräsentation wird verwendet als eine Eingabe für den Hybrid-Synchronisierer, welcher auf diese verriegelt, Jitter abschwächt und einen qualitativ hochwertigen Takt oder Träger von geeigneter Frequenz/Phase, plus eine wahlweise Rahmungskomponente, an den Modulator MOD liefert. Mehr allgemein, der Hybrid-Synchronisierer kann beteiligt sein bei dem Modulationsprozeß, z.B. um einen Frequenzsprung oder eine Phasenmodulation zu verwirklichen.
  • Die Motivation für ein Verriegeln des Sende-Empfängers auf die Referenz kann sein, die Sendung eng mit dem Empfang zu synchronisieren, was eine effizientere Nutzung des Kanals gestatten kann. Oder, wo Sendung und Empfang plesiochron sind, kann die Motivation einfach sein, die Notwendigkeit für einen Referenzoszillator mit enger Toleranz im Sendeempfänger zu vermeiden.
  • Eine detaillierte Beschreibung des internen Betriebs des Hybrid-Synchronisierers wird nachfolgend gegeben. Das in 1B gezeigte spezifische Ausführungsbeispiel wird nachfolgend als eine gekoppelte Form des Hybrid-Synchronisierers bezeichnet.
  • Hybride numerisch-analoge Taktsynchronisierung
  • Ein Taktsynchronisierer gemäß einem Ausführungsbeispiel der vorliegenden Erfindung verfügt über einen ersten Block FBLK, der einen Tiefpaßfilter FLF enthält, welcher mittel- und hochfrequenten Jitter aus einem empfangenen Zeitreferenzsignal TR abschwächt, und einen zweiten Block SBLK, welcher hochfrequenten Jitter von dem ersten Block abschwächt. Der erste Block FBLK gibt einen oder mehrere Zwischentakte IC zu dem zweiten Takt SBLK aus. Die Flanken von jedem Zwischentakt IC werden auf Flanken oder interpolierte Phasen eines lokalen Takts LC ausgerichtet. Ein Prozeß in dem ersten Block beeinflußt das Spektrum des zugehörigen Ausrichtungsjitters, z.B. durch Dithering und/oder Rauschformung. Der zweite Block SBLK erzeugt einen Ausgabetakt OC. Der Taktsynchronisierer wirkt im Sinne eines Verriegelns dieses Ausgabetakts OC auf die Zeitreferenz TR. In dem Bereich solchen Verriegelns und Synchronisierens fallen Phasen/Zeit-Verriegelung, Frequenzverriegelung und Frequenzverhältnisverriegelung. Bei vielen Anwendungen ist der Ausgabetakt OC ein Komposittakt, der eine Rahmungskomponente OFS enthält, die ein Teil einer Zeitzählung sein kann. Der Taktsynchronisierer kann diese Komponente auf die Zeitreferenz TR verriegeln. Allgemein ist zumindest ein Teil des ersten Blocks FBLK numerisch und arbeitet zeitdiskret, und mindestens ein Teil des zweiten Blocks SBLK ist analog und arbeitet zeitkontinuierlich.
  • Solch einen Synchronisierer kann man als hybriden numerischanalogen Taktsynchronisierer, oder einfach als Hybrid-Synchronisierer bezeichnen.
  • 2C zeigt ein Ausführungsbeispiel der vorliegenden Erfindung. Es umfaßt einen ersten Block FBLK und einen zweiten Block SBLK. Der erste Block FBLK umfaßt einen ersten Detektor FD, einen ersten Schleifenfilter FLF und einen zahlgesteuerten Oszillator NCO. Der zweite Block SBLK umfaßt einen zweiten Detektor SD, einen zweiten Schleifenfilter SLF, einen spannungsgesteuerten Oszillator VCO und einen Dividiererblock 18.
  • Die ersten und zweiten Detektoren FD, SD können Phasendetektoren, Zeitdetektoren, Frequenzdetektoren oder jedwede ähnliche Detektoren sein. Die ersten und zweiten Schleifenfilter FLF, SLF sind Tiefpaßfilter, die ein integrierendes Verhalten haben können oder auch nicht.
  • Man bemerke, dass andere Inhalte der ersten und zweiten Blöcke FBLK, SBLK möglich und innerhalb des Bereichs der Erfindung sind. 2A-2C dient dem Zwecke einen möglichen Satz des Inhalts der ersten und zweiten Blöcke zu zeigen.
  • Bei diesem und anderen Ausführungsbeispielen kann der spannungsgesteuerte Oszillator VCO ersetzt werden durch einen stromgesteuerten Oszillator oder jedweden anderen Oszillator, der vollständig oder größtenteils analog ist.
  • Bei bevorzugten Ausführungsbeispielen des Hybrid-Synchronisierers der vorliegenden Erfindung ist der Ausgabetakt OC ein Kompositsignal, das vorzugsweise eine Ausgabeereignistaktkomponente OEC sowie eine Ausgaberahmungskomponente OFS umfaßt. Diese Komponenten können jeweils ihre eigene separate Leitungsführung haben, oder können in ein einziges Kompositsignal moduliert werden, z.B. unter Verwendung einer oder mehrerer von verschiedenen möglichen herkömmlichen Techniken, von denen einige später unter Bezugnahme auf die 15A bis 15D beschrieben werden. Bei Hochfrequenzanwendungen kann der Ausgabeereignistakt OEC z.B. sinusförmig anstelle rechteckig sein.
  • Die Zeitreferenz TR kann viele Formen annehmen, einschließlich irreluglärer Formen, so wie Programm/System-Taktreferenzen von MPEG-2-Systemen, welches Ströme von Referenzzeitstempelwerten sind. Das Rückkopplungssignal 110, 111 des ersten Detektors kann auch viele verschiedene Formen annehmen, wie z.B. in der die 13 begleitenden Beschreibung angegeben ist.
  • Zusätzliche Stufen, so wie Frequenzdividierer, Sättigungsbegrenzer, Quantisierer, ADCs und DACs können an verschiedenen Stellen in den Ausführungsbeispielen, die in den 2A-2C gezeigt sind, eingefügt werden, ohne den grundlegenden Betrieb oder die Neuheit der Schaltungen zu beeinträchtigen.
  • Zusätzlich zu der in 2C dargestellten Form des Hybrid-Synchronisierers sind andere Formen möglich, weiterhin innerhalb des Bereichs der vorliegenden Erfindung. Solche Formen können hergeleitet werden z.B. durch Hinzufügen eines zweiten zahlgesteuerten Oszillators zu dem Schaltkreis, wobei dieser in den die zweite Eingabe des zweiten Detektors SD zuführenden Pfad eingefügt wird.
  • Bei bevorzugten Ausführungsbeispielen ist der erste Block FBLK vollständig numerisch, und der zweite Block SBLK ist teilweise digital und teilweise analog. Spezifisch, der zweite Detektor ist vorzugsweise digital und der zweite Schleifenfilter SLF ist vorzugsweise von der Art Integratorplus-Leitungsverzögerung, der mindestens eine Ladungspumpe und ein passives RC-Netzwerk beinhaltet. Mit bevorzugten Ausführungsbespielen kann der Hybrid-Synchronisierer der vorliegenden Erfindung so ausgelegt werden, dass der größte Teil des zweiten Blocks SBLK genau so ist wie von einer herkömmlichen Einstufen-PLL gefordert, so dass er durch vorentwickelte Blöcke verfügbar gemacht wird.
  • Gekoppelte Form
  • 2C stellt die Erfindung dar. Die Ausgabe von dem ersten Block, d.h. der Zwischentakt IC, wird verwendet als Eingabe für den zweiten Block SBLK. Mit dieser gekoppelten Form der Erfindung umfaßt der Zwischentakt IC möglicherweise nur einen Zwischenereignistakt IEC. Der erste Block hat drei Eingaben. Die erste Eingabe ist eine Zeitreferenz TR. Die zweite Eingabe ist ein Rückkopplungssignal 110 vom Dividiererblock 18 des zweiten Blocks SBLK. Die dritte Eingabe ist der lokale Takt LC, welcher in dieser Form vom Ausgabeereignistakt OEC des zweiten Blocks SBLK stammt.
  • Innerhalb des ersten Blocks FBLK, ist der erste Detektor FD vorzugsweise ein Zeitdetektor. Er gibt ein digitales oder analoges Signal aus, das die Offset-Zeit zwischen der Zeitreferenz TR und dem Rückkopplungssignal 110 repräsentiert. Diese Detektorausgabe 102 wird durch den ersten Schleifenfilter FLF geführt und dann als Steuersignal 103 für den zahlgesteuerten Oszillator NCO verwendet. Durch Verarbeitung des Ausgabeereignistakts OEC erzeugt der zahlgesteuerte Oszillator NCO den Zwischenereignistakt IEC mit einer mittleren relativen Periode entsprechend dem Steuersignal 103.
  • Der zweite Block nimmt den Zwischenereignistakt IEC als Eingabe. Dieser wird dem zweiten Detektor SD zugeführt, welcher vorzugsweise ein Phasendetektor ist, und welcher den Zwischenereignistakt IEC mit dem stabilen Takt SC vergleicht. Dies resultiert in einem Steuersignal, welches durch den zweiten Schleifenfilter SLF gesandt und dann verwendet wird, um den spannungsgesteuerten Oszillator VCO zu steuern. Die Ausgabe des VCO ist der Ausgabeereignistakt OEC, der so über den Zwischenereignistakt IEC gesteuert ist. Der Ausgabeereignistakt OEC wird als Rückkopplung 114 zu dem ersten Block FBLK verwendet, sowie auch als Eingabe für den Dividiererblock 18, wo er geteilt wird, um die Ausgaberahmensynchronisierung OFS und das Rückkopplungssignal 110 zu erzeugen. Das Rückkopplungssignal 110 übermittelt die Rahmung des Ausgabetakts OC zu dem ersten Detektor FD. Es kann eine einfache Kopie der Ausgaberahmensynchronisierung OFS sein. Der stabile Takt SC wird vorzugsweise von einem Kristalloszillator zugeführt, entweder direkt oder indirekt.
  • Für Anwendungen, die keine Phasen/Zeit-Verriegelung erfordern, kann ein Frequenzdetektor als erster Detektor FD verwendet werden.
  • Bei dem Ausführungsbeispiel gekoppelter Form kann der zweite Block SBLK nicht durch einen Anti-Jitter-Schaltkreis ersetzt werden, wie oben für das Ausführungsbeispiel eingebetteter Form erläutert.
  • Die gekoppelte Form der Erfindung ist wohlgeeignet für Anwendungen, bei denen der Ausgabeereignistakt OEC der bevorzugte Takt für digitale Schaltungen ist. Dies kann zum Beispiel der Fall sein bei einer integrierten Siliziumschaltung, die eine dem spannungsgesteuerten Oszillator VCO eng zugeordnete dedizierte Funktion hat. Auch die gekoppelte Form ist wohlgeeignet für Anwendungen, die den niedrigsten intrinsischen Jitter erfordern, weil sie höhere Phasenvergleichsraten am zweiten Detektor SD und einen niedrigeren Ausrichtungsjitter in dem numerisch gesteuerten Oszillator NCO gestattet.
  • Zeitverriegelte Schleife
  • Die 3A-3C stellen verschiedene Arten des Aufbaus von Blöcken in dem ersten Block FBLK von 2C dar. Sie alle umfassen einen zahlgesteuerten Oszillator NCO, einen Detektor FD und einen Schleifenfilter FLF, die in einer Schleife wie oben unter Bezugnahme auf 2B beschrieben, verbunden sind. Eine Rückkopplung über die Schleife bewirkt, dass der zahlgesteuerte Oszillator NCO, und damit der Zwischentakt IC, auf die Zeitreferenz TR verriegeln. Das Rückkopplungssignal 111 wird von einer Hilfsausgabe des NCO abgenommen. Diese Hilfsausgabe wird vom Hauptausgang des NCO hergeleitet, z.B. wie in 9 oder 13 dargestellt.
  • In 3A sind die Bausteine die Standardblöcke für eine phasenverriegelte Schleife (PLL). Der Detektor ist ein Phasendetektor PD, was bedeutet, dass er die Asynchronität seiner Eingaben als einen Phasenwinkel zum Ausdruck bringt. Für z.B. eine 45-Grad-Phasendifferenz zwischen Takteingaben nimmt seine Ausgabe 102 einen Wert an, der mehr oder weniger unabhängig von der Frequenz dieser Takte ist. Der Oszillator in 3A ist ein frequenzgesteuerter Oszillator FCO, was bedeutet, dass seine Frequenz sich mehr oder weniger linear maßstäblich ändert mit dem Wert seiner Steuereingabe 103. Diese Kombination von Bausteinen ergibt dynamische Schleifeneigenschaften (Dämpfungsfaktor, Stabilitätsgrenze, etc.), die mehr oder weniger unabhängig sind von der Frequenz der Zeitreferenz TR.
  • Numerisch gesteuerte Hochleistungsoszillatoren sind hauptsächlich oder ausschließlich von der periodengesteuerten Art, was bedeutet, dass es deren Periode anstelle deren Frequenz ist, die sich linear maßstäblich ändert mit dem Wert von deren Steuereingabe. Im Zusammenhang mit einer PLL ist deren Verstärkung eine Funktion von deren laufender Frequenz. 3B zeigt eine Schleife, die mit der phasenverriegelten Schleife von 3A identisch ist, mit der Ausnahme, dass deren Oszillator ein periodengesteuerter Oszillator PCO ist. Die dynamischen Eigenschaften einer solchen Schleife werden sich über ihren Frequenzbereich ändern. Dies kann ein signifikantes Problem sein bei Schleifen, die über einen weiten Frequenzbereich arbeiten müssen. Versuche nach dem Stande der Technik, dieses Problem zu lösen, beinhalten ein Hinzufügen einer nichtlinearen Stufe vor dem Oszillator, um ihn effektiv in einen frequenzgesteuerten Oszillator zurückzuverwandeln.
  • Mit bevorzugten Ausführungsbeispielen des Hybrid-Synchronisierers der vorliegenden Erfindung werden konsistente dynamische Eigenschaften der Schleife erreicht über einen weiten Frequenzbereich und trotz der Verwendung eines periodengesteuerten NCO durch a) Verwirklichen des ersten Schleifenfilters FLF als einen Abtastsignalfilter und Betreiben desselben mit einer Rate, die sich maßstäblich ändert mit der Frequenz des Oszillators oder der Referenz und b) Verwenden eines ersten Detektors FD, der die Asynchronität seiner Eingänge als ein Zeitintervall ausdrückt anstelle eines Phasenwinkels. Für z.B. eine 45-Grad-Phasendifferenz zwischen Takteingaben an solche Detektoren ändern sich deren Ausgaben maßstäblich mit der Periode von solchen Takten. Solche Detektoren können Zeitdetektoren genannt werden.
  • 3D zeigt eine Schleife, bei welcher der Detektor ein Zeitdetektor TD ist, der Oszillator ein periodengesteuerter Oszillator PCO ist, und die Antwort des Schleifenfilters LF sich in der Frequenz maßstäblich ändert mit der Ausgabe IC der Schleife oder der Eingabe TR der Schleife. Solche Schleifen können als zeitverriegelte Schleifen (TLL) bezeichnet werden. Ein Merkmal von zeitverriegelten Schleifen ist, dass deren Bandbreite für die geschlossene Schleife sich maßstäblich mit deren Betriebsfrequenz ändert.
  • Betriebsweise
  • Im folgenden wird die Betriebsweise des Hybrid-Synchronisierers der vorliegenden Erfindung beschrieben. Der erste Block FBLK verriegelt sich auf die Zeitreferenz TR und vervielfacht diese typischerweise, und schwächt mittel- und hochfrequenten Jitter ab. Durch Wählen einer niedrigen Eckfrequenz für den ersten Block, z.B. 10 Hz, wird das meiste des Phasenrauschens auf der Zeitreferenz TR weggefiltert. Der erste Block umfaßt typischerweise eine zeitverriegelte Schleife, welche als numerische Schleife bezeichnet werden kann. Deren Bandbreite ist im Großen und Ganzen durch den ersten Schleifenfilter FLF eingestellt. Wenn man keinen aufwendigen und unflexiblen spannungsgesteuerten Kristalloszillator (VCXO) oder ähnliches verwendet, führt der zahlgesteuerte Oszillator NCO jedoch seinen eigenen signifikanten Betrag an Phasenrauschen, d.h. Jitter ein. Der dominante Mechanismus dafür ist typischerweise der Prozeß des Ausrichtens (d.h. Inübereinstimmungbringen) der Flanken des erzeugten Takts IC auf die Flanken oder interpolierten Phasen des Haupttakts LC. Aus diesem Grund wird der NCO-Jitter als Ausrichtungsjitter bezeichnet. Der Ausrichtungsjitter ist dem Entwickler bekannt und ist zumindest teilweise beeinflußbar. Ein Verfahren, diesen zu beeinflussen, ist es, eine Art von Formung und/oder Glättung des Jitterspektrums innerhalb des NCO durchzuführen, wie es bei dem Hochleistungs-NCO der vorliegenden Erfindung getan wird (nachher beschrieben).
  • Der zweite Block SBLK verriegelt auf den Zwischentakt IC und vervielfacht diesen wahlweise und schwächt Hochfrequenz-Jitter ab. Da der NCO vorzugsweise Gebrauch macht von einer Jitterspektrumformung, wo der Ausrichtungsjitter zu hohen Frequenzen hin versetzt wird, kann eine relativ hohe Eckfrequenz für den zweiten Block gewählt werden, z.B. 100 kHz. Der zweite Block umfaßt typischerweise eine phasenverriegelte Schleife, welche als Analogschleife bezeichnet werden kann. Deren Bandbreite wird im Großen und Ganzen durch den zweiten Schleifenfilter SLF eingestellt. Der zweite Block SBLK macht vorzugsweise Gebrauch von einem spannungsgesteuerten Oszillator VCO, so wie einem Ringoszillator, welcher billig ist, einen breiten Frequenzbereich hat, und auf einem Chip integrierbar ist. Dieser gestattet auch die Verwendung herkömmlicher und vorentwickelter Bausteine für den zweiten Block. Unglücklicherweise fügt auch diese Art von Oszillator dem Signal einen weiteren Betrag an Jitter hinzu. Dieser intrinsische VCO-Jitter ist jedoch leicht abzuschwächen durch Rückkoppeln des Signals. Ein Verwenden des zweiten Schleifenfilters SLF zum Entfernen von sowohl dem Ausrichtungsjitter als auch dem VCO-Jitter erfordert einen Kompromiß für die Eigenschaften dieses Filters. Zum Wegfiltern des Ausrichtungsjitter ist ein schmaler Tiefpaßfilter am besten, aber zum Wegfiltern des VCO-Jitter ist ein breiter Filter am besten, da er im Rückkopplungspfad des VCO angeordnet ist. In der Tat ist eine harte Rückkopplung mit einem Verstärkungsfaktor der geschlossenen Schleife von 1 die beste Methode, um auf den VCO-Jitter abzuzielen. Auch beeinflußt die erwünschte Bandbreite des Hybrid-Synchronisierers der vorliegenden Erfindung die Wahl der Eckfrequenz des zweiten Schleifenfilters SLF.
  • Der Hybrid-Synchronisierer der vorliegenden Erfindung verhält sich unterschiedlich gegenüber an verschiedenen Punkten in den Schaltkreis eingeführtem Jitter, und in verschiedenen Frequenzbändern. Die vier am meisten signifikanten Jitterquellen sind die Zeitreferenz TR, der zahlgesteuerte Oszillator NCO, der stabile Takt SC und der spannungsgesteuerte Oszillator VCO. Die zwei am meisten signifikanten Parameter, die die Jitterabschwächung beeinflussen, sind die Bandbreite der numerischen Schleife und die Bandbreite der Analogschleife. Mit einer Bandbreite der numerischen Schleife von z.B. 10 Hz und einer Bandbreite der Analogschleife von z.B. 100 kHz bestehen drei verschiedene Frequenzbänder.
  • In dem niedrigsten Band, z.B. unter 10 Hz, steuert der Hybrid-Synchronisierer seiner Zeitreferenz TR und dem Ausrichtungsbitter nach. Jedoch kann der Ausrichtungsjitter in diesem Band vernachlässigbar gemacht werden durch Ausüben einer geeigneten Beeinflussung seines Spektrums innerhalb des NCO. Jitter von dem stabilen Takt SC wird abgeschwächt durch die Wirkung von Rückkopplung über die numerische Schleife. VCO-Jitter ist schwerlich abzuschwächen durch die Wirkung von Rückkopplung über die Analogschleife. Folglich kann niederfrequenter Jitter auf der Zeitreferenz TR der signifikanteste Jitter sein, der zur Ausgabe OC durchgelassen wird.
  • Im mittleren Band, z.B. 10 Hz bis 100 kHz, gehen der Ausrichtungsjitter und jedweder Jitter auf dem stabilen Takt SC beide ohne Abschwächung zur Ausgabe OC durch. Es ist aus diesem Grund, dass der stabile Takt SC vorzugsweise von einem Kristalloszillator geschöpft wird. Jitter von der Zeitreferenz TR wird abgeschwächt durch den ersten Schleifenfilter FLF, und VCO-Jitter wird abgeschwächt durch Rückkopplung um die Analogschleife.
  • Im höchsten Band, z.B. oberhalb 100 kHz, ist es der VCO-Jitter, der geradwegs zur Ausgabe OC durchgeht. Jedoch hilft die negative Steigung des VCO-Jitterspektrums, dessen Beitrag in diesem Band zu mäßigen. Jitter von der Zeitreferenz TR ist schwerlich abzuschwächen durch den ersten Schleifenfilter FLF. Der Ausrichtungsjitter und jedweder Jitter auf dem stabilen Takt SC werden beide durch den zweiten Schleifenfilter SLF abgeschwächt.
  • Man bemerke, dass der Hybrid-Synchronisierer Aussicht hat auf geringeres Rauschen nahe der Phase und geringere Schwingungsempfindlichkeit als VCXO-basierte PLLs. Es gibt zwei Gründe dafür. Der erste ist, dass der Kristalloszillator, der den stabilen Takt SC erzeugt, ein freilaufender sein kann. Der zweite ist, dass er Gebrauch machen kann von einem Kristall, der für hohe Güte geschnitten ist, anstelle für Frequenzgenauigkeit über einen Temperaturbereich.
  • Jitterspektren
  • Die 4A-4E zeigen Ergebnisse, die erhalten worden sind durch Simulieren des Hybrid-Synchronisierers der vorliegenden Erfindung unter verschiedenen Bedingungen. Alle diese Figuren sind Graphen, die im gleichen doppelt logarithmischen Koordinatensystem dargestellt sind, mit der in Hertz gemessenen Frequenz auf der X-Achse und dem Jitter auf der Y-Achse. Jede dieser Figuren umfaßt fünf Kurven: die spektrale Dichte des intrinsischen Ausgabejitters OJ des Hybrid-Synchronisierers, die spektrale Dichte des Ausrichtungsjitters JJ, die spektrale Dichte des gefilterten Ausrichtungsjitters FJJ, die spektrale Dichte des VCO-Jitters VJ und die spektrale Dichte des gefilterten VCO-Jitters FCJ.
  • Der intrinsische Ausgabejitter OJ ist gemessen als die Ausgabe des Hybrid-Synchronisierers der vorliegenden Erfindung, der Ausrichtungsjitter JJ ist gemessen über dem zahlgesteuerten Oszillator NCO, wobei dessen Steuereingabe statisch gehalten ist, und der VCO-Jitter VJ ist gemessen an der Ausgabe des spannungsgesteuerten Oszillator VCO, wobei dessen Steuereingabe statisch gehalten ist. Der gefilterte Ausrichtungsjitter FJJ ist der Teil des Ausgabejitters OJ, der vom Ausrichtungsjitter JJ herrührt, und der gefilterte VCO-Jitter FVJ ist der Teil des Ausgabejitters, der vom VCO-Jitter VJ her stammt.
  • Alle Simulationen sind vorgenommen worden mit einer Kaskadenform, wie in 2B gezeigt. Die einzigen Unterschiede zwischen den Simulationen sind die Ordnung der innerhalb des zahlgesteuerten Oszillators NCO durchgeführten Rauschformung und die Eckfrequenz der Analogschleife.
  • Die 4A und 4B sind die Ergebnisse der Durchführung von Rauschformung erster Ordnung mit Eckfrequenzen von 10 kHz und 100 kkHz. Der Ausrichtungsjitter JJ ist der gleiche für beide Simulationen, da er nur durch die Ordnung der Rauschformung beeinflußt ist. Der Effekt der Rauschformung ist leicht zu sehen, da der Ausrichtungsjitter bei höheren Frequenzen viel größer ist. Der VCO-Jitter ist auch der gleiche bei beiden Simulationen, da er durch irgendeinen der variablen Parameter bei der Simulation nicht beeinflußt ist. Wie zu sehen, ist der VCO-Jitter für niedrige Frequenzen schlechter.
  • Der gefilterte Ausrichtungsjitter FJJ ist Ergebnis eines Sendens des Ausrichtungsjitters JJ durch den zweiten Block SBLK, der ein Schleifenfilter SLF mit einer effektiven Tiefpaßeckfrequenz von 10 kHz bzw. 100 kHz umfasst. Wegen der positiven Steigung des Ausrichtungsjitterspektrums JJ steigt die Spitzendichte des gefilterten Ausrichtungsjitters FJJ mit der effektiven Eckfrequenz des Schleifenfilters SLF.
  • Der gefilterte VCO-Jitter zeigt das Ergebnis der Rückkopplungsschleife 112 und des zweiten Schleifenfilters SLF. Wegen der negativen Steigung des VCO-Jitterspektrums nimmt die Spitzendichte des gefilterten VCO-Jitters FVJ ab, wenn die effektive Eckfrequenz des zweiten Schleifenfilters SLF vergrößert wird. Weil dieses Verhalten das Gegenteil des Verhaltens des gefilterten Ausrichtungsjitters ist, legt dies nahe, dass eine Balance zwischen der Filterung des Ausrichtungsjitters und der Filterung des VCO-Jitters zu finden ist.
  • Wie vom Graphen des Ausgabejitters OJ zu sehen ist, ist das beste Ergebnis der zwei Simulationen mit Rauschformung erster Ordnung 4B, wo die Eckfrequenz der Analogschleife 100 kHz ist.
  • In den 4C, 4D und 4E sind die gleichen Simulationen durchgeführt, aber nun wird eine Rauschformung zweiter Ordnung in dem zahlgesteuerten Oszillator NCO durchgeführt. Die Eckfrequenz des zweiten Schleifenfilters SLF ist 10 kHz, 100 kHz und 130 kHz bei diesen drei Simulationen. Der Ausrichtungsjitter JJ ist der gleiche für alle drei Simulationen, aber verglichen mit den Simulationen 4A und 4B ist der Effekt der Rauschformung zweiter Ordnung anstelle einer Formung erster Ordnung offensichtlich. Der in zweiter Ordnung rauschgeformte Ausrichtungsjitter JJ ist in wirksamerer Weise zu hohen Frequenzen hin verschoben, und die Steigung ist steiler.
  • Als eine Konsequenz des besser geformten Ausrichtungsjitter JJ ist der gefilterte Ausrichtungsjitter FJJ bei den Simulationen 4C und 4D kleiner als bei den entsprechenden Simulationen 4A und 4B.
  • Der VCO-Jitter VJ ist noch der gleiche wie in den 4A und 4B, da er durch die variablen Parameter nicht beeinflußt ist. Daher ist auch der gefilterte VCO-Jitter FVJ der gleiche bei den Simulationen mit der gleichen Eckfrequenz.
  • Weil der intrinsische Ausgabejitter OJ hauptsächlich die Summe des gefilterten Ausrichtungsjitter FJJ und des gefilterten VCO-Jitter FVJ ist, wird der Ausgabejitter OJ mit der Rauschformung zweiter Ordnung der Simulationen 4C und 4D kleiner als bei den Simulationen 4A und 4B, obwohl der Unterschied für die Simulationen mit einer Eckfrequenz der Analogschleife von 10 kHz vernachlässigbar ist.
  • Betrachtet man die Ordnung der von dem zahlgesteuerten Oszillator NCO durchgeführten Rauschformung, kann der Schluß gezogen werden, dass eine höhere Ordnung besser ist, zumindest bis zu dem Punkt, wo die Ordnung auf die einer Filterdämpfung der Analogschleife bei einem Ansprechen mit geschlossener Schleife paßt. Der Nachteil davon ist natürlich ein kostspieligerer Schaltkreis. In Hinblick auf die Wahl einer Eckfrequenz für die Analogschleife ist die Schlußfolgerung, dass ein Kompromiß geschlossen werden muß. Niedrigere Eckfrequenzen ergeben mehr Abschwächung des Ausrichtungsjitters JJ, aber weniger Abschwächung des VCO-Jitters VJ. Umgekehrt, geben höhere Eckfrequenzen mehr Abschwächung des VCO-Jitters VJ, aber weniger Abschwächung des Ausrichtungsjitters JJ. Eine qualifizierte Auswahl der Eckfrequenz ist eine Frequenz nahe dort, wo der Graph VJ des VCO-Jitters sich mit dem Graph JJ des Ausrichtungsjitters schneidet.
  • Die Simulation 4E zeigt das Ergebnis eines solchen qualifizierten Kompromisses in Bezug auf das Auswählen einer Eckfrequenz für die Analogschleife. Die Eckfrequenz wird eingestellt auf 130 kHz, und der zahlgesteuerte Oszillator NCO liefert eine Rauschformung zweiter Ordnung.
  • Die spektrale Dichte des Ausgabejitter OJ ist die beste verglichen mit den anderen Simulationen 4A-4D, unter dem Gesichtspunkt des Signal/Rausch-Verhältnisses gesehen. Die Spitzendichte des Ausgabejitters OJ in der Simulation 4E ist ungefähr dreißig mal kleiner als die Spitzendichte des Ausgabejitters OJ der Simulationen 4A und 4C, wo die Eckfrequenz 10 kHz ist. Gleichzeitig erscheint diese Spitze bei ungefähr 100 kHz in der Simulation 4E, während sie bei ungefähr 5 kHz in den Simulationen 4A und 4C erscheint. Das Letztere ist bei weitem das schlechteste in Bezug auf z.B. Audio- und Videoanwendungen.
  • Ein weiterer wichtiger Aspekt, wenn man die Bandbreite der Analogschleife betrachtet, ist die Empfindlichkeit des Schaltkreises gegen Störungen durch Stromversorgungsrauschen, Substratrauschen, kapazitives und induktives Übersprechen, Vibration, etc. Rückkopplung mindert all diese Effekte, was dafür spricht, die Analogschleifenbandbreite so groß wie möglich zu machen, innerhalb der übrigen Beschränkungen.
  • Weil er die Analogschleifenbandbreite von der Referenzjitterabschwächung trennt, gestattet der Hybrid-Synchronisierer robuste Auslegungen mit hohen Größen an Rückkopplung, die den spannungsgesteuerten Oszillator diszipliniert.
  • NCOs nach dem Stand der Technik
  • Durch die obige Beschreibung des Hybrid-Synchronisierers ist ein zahlgesteuerter Oszillator NCO mit dem ersten Block FBLK versehen worden. Ein zahlgesteuerter Oszillator ist ein Prozeß oder ein Schaltkreis, der durch einen Haupttakt getaktet ist und einen Ereignistakt erzeugt. Diese Takte sind typischerweise rechteckige Schwingungsformen. Die Kanten des Ereignistakts werden ausgerichtet (d.h. in Übereinstimmung gebracht) mit Kanten oder interpolierten Phasen des Haupttakts. Eine numerische Steuereingabe stellt die Frequenz oder Periode des Ereignistakts, bezüglich der des Haupttakts, mit beliebig hoher Präzision ein. Zahlgesteuerte Oszillatoren, wie oben beschrieben, sind auch als digital gesteuerte Oszillatoren und Bruchzahlfrequenzteiler bezeichnet worden. Allgemein bekannte zahlgesteuerte Oszillatoren fallen in drei Kategorien, die in den 5A-5C gezeigt sind.
  • 5A zeigt einen phasenakkumulierenden zahlgesteuerten Oszillator. Der umfaßt einen Integrator INT, welcher durch den Haupttakt getaktet ist und Frequenzsteuerwerte akkumuliert. Der Ereignistakt wird erzeugt als das werthöchste Bit des Ausgabewerts des Integrators. Die Ausgabefrequenz hängt von dem verwendeten spezifischen numerischen Format ab, und kann z.B. berechnet werden als der Frequenzsteuerwert multipliziert mit der Haupttaktfrequenz geteilt durch die N-te Potenz von 2, wobei N die Anzahl der Bit ist. Somit bestimmt die Bitbreite die für den Ereignistakt mögliche niedrigste Frequenz als die Frequenz des Haupttakts geteilt durch die N-te Potenz von 2, während die höchste mögliche Frequenz des Ereignistakts der Haupttakt geteilt durch 2 ist. Ein Nachteil von phasenakkumulierenden NCOs ist, dass die Ereignistakte, die sie erzeugen, unrein sind, sie enthalten diskrete spektrale Reste von Schwebungsfrequenzen.
  • 5B zeigt einen zahlgesteuerten Flankenquoten-Oszillator. Der umfaßt einen Wortlängenreduzierer WR, der nicht ganzzahlige Frequenzsteuerwerte in ganze Zahlen umwandelt. Die Ausgabe N des Wortlängenreduzierers WR wird zu einem Block gesendet, welcher für jeweils G Haupttaktperioden N Ereignistaktperioden ausgibt. Der Wert G ist eine vordefinierte Basiszahl und definiert die für den Ereignistakt mögliche niedrigste Frequenz als die Frequenz des Haupttakts geteilt durch G. Diese Ereignistaktfrequenz wird erreicht durch Eingeben eines Frequenzsteuerwerts von 1.
  • Die für den Ereignistakt mögliche höchste Frequenz ist, wenn die Frequenzsteuerung auf G eingestellt wird, so dass ein Ereignistakt mit derselben Frequenz wie der Haupttakt erzeugt wird. NCOs dieser Art können bessere Ergebnisse geben als phasenakkumulierende NCOs, aber bieten doch nur ein bescheidenes Maß der Beeinflussung über das Jitterspektrum im erzeugten Ereignistakt.
  • 5C zeigt einen Dividierer-basierten zahlgesteuerten Oszillator. Der umfaßt einen Wortlängenreduzierer WR, welcher nicht-ganzzahlige Periodensteuerwerte in ganzzahlige umwandelt, und einen Multi-Modulus-Teiler. Der Wortlängenreduzierer WR ist typischerweise ein Rauschformer, z.B. ein Delta-Sigma-Modulator. Der Ereignistakt wird erzeugt als der Haupttakt geteilt durch die Ausgabe N des Wortlängenreduzierers WR. Die höchste mögliche Frequenz des Ereignistakts ist begrenzt durch die augenblickliche Spitzenamplitude des Rauschens vom Rauschformer. Die niedrigste mögliche Frequenz hängt ab von der Auflösung der Periodensteuerung und hat keine theoretische Grenze. Solche Dividierer-basierte NCOs ergeben ein hohes Maß an Beeinflussung über das Jitterspektrum. Dies hat sie populär gemacht bei Anwendungen so wie bei einer Bruchzahl-N-Freqenzsynthese, wo Taktreinheit wichtig ist. Ein Nachteil von solchen NCOs ist, dass das durch den Wortlängenreduzierer WR eingeführte Rauschen durch den Dividierer integriert wird bevor es als Jitter erscheint. Deshalb ist ein Rauschformer dritter Ordnung erforderlich, um eine Jitterformung zweiter Ordnung zu erreichen. Ein weiterer Nachteil ist, dass der augenblickliche Spitzenjitter nicht eng begrenzt wird, wiederum aufgrund der integrierenden Wirkung des Dividierers.
  • Wie zu sehen ist, sind verschiedene Arten von zahlgesteuertem Oszillator schon im Stande der Technik verbreitet, aber alle von diesen haben Nachteile der einen oder anderen Art. Ein neuer Typ von zahlgesteuertem Oszillator mit weniger Nachteilen wird nun beschrieben werden.
  • Zahlgesteuerte Hochleistungsschwingung
  • Ein zahlgesteuerter Oszillator gemäß einer Verbesserung leitet zuerst einen Strom von Haupttaktzeigern MCP von einer Periodensteuereingabe PC ab durch einen Prozeß, der eine Anhäufungs-/Integrations- und Auflösungsreduzierung umfaßt. Dann bildet er eine Ereignistaktausgabe EC durch Auswählen derjenigen Flanken oder interpolierten Phasen eines bereitgestellten Haupttakts MC, welche durch die Haupttaktzeiger MCP angezeigt werden.
  • Solch ein Oszillator kann als zahlgesteuerter Hochleistungsoszillator oder einfach als Hochleistungs-NCO bezeichnet werden.
  • Ein Hochleistungs-NCO gemäß der vorliegenden Verbesserung ist wohlgeeignet zur Verwendung als NCO im Hybrid-Synchronisierer der vorliegenden Erfindung. Jedoch wird hervorgehoben, dass er in keiner Weise auf eine solche Verwendung begrenzt ist, sondern auch in anderen Schaltungen und Anwendungen verwendet werden kann. In der Tat kann der Hochleistungs-NCO Takte bereitstellen, die in vielen Anwendungen von ausreichender Qualität sind, dass sie direkt nutzbar sind, d.h. ohne irgendeine zusätzliche Jitterfilterung. Dies ist insbesondere so, wenn der Haupttakt MC ein hochauflösender Mehrphasentakt ist.
  • 6A zeigt ein bevorzugtes Beispiel des Hochleistungs-NCO der vorliegenden Verbesserung. Der umfaßt einen Akkumulator ACC, einen Auflösungsreduzierer RR und einen Taktgeber CR, alle sequentiell angeordnet entlang dem Signalpfad von einem Periodensteuersignal PC zu einem Ereignistaktsignal EC. Das Signal zwischen dem Akkumulator ACC und dem Auflösungsreduzierer RR ist ein Strom von Zielzeiten TT, und das Signal zwischen dem Auflösungsreduzierer RR und dem Taktgeber CR ist ein Strom von Haupttaktzeigern MCP. Zusätzlich zu seiner Haupttaktzeigereingabe MCP empfängt der Taktgeber CR auch einen Haupttakt MC.
  • Wie ersichtlich werden wird, wird, weil die Auflösungsreduzierung nach der Anhäufung vorgenommen wird, der zugehörige Quantisierungsfehler nicht integriert bevor er als Jitter erscheint. Deshalb erfordert z.B. eine Jitterspektrumformung zweiter Ordnung nur einen Rauschformer zweiter Ordnung.
  • Nebenbei sei bemerkt, dass der Auflösungsreduzierer RR alternativ vor dem Akkumulator angeordnet werden kann. Dies ist jedoch nicht ein bevorzugtes Beispiel, und wird nicht im einzelnen beschrieben.
  • Der Haupttakt MC kann z.B. ein vorzugsweise von einem Kristalloszillator hergeleitetes Rechtecktaktsignal, ein Mehrphasentakt oder andere Arten von geeigneten Taktformen umfassen. Der Periodensteuerwert PC hat einen ganzzahligen Teil und einen bruchzahligen Teil, z.B. 2,6. Die Periodensteuerung PC bezeichnet die Anzahl von Perioden des Haupttakts MC für jede ideale Ausgabeperiode, obwohl die Flanken des realen Ausgabeereignistakts EC den Flanken des Haupttakts MC folgen müssen. Der Ausgabeereignistakt EC ist dabei typischerweise ein rechteckförmiges Taktsignal mit einer mittleren Frequenz gleich der Frequenz des Haupttakts MC geteilt durch den als Periodensteuerung PC gegebenen Wert.
  • Der Akkumulator ACC wird durch den Ereignistakt EC getriggert. Dies bedeutet, dass der Akkumulator ACC bei jeder Periode des Ereignistakts EC eine Anhäufung durchführt. Dabei zeigen die Zielzeiten TT die Zeiten, ausgedrückt in Bezug auf einen wachsenden Zählwert von Flanken des Haupttakts MC an, zu denen ein ideales Ausgabetaktereignis auftreten sollte. Die Kapazität des Akkumulators ACC ist vorzugsweise mehr als zwei Mal der Maximumwert des Periodensteuersignals PC, so dass es möglich gemacht wird, Zahlen hinzuzufügen jeweils mit dem Wert des Periodensteuersignals PC. Da der Akkumulator ACC natürlich nicht eine unendliche Auflösung hat, werden dessen Ausgabezielzeiten TT einen Maximumwert haben, z.B. 8,0, nach deren Erreichen sie automatisch zyklisch durchwechseln, wieder von 0,0 beginnend. Der Akkumulator ACC kann als einem Integrierer äquivalent angesehen werden.
  • Ein Hauptzweck des Auflösungsreduzierers RR ist es, die Auflösung zu vermindern, z.B. durch Abschneiden oder Runden der nicht-ganzzahlige Werte aufweisenden Zielzeiten TT auf ganzzahlige Werte aufweisende Haupttaktzeiger MCP. Es sind viele verschiedene Ausführungsbeispiele des Auflösungsreduzierers RR möglich. Bevorzugte Ausführungsbeispiele können "geditherte" Quantisierung und/oder eine Fehlerrückkopplung umfassen, um den Quantisierungsfehler und somit den Jitter, der bei einem einfachen Abschneiden erzeugt wird, zu glätten oder zu formen. Die Auflösung der Haupttaktzeiger MCP ist nicht notwendigerweise so groß wie die Auflösung der Zielzeiten TT, da die Haupttaktzeiger MCP stets ganzzahlige Werte haben werden. Durch Umwandeln einer einen nichtganzzahligen Wert aufweisenden Zielzeit in einen einen ganzzahligen Wert aufweisenden Haupttaktzeiger wird ein Zeiger auf eine spezifische Flanke des Haupttakts MC erzeugt.
  • Der Taktgeber CR erzeugt einen Ausgabeereignistakt EC entsprechend seinen Eingaben, d.h. dem Strom von Haupttaktzeigern MCP und dem Haupttakt MC, indem er veranlaßt, dass jeder Haupttaktzeiger dessen korrespondierende Flanke oder interpolierte Phase des Haupttakts MC adressiert. Ausführungsbeispiele des Taktgebers CR können z.B. dieses tun mittels Zählern, Vergleichern, Multiplexern oder anderen geeigneten Komponenten.
  • Zusätzliche Stufen, sowie Filter, Hilfsquantisierer und Sättigungsbegrenzer können an verschiedenen Stellen in das Beispiel von 6A eingefügt werden, ohne die grundlegende Betriebsweise oder Neuheit der Schaltung zu beeinträchtigen.
  • Es sind viele Formen möglich für den Ereignistakt EC. Als am meisten grundlegend kann der eine Einleiterschwingungsform sein, die direkt als Takteingabe für nachfolgende Blöcke verwendet wird. Er kann auch kodiert oder moduliert sein, um ihn geeignet zu machen für eine spezifische Art von Übertragung, oder um ihm weitere Information hinzuzufügen. Er kann auch zusammen mit dem Haupttakt MC verwendet werden, um spezifische Flanken von diesem Takt zu qualifizieren, z.B. als eine Taktfreigabeeingabe. Auch sind Mehrleiterformen möglich, z.B. als Mehrphasentakte. Weiterhin kann jedes Ereignis in dem Ereignistakt EC mehrfache Unterereignisse umfassen, so wie Puls-Bursts anstelle eines einzelnen Pulses, oder kodierte Information.
  • Signalverlauf
  • Aus Gründen der Erläuterung ist eine 6B vorgesehen, die zeigt, wie das Periodensteuersignal PC logisch unterteilt werden kann in Periodensteuerrepräsentationen PCR. Das Periodensteuersignal PC, wie in 6A oben verwendet, mag analog oder digital, kontinuierlich oder diskret sein, oder es mag sich zu beliebigen Zeiten ändern. Es mag so zum Verständnis des Betriebs des Akkumulators beitragen, das Periodensteuersignal PC in exakte zeitbegrenzte Zahlen zu teilen. 6B umfaßt ein Zeitdiagramm, das eine Zeitachse TM und den Ereignistakt EC zeigt. Der Ereignistakt EC ist enthalten, da der Akkumulator ACC durch diesen getaktet wird. Dies bedeutet, dass der Akkumulator ACC eine Anhäufung pro Ereignistaktperiode ECP1...EPCn durchführt. Weiter zeigt das Diagramm einen beispielhaften Verlauf des Periodensteuersignals PC. Zuerst hat es den Wert 2,6, aber innerhalb der zweiten Ereignistaktperiode ECP2 wechselt es auf den Wert 4,3. Die letzte Reihe zeigt, welche Werte tatsächlich zu verschiedenen Zeiten von dem Akkumulator ACC verwendet werden. Diese virtuellen Werte werden als Periodensteuerrepräsentationen PCR bezeichnet, und sie haben eine zeitliche Erstreckung von einer Ereignistaktperiode ECP1...ECPn. Die erste Periodensteuerrepräsentation PCR1 hat den Wert 2,6. Ebenso die nächste Periodensteuerrepräsentation PCR2, da das Periodensteuersignal PC am Beginn der zweiten Ereignistaktperiode ECP2 immer noch den Wert 2,6 hat. Aber da der Periodensteuerwert PC sich vor der dritten Ereignistaktperiode ECP3 geändert hat, bekommt die dritte Periodensteuerrepräsentation PCR3 den Wert 4,3. Dies führt dazu, dass die nachfolgenden Ereignistaktperioden ECP4...ECPn länger sind, und somit auch die Dauer der nachfolgenden Periodensteuerrepräsentationen PCR4...PCRn dehnen.
  • 7 zeigt, wie sich die verschiedenen Signale mit der Zeit entwickeln, und wie der Jitter dem Quantisierungsfehler folgt. Das obere Signal ist der Haupttakt MC. Es ist ein konstant laufender Takt mit einer konstanten Frequenz. In 7 gibt es eine vertikale gestrichelte Führungslinie für jede Periode des Haupttakts MC.
  • Das zweite Signal in 7 ist die Periodensteuerung PC. Dieses Signal ist entweder eine digitale oder eine analoge Repräsentation eines Wertes, der ganzzahlige oder bruchzahlige Teile hat. Bei dem Beispiel von 7 ist dessen Wert vom Anfang 2,6 und wechselt dann auf 4,3.
  • Das dritte Signal repräsentiert die Zielzeiten TT. Dies ist die Ausgabe von dem Akkumulator ACC und die Eingabe zu dem Auflösungsreduzierer RR. Das Zielzeitensignal TT ist entweder eine digitale oder eine analoge Repräsentation von Werten, die ganzzahlige und bruchzahlige Anteile haben. Wie aus 7 zu sehen, ist das Zielzeitensignal TT eine laufende Summe von Periodensteuerwerten. Bei dem Beispiel von 7 ist das Zielzeitensignal TT ausgedrückt modulo 8, aber seine Grenzen können irgendwie sein.
  • Der Zählwert 701 ist einfach ein Zählwert der Perioden des Haupttakts MC modulo 8.
  • Das Zielzeitensignal TT zeigt die Zeiten an, ausgedrückt relativ zum Haupttaktzählwert 701, zu welchen ideale Takte 702 auftreten würden. Zum Beispiel, die erste Zielzeit ist 0,0, und der erste Idealtakt ist beim Zählwert 0,0. Dann wird der Wert des Periodensteuersignals PC mit der ersten Zielzeit akkumuliert, was in einer zweiten Zielzeit 2,6 resultiert, was wiederum bedeutet, dass der zweite ideale Takt beim Zählwert 2,6 auftreten würde. Die nächsten zwei Zielzeitwerte von 5,2 (2, 6+2, 6) und 7,8 (5, 2+2, 6), folgen auch dem idealen Takt 702. Wenn die Addition innerhalb des Akkumulators ACC 8,0 gleich ist oder überschreitet, wird ein Wert von 8,0 von dem Wert subtrahiert. Auf diese Weise ist der fünfte Zielzeitwert von 2,4 erreicht durch Addieren von 2,6 zu 7,8, was 10,4 ergibt, und dann Subtrahieren von 8,0.
  • Das vierte Signal ist das Haupttaktzeigersignal MCP. Dies ist die Ausgabe des Auflösungsreduzierers RR, sowie die Eingabe zum Taktgeber CR. Das Haupttaktzeigersignal MCP ist eine digitale oder analoge Darstellung einer ganzen Zahl. Die von dem Haupttaktzeigersignal MCP repräsentierte ganze Zahl ist der Wert des Zielzeitensignals TT auflösungsreduziert mittels z.B. einer "geditherten" Quantisierung, Rauschformung oder eine beliebige andere Methode des Umwandelns eines nichtganzzahligen Stroms in einen ganzzahligen Strom. Das Haupttaktzeigersignal MCP von 7 zeigt, wie das Ergebnis einer solchen Auflösungsumwandlung aussehen könnte. Das Haupttaktzeigersignal MCP wird im Taktgeber CR als Steuerwert verwendet.
  • Das sechste Signal von 7 ist ein Ereignistakt EC, die Ausgabe des Hochleistungs NCO. Dies ist das Ergebnis eines Kombinierens des Haupttakts MC mit dem Haupttaktzeigersignal MCP. Die Pulse des Ereignistakts EC treten auf bei den durch das Haupttaktzeigersignal MCP angezeigten Haupttaktzählwerten 701 auf. Zum Beispiel ist der erste Haupttaktzeiger MCP null, und der erste Ereignistakt EC tritt bei einem Zählwert 0 auf. Dann führt der durch den Ereignistakt EC getriggerte Akkumulator ACC seine erste Addition durch, was in einem Zielzeitenwert von 2,6 resultiert, was wiederum in einem Haupttaktzeigerwert 3 resultiert. Dies zeigt dem Taktgeber CR an, dass der nächste Ereignistakt EC bei einem Zählwert von 3 auftreten sollte.
  • Die letzte Reihe von 7 ist der Ausrichtungsjitter JJ. Der ist einfach eine Angabe der Zeitdifferenz, auf einer Puls-zu-Puls-Basis, zwischen dem idealen Takt 702 und dem Ereignistakt EC. Diese Zeitdifferenz ist das Phänomen, das Jitter genannt wird. Wie aus 7 zu sehen, ist der Jitter genau dem Quantisierungsfehler gleich. Der Quantisierungsfehler bezieht sich auf die Differenz, unter Ignorieren von Verzögerung, zwischen dem Eingabesignal des Auflösungsreduzierers und seinem Ausgabesignal.
  • Die folgenden Abschnitte beschreiben Beispiele der verschiedenen Blöcke des Hochleitungs-NCO in weitergehender Detaillierung.
  • Auflösungsreduzierung
  • 8A stellt ein Ausführungsbeispiel des Akkumulators ACC und des Auflösungsreduzierers RR unter Verwendung eines "geditherten" Quantisierers zum Beeinflussen des Jitterspektrums dar. Der umfaßt die Eingabeperiodesteuerung PC, welche, wie gesagt, eine digitale oder analoge Repräsentation einer Zahl ist, die sowohl einen ganzzahligen Anteil als auch einen gebrochenzahligen Anteil umfaßt. Das Periodensteuersignal PC wird möglicherweise zu einem Summierungspunkt 801 gesandt, wo es einem Dithering-Signal hinzu addiert wird, das von einer Dithering-Quelle DS stammt, bevor es zu dem Akkumulator ACC gesendet wird.
  • Der Akkumulator ACC umfaßt einen Summierungspunkt 802, einen Verzögerungsblock 804 und einen Rückkopplungspfad 803. Der Verzögerungsblock 804 wird getriggert durch den Ereignistakt EC oder ähnliches, was den Akkumulator ACC veranlaßt, eine Addition pro Ereignistakt EC durchzuführen. Alle Signalpfade innerhalb des Akkumulators ACC haben mindestens die gleiche Datenauflösung wie das Periodensteuersignal PC, was sicherstellt, dass das Zielzeitensignal TT eine digitale oder analoge Repräsentation einer Zahl mit dieser Auflösung oder besser ist.
  • Als nächstes wird das Zielzeitensignal TT in einen "geditherten" Quantisierers DQ gesendet, der als der Auflösungsreduzierer RR von 6A wirkt. Dieser umfaßt einen Quantisierungsblock QU und wahlweise auch einen Summierungspunkt 805, an welchem ein von einer Dithering-Quelle DS abgeleitetes Dithering-Signal zu dem Signal hinzugefügt wird, bevor es quantisiert wird. Die Ausgabe von dem "geditherten" Quantisierer DQ ist eine digitale oder analoge Repräsentation eines ganzzahlige Werte aufweisenden Stroms von Haupttaktzeigern MCP.
  • Die Dithering-Quellen DS sind Pseudo-Zufallszahlen-Generatoren oder irgendwelche anderen geeigneten Quellen, und sie können Filter umfassen, um die Dithering-Signale zu formen. Die gestrichelten Linien der Dithering-Blöcke zeigen an, dass die Dithering-Signale an verschiedenen Punkten in den Pfad eingeführt werden können, einschließlich vor dem Hochleistungs-NCO.
  • Das quantisierte Signal, die Haupttaktzeiger MCP, wird schließlich zu dem Taktgeber CR gesendet, zusammen mit dem Haupttakt MC. Der Taktgeber CR erzeugt aus den zwei Signalen MCP und MC ein Ereignistaktsignal EC. Wegen des (der) hinzugefügten Dithering-Signale(s) wird der Quantisierungsfehler, und dadurch der Ausrichtungsjitter randomisiert, was dessen Spektrum glatt und typischerweise weiß macht.
  • 8B stellt ein bevorzugtes Ausführungsbeispiel des Akkumulators ACC und des Auflösungsreduzierers RR dar, mit einer Rauschformungsschaltung, die als Auflösungsreduzierer RR verwendet wird. Der umfaßt die Periodensteuereingabe PC, welche, wie gesagt, eine digitale oder analoge Repräsentation einer Zahl ist, die sowohl einen ganzzahligen Anteil als auch einen gebrochenzahligen Anteil umfaßt. Dieses Periodensteuersignal PC wird möglicherweise zu einem Summierungspunkt 801 gesendet, wo es einem Dithering-Signal hinzugefügt wird, das von einer Dithering-Quelle DS stammt, bevor es zu dem Akkumulator ACC gesendet wird.
  • Der Akkumulator ACC umfaßt einen Summierungspunkt 802, und einen Verzögerungsblock 804, der in einem Rückkopplungspfad angeordnet ist. Der Verzögerungsblock 804 wird durch den Ereignisblock EC oder ähnliches getriggert, was den Akkumulator ACC veranlaßt, eine Addition pro Ereignistakt EC durchzuführen. Alle Signalpfade innerhalb des Akkumulators ACC haben mindestens die gleiche Datenauflösung wie das Periodensteuersignal PC, was sicherstellt, dass das Zielzeitensignal TT eine digitale oder analoge Repräsentation einer Zahl mit dieser Auflösung oder besser ist.
  • Als nächstes wird das Zielzeitensignal TT in einen Rauschformer NS gesendet, der als der Auflösungsreduzierer RR von 6A dient. Der Rauschformer NS umfaßt einen Quantisierungsblock QU, eine Rauschformungskomponente 902 und wahlweise auch eine Dithering-Quelle DS. Die Ausgabe des Quantisierungsblocks QU wird zu der Rauschformerkomponente 902 zurückgekoppelt. Die Ausgabe vom Rauschformer NS ist eine digitale oder analoge Repräsentation eines ganzzahlige Werte aufweisenden Stroms von Haupttaktzeigern MCP.
  • Die dargestellt Rauschformungsstruktur 902 repräsentiert eine herkömmliche Rauschformungsstruktur, welche z.B. ein Delta-Sigma-Modulator oder irgendeine andere Art von Rauschformungsschaltkreis sein kann. Eine bevorzugte Rauschformungsstruktur 902 hat eine Signaltransferfunktion von eins, aber es sind Rauschformungsschaltkreise mit anderen Signaltransferfunktionen anwendbar.
  • Die Dithering-Quellen DS sind Pseudo-Zufallszahlen-Generatoren oder irgendwelche anderen geeigneten Quellen, und diese können Filter umfassen, um die Dithering-Signale zu formen. Die gestrichelten Linien der Dithering-Blöcke zeigen an, dass das Dithering-Signal an verschiedenen Punkten in den Datenpfad eingeführt werden kann.
  • Das quantisierte Signal, die Haupttaktzeiger MCP, wird schließlich zu einem Taktgeber CR gesendet, zusammen mit dem Haupttakt MC. Der Taktgeber CR erzeugt aus den zwei Signalen MCP und MC ein Ereignistaktsignal EC. Wegen des (der) wahlweise hinzugefügten Dithering-Signale(s) und der Rauschformung des Quantisierungsfehlers, und dadurch des Ausrichtungsjitters, wird das Spektrum des Ausrichtungsjitters geglättet und zu hohen Frequenzen verschoben.
  • 9 zeigt ein Beispiel, wo der Hochleistungs-NCO mit Hilfsausgängen ausgestattet ist. Diese werden gebraucht, z.B. wenn der Hochleistungs-NCO ein Teil eines Kaskadenform-Hybrid-Synchronisierers ist, z.B. eines Hybrid-Synchronsisierers, wie in 2B dargestellt, und oben beschrieben.
  • Die Figur zeigt einen Hochleistungs-NCO, wie oben und nachfolgend beschrieben. Wie beschrieben, hat der eine Periodensteuereingabe PC und eine Ereignistaktausgabe EC. Bei diesem Ausführungsbeispiel gibt er zusätzlich eine Rahmensynchronisierung FS und ein Rückkopplungssignal 111 aus. Wenn der NCO innerhalb eines Kaskadenform-Hybrid-Synchronisierers verwendet wird, wie in 2B gezeigt, wird das Rückkopplungssignal 111 dem ersten Detektor FD des ersten Blocks FBLK zugeführt.
  • Die Erzeugung der Rahmensynchronisierung FS und des Rückkopplungssignals 111 können auf verschiedenen Wegen vorgenommen werden und ist in 9 sehr einfach dargestellt, durch Verwendung eines einfachen Frequenzdividierers. Ein abweichendes und höher entwickeltes Ausführungsbeispiel der Erzeugung der Hilfssignale wird weiter unten unter Bezugnahme auf 13 beschrieben.
  • Bei einigen Anwendungen gibt es ein Bedürfnis, die augenblickliche Spitzenamplitude des Jitters zu mäßigen, Z.B. so dass ein folgender Phasendetektor nicht aus seinem Linearbereich getrieben wird. Einiges an Mäßigung kann erreicht werden durch Einschließen von Polen in der Rauschformungsfunktion. Größere Mäßigung kann erreicht werden durch harte Begrenzung in dem Auflösungsreduzierer RR. Dies gestattet es auch, dass die Frequenz des Ereignistakts EC sich der des Haupttakts MC enger annähert.
  • 10 zeigt, wie ein harter Begrenzer in den Auflösungsreduzierer RR eingefügt werden kann. Der Begrenzer kontrolliert den Quantisierungsfehler, wobei er die augenblickliche Amplitude des Ausrichtungsjitters direkt begrenzt. Es ist sogar möglich, eine separate Spektralformung auf die durch den Berenzer eingeführte Fehlerkomponente anzuwenden.
  • Der Auflösungsreduzierer von 10 umfaßt einen Rauschformer NS, dessen Ausgabe zu einem harten Begrenzer HL gesendet wird. Der harte Begrenzer HL hat auch einen Eingang, der mit dem Eingang des Rauschformers NS verbunden ist. Die Eingabe des Rauschformers NS ist die Ausgabe des Akkumulators ACC, d.h. das Zielzeitensignal TT. 10 umfaßt weiterhin eine zusätzliche Rauschformungskomponente HLNS. Die gestrichelten Linien der zusätzlichen Rauschformungs komponente HLNS implizieren, dass der nicht immer notwendig ist.
  • Der Rauschformer NS von 10 umfaßt eine Dithering-Quelle DS, einen Quantisierer QU und eine detaillierte Ansicht einer bevorzugten Rauschformungskomponente 902. Der harte Begrenzer HL umfaßt einen Quantisierer HLQ, eine harte Begrenzungsfunktion HLF und zwei Summierungspunkte 1001, 1002.
  • Da der harte Begrenzer HL somit Zugang hat zu sowohl der Eingabe als auch der Ausgabe des Rauschformers NS, ist er in der Lage, die Differenz zwischen diesen zu begrenzen, und dadurch die Spitzenamplitude des Ausrichtungsjitter zu begrenzen.
  • Wenn die zuzuführenden begrenzenden Werte ganze Zahlen sind, kann der harte Begrenzer HL vereinfacht werden durch Entfernen des Quantisierers HLQ und der zwei summierenden Punkte 1001, 1002.
  • Es ist auch möglich, eine harte Begrenzungsfunktion direkt in den Quantisierungsblock eines Rauschformers einzufügen. Dies ist wohlbekannt auf dem Gebiet der Delta-Sigma-Modulation.
  • Taktgabe
  • Der Strom von Haupttaktzeigern MCP kann auf viele verschiedene Weisen zu einem Ereignistakt EC gemacht werden. Ein Weg ist es, ihn zu differenzieren, indem der Wert eines jeden Zeigers von dem seines Vorgängers abgezogen wird, und den differenzierten Strom auf den Steuereingang eines den Haupttakt MC teilenden Multi-Modulus-Dividierers zu geben. Die 11A-11C stellen drei andere Wege dar, den Ereignistakt EC hervorzubringen.
  • 11A zeigt ein Vergleicher-basiertes Ausführungsbeispiel eines Taktgebers CR. Dieser umfaßt einen Zähler CNT und einen Vergleicher COM. Der Zähler CNT hat als Eingabe den Haupttakt MC, und der Vergleicher COM hat als Eingaben den Strom von Haupttaktzeigern MCP und die Ausgabe des Zählers CNT. Die Ausgabe des Vergleichers COM ist der Ereignistakt EC.
  • Der Zähler CNT ist ein umlaufender Zähler, welcher vorzugsweise die gleiche Kapazität hat wie die Haupttaktzähler. Der Vergleicher COM kann von jedweder geeigneter Art sein, einschließlich, aber nicht ausschließlich, Typen von Identitäts-Vergleichern und Typen von Modulo-Magnitude-Vergleichern. Bei jedem Haupttakt MC vergleicht der Vergleicher COM die Werte des Zählers CNT und den laufenden Haupttaktzeiger. Wenn die gleich sind, wird ein Puls des Ereignistakts EC erzeugt.
  • 11B zeigt ein Multiplexer-basiertes Ausführungsbeispiel eines Taktgebers CR. Der umfaßt einen Multiplexer MPX. Dem Multiplexer MPX werden die Haupttaktzeigersignale MCP und der Haupttakt MC, welcher in diesem Falle ein Mehrphasen-Haupttakt MMC ist, eingegeben. Die Ausgabe des Multiplexers MPX ist das Ereignistaktsignal EC.
  • Ein Mehrphasen-Haupttakt MMC kann physikalisch erzeugt und verwirklicht werden auf verschiedenen Wegen, von denen einer ist wie folgt: Der Mehrphasen-Haupttakt MMC umfaßt eine Anzahl von Leitungen, die jeweils einen Takt führen. Die Takte auf den verschiedenen Leitungen haben alle die gleiche Frequenz, aber verschiedene Phasenverschiebungen. Ein Mehrphasen-Haupttakt, der z.B. acht verschiedene Takte jeweils mit einer Frequenz von z.B. 1 MHz umfaßt, aber auch um 45° zueinander phasenverschoben, kann interpretiert werden als ein einziger Takt mit einer Frequenz von 8 MHz. Solch ein Mehrphasen-Haupttakt MMC kann erhalten werden von einer Mehrstufen-Verzögerungsleitung, von einem Ringoszillator, von einer verzögerungsverriegelten Schleife, oder von einer getakteten Status-Maschine, oder anderen. Der Multiplexer MPX läßt den Haupttaktzähler eine der Phasen des Mehrphasen-Haupttakts MMC auswählen.
  • 11C zeigt ein Ausführungsbeispiel des Taktgebers CR, der eine Kombination der Ausführungsbeispiele von 11A und 11B ist. Der umfaßt einen Steuerblock CB, einen Multiplexer MPX und eine Kette von Dividierern 1101...1104. Der Haupttakt MC taktet den ersten Dividierer 1101, welcher einen lokalen Mehrphasen-Takt ausgibt, der vier um 90° zueinander phasenverschobene Komponenten aufweist. Die Ausgaben der anderen Dividierer 1102...1104 werden zu dem Steuerblock CB genommen, ebenso wie das Haupttaktzeigersignal MCP. Der Multiplexer MPX wählt dynamisch aus zwischen den vier Taktphasen und einem Null-Signal, unter Steuerung des Steuerblocks CB. Die Ausgabe des Multiplexers MPX ist der Ereignistakt EC.
  • Der Multiplexer MPX arbeitet in der gleichen Weise wie das Ausführungsbeispiel von 11B. Der Steuerblock CB wird verwendet, um zu steuern, wann der Multiplexer freigegeben wird. Dies ist notwendig, wenn der maximal mögliche Wert des Haupttaktzeigers höher ist als die Zahl der verschiedenen Phasen des Mehrphasen-Haupttakts MMC. Der Steuerblock CB kann einen Pipeline-Vergleicher umfassen. Ein Zusatznutzen dieses Ausführungsbeispiels verglichen mit z.B. dem Ausführungsbeispiel von 11A ist, dass er mit Haupttakten von viel höheren Frequenzen arbeiten kann.
  • Die Ausführungsbeispiele der 11A-11C richten den Ereignistakt BC auf die Flanken des Haupttakts MC aus. Es sind Varianten möglich, bei welchen der Flankenauswahlschritt gefolgt ist von oder kombiniert ist mit einem Phaseninterpolationsschritt. Paare von aufeinanderfolgenden Flanken können auf der Basis der werthöchsten Bit der Haupttaktzeiger MCP ausgewählt werden, wobei eines oder mehrere der wertniedrigsten Bits eine Interpolation zwischen diesen Flanken steuert. Wie bekannt ist, kann eine Phaseninterpolation auf einer Vielzahl von Wegen erreicht werden, einschließlich durch Summieren von mit verschiedenen Phasen versehenen, finite Steigungen aufweisende Kopien des Haupttakts.
  • Zweistufenschaltungen
  • 12 zeigt ein Beispiel, wo der Auflösungsreduzierer RR und der Taktgeber CR in zwei Stufen geteilt sind. Grundsätzlich umfaßt die Figur einen Zweistufen-Auflösungsreduzierer TSRR und einen Zweistufen-Taktgeber TSCR. Die Eingabe des Zweistufen-Auflösungsreduzierers TSRR ist das Zielzeitensignal TT, und die Ausgabe des Zweistufen-Taktgebers TSCR ist der Ereignistakt EC, sowie ein optionaler Basistakt BC.
  • Der Zweistufen-Auflösungsreduzierer TSRR umfaßt einen Wort-Splitter WS und eine Rauschformungseinheit NSU. Der Wort-Splitter WS splittet das Zielzeitensignal TT in einen ganzzahligen Anteil, der ein Strom von Basis-Haupttaktzeigern BMCP ist, und einen gebrochen zahligen Anteil, welcher zu der Rauschformungsschaltung NSU gesendet wird. Dieser Ansatz macht die Verwirklichung von Rauschformung und optionaler harter Begrenzung weniger kompliziert, da es jetzt nur der gebrochenzahlige Anteil ist, der zu verarbeiten ist, anstelle von Zahlen beliebiger Größe. Die Rauschformungseinheit NSU kann jedwede der oben als Rauschformer NS in 8B beschriebenen Arten sein, oder andere geeignete Rauschformungseinheiten, und kann einen harten Begrenzer HL umfassen, z.B. wie beschrieben unter Bezugnahme auf 10 weiter oben. Die Ausgabe der Rauschformungseinheit NSU ist ein ganzzahlige Werte aufweisender Strom von Haupttaktzeigerkorrekturen MCPC, welche zusammen mit den Basis-Haupttaktzeigern BMCP Zeiger des Haupttakts MC bilden.
  • Der Zweistufen-Taktgeber TSCR umfaßt einen Basistaktgeber BCR und einen Taktkorrigierer CC. Zusätzlich zu den Basishaupttaktzeigern BMCP und den Haupttaktzeigerkorrekturen MCPC empfängt er den Haupttakt MC. Die Basishaupttaktzeiger BMCP werden dem Basistaktgeber BCR eingegeben, welcher einen Basistakt BC erzeugt, indem er sie als Zeiger auf Flanken des Haupttakts MC verwendet. Der Basistakt BC wird dem Taktkorrigierer CC eingegeben, welcher die durch die Haupttaktzeigerkorrekturen MCPC gegebene Information auf diesen anwendet. Der Taktkorrigierer CC kann verwirklicht werden als eine variable Verzögerung, aber es sind auch andere Verwirklichungen möglich. Der Basistakt BC ist bei einigen Anwendungen auch um seiner selbst Willen nützlich, und ist daher als eine optionale Ausgabe des Taktgebers CR gezeigt. Er ist regulärer als der Ereignistakt EC und ist daher mehr geeignet bei solchen Dingen, wie die Regulierung von Signalströmen in Pipeline-Schaltkreisen, welchen den Akkumulator ACC und den Auflösungsreduzierer RR enthalten können.
  • Bei einigen digitalen Signalverarbeitungsanwendungen ist es nützlich, dass der NCO ein Residuensignal bereitstellt, das einfach ein Strom von den Ausrichtungsjitter repräsentierenden Zahlen ist. Solch ein Signal kann von dem Hochleistungs-NCO leicht verfügbar gemacht werden, wie es andere Hilfsausgaben sein können, einschließlich Zählwerten und zusätzlichen Takten. Ein Zählwert mag z.B. der lokale Systemzeitzählwert eines MPEG-2-Systems sein, oder der lokale Zykluszeitzählwert eines IEEE 1394 Bus. Zusätzliche Takte können unterschiedliche Rauschformung und/oder Frequenz gegenüber der primären Taktausgabe haben.
  • 13 stellt ein Beispiel dar, wo der Hochleistungs-NCO mit Hilfsausgängen ausgerüstet ist. Die Figur ist die gleiche wie die 12 darüber, mit der Ausnahme der Hinzufügung eines Dividierers 1201, eines Rahmensynchronisierungsausgangs FS und eines Rückkopplungsausgangs FBO.
  • Die Rückkopplungsausgabe FBO ist durch den Basistakt BC gebildet, welcher die Ausgabe des Basistaktgebers BCR ist, plus ein gebrochenzahliger Wert FP, welcher die Ausgabe des Wortsplitters WS ist, plus eine Basisrahmensynchronisierung BFS, welche die Ausgabe des Dividierers 1201 ist. Solch eine Rückkopplungsausgabe ist vorteilhaft, wenn der Hochleistungs-NCO ein Teil eines Kaskadenform-Hybrid-Synchronisierers ist, Z.B. ein Hybrid-Synchronisierer, wie in 2B dargestellt.
  • Der Dividierer 1201 erzeugt ein Basisrahmensynchronisierungssignal BFS durch Teilen des Basistakts BC. Wenn dieses Signal durch den Taktkorrigierer CC in der gleichen Weise wie der Basistakt BC variabel verzögert wird, wird das Rahmensynchronisierungssignal FS erzeugt.
  • Ausrichtungsjitter
  • 14 zeigt die Resultate von verschiedenen Niveaus an Rauschformung innerhalb des Hochleistungs-NCO. Sie umfaßt drei Kurven JJ0, JJ1, JJ2. Die horizontale Achse ist logarithmisch und umfaßt Frequenzwerte, die in Hz (Hertz) gemessen sind. Die vertikale Achse ist auch logarithmisch und enthält die Jitterspektrumdichte mit ps/√Hz (Pikosekunden geteilt durch die Wurzel der Hertz) als Meßeinheiten.
  • Die erste Kurve JJ0 zeigt die spektrale Dichte der Ausrichtungsjitterausgabe durch den Hochleistungs-NCO, wenn der Auflösungsreduzierer RR eben "geditherte" Quantisierung beinhaltet. Die Kurve zeigt klar, dass der Ausrichtungsjitter dann über das gesamte Spektrum gleichmäßig verteilt ist.
  • Die zweite Kurve JJ1 zeigt auch die Spektraldichte des Ausrichtungsjitter, aber diesmal ist in dem Auflösungsreduzierer RR ein "geditherter" Rauschformungsschaltkreis erster Ordnung angeordnet. Die Schaltung ist konfiguriert, um den Ausrichtungsjitter zu höheren Frequenzen zu versetzen, wo er weniger störend und leichter zu entfernen ist. Aus der Kurve kann gesehen werden, wie der niederfrequente Jitter bis zu ungefähr 10 kHz um mehr als einhundert Mal reduziert ist verglichen mit dem Fall ohne Rauschformung, und wie der hochfrequente Jitter anstelle dessen vergrößert ist.
  • Die dritte Kurve JJ2 zeigt wieder die Spektraldichte des Ausrichtungsjitter, diesmal mit einem in dem Auflösungsreduzierer RR vorgesehenen Rauschformungsschaltkreis zweiter Ordnung. Es ist klar, dass der Rauschformungsschaltkreis zweiter Ordnung eine große Verbesserung gegenüber der Formung erster Ordnung ist. Mit der Formung zweiter Ordnung ist die Reduzierung mehr als einhundert Mal von den niedrigen Frequenzen bis so hoch wie 100 kHZ.
  • Komposittakte
  • Der Ausgabetakt OC und auch der Zwischentakt IC sind möglicherweise Kompositsignale, die sowohl eine Ereignistaktkomponente OEC, IEC als auch eine Rahmungskomponente OFS, IFS umfassen. Sie können bei verschiedenen Ausführungsbeispielen der Erfindung mehrere unterschiedliche physikalische Formate haben. Zum Beispiel kann die Rahmungskomponente ein Teil eines Zeitzählwerts sein. Weitere Beispiele von Kompositformaten sind in den 15A bis 15D gegeben. Auch ist es möglich, den Ereignistakt und die Rahmung auf einer einzigen Leitung zu kodieren.
  • 15A zeigt ein Beispiel eines Komposittakts, der zwei Signalleitungen umfaßt. Die erste Leitung wird für die Ereignistaktinformation verwendet, und die zweite Leitung wird verwendet, um Rahmensynchronisierungsinformation zu übertragen. Bei dem Beispiel sind fünf Ereignistaktpulse gezeigt, sowie ein Rahmensynchronisierungspuls. Es gibt keine pyhsikalischen Beschränkungen hinsichtlich der Anzahl von mit jedem der Rahmensychronisierungspulse korrespondierenden Ereignistaktpulsen.
  • 15B zeigt ein Beispiel eines anderen Formats, eines Mehrphasentakts, welcher auch in der Lage ist, sowohl Ereignistakt als auch Rahmensynchronisierungsinformation zu tragen. Die physikalische Verbindung wird hergestellt mittels mehrerer Leitungen. Bei dem gegebenen Beispiel sind vier Leitungen verwendet, um dadurch physikalisch zu definieren, dass ein Rahmen vier Ereignistaktpulse umfaßt. Die Rahmeninformation wird hergeleitet, indem nur eine der Leitungen gelesen wird, wogegen die Ereignistaktinformation hergeleitet wird, indem die vier Leitungen alle zusammen berücksichtigt werden.
  • Ein zusätzliches exemplarisches Format ist in 15C gezeigt. Dieses Format erfordert zwei Leitungen, deren Signale beide mit der Ereignistaktinformation und der Rahmensynchronisierungsinformation moduliert sind. Für jeden Ereignistaktpuls gibt es einen korrespondierenden Übergang (Flanke) auf einer der Leitungen. Der Übergang ist normalerweise auf der ersten Leitung, aber ist auf der zweiten Leitung an den Rahmengrenzen. Dieses Format hat keine Beschränkungen bezüglich der Zahl von mit jedem Rahmen korrespondierenden Ereignistaktpulsen.
  • Das letzte Beispiel eines gegebenen Kompositformats, jedoch nicht das letzte mögliche solche Format innerhalb des Bereichs dieser Erfindung, ist in 15D gezeigt. Dieses Format erfordert drei Leitungen. Die erste Leitung wird verwendet zum Übertragen eines Ursprungstakts, auf welchen sich der Ereignistakt und die Rahmensynchronisierungssignale beziehen. Die zweite Leitung wird allein verwendet zum Übertragen der Ereignistaktpulse, welche durch eine feste oder variable Zahl von Ursprungstaktpulsen getrennt sind. Die dritte Leitung wird verwendet zur Übertragung des Rahmensynchronisierungssignals, dessen Pulse durch eine feste Zahl von Ereignistaktpulsen beabstandet sind. Mit diesem Signalformat gibt es keine physikalischen Beschränkungen hinsichtlich der Zahl von mit jedem Rahmensynchronisierungspuls korrespondierenden Ereignistaktpulsen.
  • Figurenlegende
  • 1A:
    • Sender = Sender;
    • Receiver = Empfänger;
    • Hybrid Synch = Hybrid-Synchronisierung
  • 1B:
    • Hybrid Synch = Hybrid-Synchronisierung
  • 4A:
    • First-order jitter
    • spectrum shaping = Jitterspektrumformung erster Ordnung;
    • Second loop filter
    • corner freq. = Eckfrequenz des zweiten Schleifenfilters;
    • Jitter = Jitter
    • frequency = Frequenz
  • 4B:
    • First-order jitter
    • spectrum shaping = Jitterspektrumformung erster Ordnung;
    • Second loop filter
    • corner freq. = Eckfrequenz des zweiten Schleifenfilters;
    • jitter = Jitter
    • frequency = Frequenz
  • 4C:
    • First-order jitter
    • spectrum shaping = Jitterspektrumformung erster Ordnung;
    • Second loop filter
    • corner freq. = Eckfrequenz des zweiten Schleifenfilters;
    • Jitter = Jitter
    • frequency = Frequenz
  • 4D:
    • First-order jitter
    • spectrum shaping = Jitterspektrumformung erster Ordnung;
    • Second loop filter
    • corner freq. = Eckfrequenz des zweiten Schleifenfilters;
    • Jitter = Jitter
    • frequency = Frequenz
  • 4E:
    • First-order jitter
    • spectrum shaping = Jitterspektrumformung erster Ordnung;
    • Second loop filter
    • corner freq. = Eckfrequenz des zweiten Schleifenfilters;
    • Jitter = Jitter
    • frequency = Frequenz
  • 5A:
    • Prior Art = Stand der Technik
    • Frequency Control = Frequenzsteuerung
    • Master Clock = Haupttakt
    • Extract MSB = Extrahiere MSB
    • Event Clock = Ereignistakt
  • 5B:
    • Prior Art = Stand der Technik
    • Frequency Control = Frequenzsteuerung
    • Master Clock = Haupttakt
    • Pass N of every G edges = lasse N von jeweils G Flanken durch;
    • Event Clock = Ereignistakt
  • 5C:
    • Prior Art = Stand der Technik
    • Period Control = Periodensteuerung
    • Master Clock = Haupttakt
    • Event Clock = Ereignistakt
  • 7:
    • Master Clock = Haupttakt
    • Period Control = Periodensteuerung
    • Target Times = Zielzeiten
    • Master Clock Pointer = Haupttaktzeiger
    • Count = Zählwert
    • Event Clock = Ereignistakt
    • Ideal Clock = idealer Takt
    • Justification Jitter = Ausrichtungsjitter
  • 14:
    • frequency = Frequenz
    • jitter = Jitter
  • 15A:
    • Event Clock = Ereignistakt
    • Frame Sync = Rahmensynchronisierung
  • 15B:
    • Multiphase clock = Mehrphasen-Takt
  • 15C:
    • Transition coded
    • clock and framing = übergangskodierter Takt und Rahmung
  • 15D:
    • Parent clock = Ursprungstakt
    • Event strobe = Ereignisstrobe
    • Frame Sync = Rahmensynchronisierung

Claims (22)

  1. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) auf der Grundlage einer Eingabezeitreferenz (TR), wobei das Verfahren die folgenden Schritte umfasst: Abschwächen von Jitter der Eingabezeitreferenz (TR) mittels einer ersten Tiefpassfilteroperation, um ein Steuersignal (103) herzustellen, Bereitstellen wenigstens eines Zwischentaktsignals (IC) auf der Grundlage des Steuersignals (103) durch Durchführen einer Ausrichtung auf einen lokalen Takt (LC) und Durchführen einer Spektralbeeinflussung, so dass wenigstens eines der Zwischentaktsignale (IC) auf einen lokalen Takt (LC) ausgerichtet wird und spektralbeeinflusst wird, und Bereitstellen des Ausgabetaktsignals (OC) auf der Grundlage des wenigstens einen Zwischentaktsignals (IC) durch Abschwächen von Jitter des wenigstens einen Zwischentaktsignals (IC) mittels einer zweiten Tiefpassfilteroperation, dadurch gekennzeichnet, dass der lokale Takt (LC) aus dem Ausgabetaktsignal (OC) hergeleitet wird.
  2. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß Anspruch 1, wobei wenigstens ein Teil des Jitters des wenigstens einen Zwischentaktsignals (IC) Ausrichtungsjitter (JJ) umfasst, der von der Ausrichtung auf den lokalen Takt (LC) stammt.
  3. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß Anspruch 1 oder 2, wobei die Ausrichtung und Spektralbeeinflussung numerisch durchgeführt wird.
  4. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 1-3, wobei die Ausrichtung mittels eines zahlgesteuerten Oszillators (NCO) durchgeführt wird.
  5. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß Anspruch 4, wobei eine Steuereingabe des zahlgesteuerten Oszillators (NCO) eine Periodensteuereingabe umfasst.
  6. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 1-5, wobei die Spektralbeeinflussung Dithering umfasst.
  7. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 1-6, wobei die Spektralbeeinflussung Rauschformung umfasst.
  8. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 2-7, wobei wenigstens ein Teil des Ausrichtungsjitters (JJ) in ein höheres Frequenzband gesetzt wird.
  9. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 2-8, wobei der Ausrichtungsjitter (JJ) mittels eines zweiten Blocks (SBLK) tiefpassgefiltert wird, welcher vorzugsweise einen Phasenregelkreis umfasst.
  10. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß Anspruch 9, wobei der zweite Block (SBLK) einen vervielfachten Takt (OEC) herstellt.
  11. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß Anspruch 9 oder 10, wobei der zweite Block (SBLK) ferner ein Rahmensignal (OFS) herstellt, wobei das Rahmensignal (OFS) mittels Frequenzdivision des vervielfachten Takts (OEC) erzeugt wird.
  12. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 1-11, wobei jedes der Zwischentaktsignale (IC) mittels wenigstens einer numerischen Stufe (FBLK) erzeugt wird.
  13. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 1-12, wobei das Abschwächen von Jitter des wenigstens einen Zwischentaktsignals (IC) mittels wenigstens einer analogen Stufe (SBLK) durchgeführt wird.
  14. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß Anspruch 13, wobei die wenigstens eine analoge Stufe (SBLK) dazu geeignet ist, Jitter, der teilweise oder hauptsächlich aus der wenigstens einen numerischen Stufe (FBLK) stammt, abzuschwächen.
  15. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 1-14, wobei jedes der Zwischentaktsignale (IC) auf einen entsprechenden lokalen Takt (LC) ausgerichtet wird, und der zur Ausrichtung auf den lokalen Takt gehörige Ausrichtungsjitter spektralbeeinflusst wird.
  16. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 1-15, wobei das Ausgabetaktsignal (OC) eine Ausgabeereignistaktkomponente (OEC) und eine Ausgaberahmungskomponente (OFS) umfasst, wobei die Ausgaberahmung auf der Grundlage des Ausgabeereignistakts mittels Frequenzdivision erzeugt wird.
  17. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 1-16, wobei wenigstens eines der Zwischentaktsignale (IC, IEC, EC) einen Strom von Ereignis-Taktpulsen (ECP1..ECPn) umfasst, erzeugt auf der Grundlage des lokalen Takts (LC,MC) und auf der Grundlage eines Stroms von Periodensteuerrepräsentationen (PCR1...PCRn), wobei die Werte der Periodensteuerrepräsentationen (PCR1...PCRn) die gewünschte Periode des wenigstens einen Zwischentaktsignals (IC, IEC, EC) im Hinblick auf die des lokalen Takts (LC, MC) darstellen, wobei jeder der Ereignistaktpulse (ECP1...ECPn) auf der Grundlage eines zugehörigen Haupttaktzeigers (MCP) erzeugt wird, wobei die Haupttaktzeiger (MCP) einen Strom von Haupttaktzeiger (MCP) bilden, wobei der Strom aus dem Strom von Periodensteuerrepräsentationen (PCR1..PCRn) durch einen Prozess hergeleitet wird, der Anhäufungs- und Auflösungsreduzierung umfasst und wobei ein zur Auflösungsreduzierung gehöriges Fehlersignal spektralbeeinflusst ist.
  18. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 1-17, wobei die Erzeugung von wenigstens einem der Zwischentaktsignale (IC, IEC, EC) die folgenden Schritte umfasst: Erzeugen einer Repräsentation eines idealisierten Takts, der einen Strom von Zielzeiten (TT) auf der Grundlage von Periodensteuerrepräsentationen (PCR1...PCRn) umfasst, Ausrichten des idealisierten Takts auf den lokalen Takt (LC, MC), während eine Spektralbeeinflussung des zugehörigen Ausrichtungsjitters durchgeführt wird, wobei dadurch eine zahlgesteuerte Oszillation mit verbesserter Kontrolle des Ausrichtungsjitters erleichtert wird.
  19. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 1-18, wobei das Ausgabetaktsignal (OC) an die Eingabezeitreferenz (TR) phasengeregelt ist.
  20. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 1-19, wobei das Ausgabetaktsignal (OC) an die Eingabezeitreferenz (TR) frequenzgeregelt ist.
  21. Verfahren zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 1-20, wobei das Ausgabetaktsignal (OC) an die Eingabezeitreferenz (TR) frequenzverhältnisgeregelt ist.
  22. Taktsynchronisierer zum Erzeugen eines Ausgabetaktsignals (OC) gemäß einem der Ansprüche 1-21, umfassend einen Schaltkreis (FBLK) umfassend ein erstes Tiefpassfilter (ELF) zum Abschwächen von Jitter einer Eingabezeitreferenz (TR), wobei der Schaltkreis außerdem einen zahlgesteuerten Oszillator (NCO) umfasst, der dazu geeignet ist, auf der Grundlage der Eingabezeitreferenz (TR) ein Zwischentaktsignal (IC) zu erzeugen, das auf einen lokalen Takt (LC) ausgerichtet und spektralbeeinflusst ist und ein Jitter-Filtermittel (SBLK), umfassend ein zweites Tiefpassfilter (SLF) zum Abschwächen von Jitter des Zwischentaktsignals (IC), wobei das Jitter-Filtermittel (SBLK) außerdem dazu geeignet ist, das Ausgabetaktsignal (OC) auf der Grundlage des Zwischentaktsignals (IC) bereitzustellen, wobei der lokale Takt (LC) aus dem Ausgabetaktsignal (OC) hergeleitet wird.
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