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Gebiet der
Erfindung
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Diese
Erfindung bezieht sich auf Verfahren und Vorrichtungen zum Messen
von Jitter, der digitale Signale beeinträchtigt, die zum Übertragen
von Informationen in Kommunikationsnetzwerken verwendet werden.
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Digitale
Kommunikationsnetzwerke wachsen unablässig in Umfang und Kapazität, und dieselben sind
in der sozialen und geschäftlichen
Infrastruktur vieler Länder
zunehmend allgegenwärtig.
Folglich ist Test- und Messausrüstung
zum Unterstützen
der Überwachung
und Verwaltung solcher Netzwerke zum Vermeiden der Unterbrechung
ihres Betriebs von wesentlicher Bedeutung.
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Ein
Schlüsseltestparameter
eines digitalen Kommunikationsnetzwerks und seiner Komponentenelemente
ist Taktjitter, der in Veröffentlichungen der
Internationalen Telekommunikations-Union (ITU) als „kurzfristige
Schwankungen der wesentlichen Instanzen eines digitalen Signals
von ihrer idealen Position in der Zeit (wobei kurzfristig impliziert,
dass diese Schwankungen von einer Frequenz von mehr oder gleich
10 Hz sind)" definiert
ist. Grenzen für
maximal erlaubte Jitter-Pegel an Schnittstellen in einem digitalen
Netzwerk sind in verschiedenen internationalen Standards spezifiziert
(z. B. ITU-T-Empfehlungen G.823, G.824 und G.825). Grenzen werden
typischerweise in Paaren spezifiziert, eine für eine Messung, die ein Breitbandmessfilter
verwendet, und eine, die ein Hochbandmessfilter verwendet (mit einer niedrigeren
Grenzfrequenz, die über
derjenigen des Breitbandfilters liegt, und mit der gleichen minimalen oberen
Grenzfrequenz). Die niedrigere Grenzfrequenz des Breitbandfilters
wird gemäß den Charakteristika
der Zeitschaltungen (z. B. entweder als Phasenregelschleifen oder
Hochpassfilter implementiert) gewählt, die in einer Netz werkausrüstung enthalten sein
können.
Die niedrigere Grenzfrequenz des Hochbandfilters bezieht sich auf
die Bandbreite der Eingangszeiterfassungsschaltungsanordnung. Die minimale
obere Grenzfrequenz wird gewählt,
um vernünftige
Messbegrenzungen zu reflektieren und allen erwarteten wesentlichen
Ausrichtungs-Jitter zu umfassen. In der Praxis wird die erforderliche
Messbandbreite implementiert durch Verwenden eines festen Tiefpass-,
Breitbandfilters für
eine Messung und Schalten in ein Hochpassfilter für die andere Messung.
Eine zusätzliche
RMS-Jitter-Messung wird unter Verwendung einer dritten Hochpassfilterauswahl
durchgeführt.
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Eine
Netzwerkausrüstung
kann typischerweise konfiguriert sein, um bei einer von mehreren unterschiedlichen Übertragungsraten
von Datensymbolen (Zeilenraten) in einer Hierarchie von verwandten
Raten, wie z. B. denjenigen, die in dem SONET- (SONET = Synchronous
Optical Network = Synchrones Optisches Netzwerk) und SDH- (SDH =
Synchronous Digital Hierarchy = Synchrone Digitale Hierarchie) System
spezifiziert sind. Jede Zeilenrate hat jeweilige Paare von Breitband-
und Hochbandmessbandbreiten spezifiziert, die normalerweise jeweilige Hochpassfilter
erfordern, die eingeschaltet sind, um zu ermöglichen, dass eine oder beide
der beiden Messungen für
eine bestimmte Zeilenrate durchgeführt werden. Für jede Zeilenrate
gibt es auch ein anderes Tiefpassfilter. Für bestimmte Zwecke können Messungen
bei Bandbreiten zusätzlich
zu denjenigen, die durch die Standards erforderlich sind, wünschenswert
sein.
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Ein
Jitter-Messtest benötigt
normalerweise mehrere Minuten. Daher kann das Abschließen der Messungen
für alle
gewünschten
Filterkombinationen für
eine bestimmte Zeilenrate sehr zeitaufwändig sein. Die
US5757652 beschreibt ein elektrisches
Signal-Jitter und Wandermesssystem, das in Echtzeit arbeitet und
Digitalbandbreiten steuert, über
die die Messungen durchgeführt
werden. Das System umfasst eine Phasenregelschleife (PLL), die einen
Phasendetektor, einen Analog/Digital-Wandler (ADC), einen Digitalsignalprozessor
(DSP), einen direkten Digitalsynthesizer (DDS) und einen Nachlaufoszillator enthält. Das
Phasendetektorsignal enthält
Wander- und Jitter-Daten, die durch den ADC gefiltert und digitalisiert
werden. Wanderdaten sind von dem DSP verfügbar als eine Integrale der
DDS-Betriebsfrequenz, und der DSP führt eine Schleifenfilterfunktion und
eine Hochpassfilterung der Wanderdaten durch, um Teilband-Jitter-Daten zu liefern.
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Im
Sinne des Artikels 54(3) EPÜ ist
hierin die WO 03/044543 zitiert, die einen Signalverlauf offenbart,
der für
eine Jitter-Messung an eine Mehrzahl von Frequenzinformationsextrahieren
geliefert wird.
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Offenbarung
der Erfindung
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Gemäß einem
Aspekt dieser Erfindung ist ein Verfahren zum Messen von Jitter
in einem digitalen Kommunikationssignal vorgesehen, das folgende Schritte
umfasst:
Erzeugen von mehreren aufeinander folgenden Abtastwerten,
die Jitter in einem digitalen Kommunikationssignal darstellen;
gekennzeichnet
durch:
paralleles Filtern jedes aufeinander folgenden Abtastwerts
mit einer Mehrzahl von jeweiligen und unterschiedlichen Hochpassfilterbandbreiten,
um gleichzeitig eine Mehrzahl von jeweiligen gefilterten Abtastwerten
zu erzeugen;
Einstellen einer Latenzzeit für jede der jeweiligen Filterbandbreiten,
so dass die Filterverzögerung
für jeden
Abtastwert für
jede Filterbandbreite gleich ist;
gleichzeitiges Messen der
gleichen Parameter der Abtastwerte, die mit jeder Hochpassfilterbandbreite gefiltert
wurden, wobei die Parameter Jitterspitzen-Amplitude und Jitter-Effektivwert-Amplitude
umfassen; und
Auswählen
von Parametermessungen und Ableiten einer Jitter-Messung in dem Kommunikationssignal von
denselben.
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Gemäß einem
weiteren Aspekt dieser Erfindung ist eine Vorrichtung zum Messen
von Jitter in einem digitalen Kommunikationssignal vorgesehen, die
folgende Merkmale umfasst:
einen Generator zum Erzeugen mehrerer
aufeinanderfolgender Abtastwerte, die Jitter in einem digitalen Kommunikationssignal
darstellen;
gekennzeichnet durch:
eine Mehrzahl von Hochpassfiltern
zum parallelen Empfangen der aufeinanderfolgenden Abtastwerte, um
gleichzeitig eine Mehrzahl von jeweiligen gefilterten Abtastwerten
zu erzeugen, wobei jedes Hochpassfilter eine jeweilige und unterschiedliche
Hochpassfilterbandbreite liefert;
eine Latenzzeiteinstellschaltung
zum Einstellen der Latenzzeit für
jeden der Hochpassfilter, so dass die Filterverzögerung für jeden Abtastwert für jedes
Filter gleich ist;
eine Mehrzahl von Messschaltungen, wobei
jede Messschaltung angeordnet ist, um die gefilterten Abtastwerte
von einem jeweiligen Hochpassfilter zu empfangen, für eine gleichzeitige
Messung der gleichen Parameter der gefilterten Abtastwerte von jedem
Hochpassfilter, wobei die Parameter Jitterspitzen-Amplitude und
Jitter-Effektivwert-Amplitude umfassen; und
einen Selektor
zum Auswählen
von Parametermessungen, die durch die Messschaltungen geliefert werden,
und Ableiten einer Messung von Jitter in dem Kommunikationssignal
von denselben.
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Kurze Beschreibung
der Zeichnungen
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Ein
Verfahren und eine Vorrichtung gemäß dieser Erfindung zum Messen
von Jitter in einem Kommunikationssignal werden nun mit Bezugnahme auf
die beiliegenden Zeichnungen beispielhaft beschrieben.
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1 ist
ein schematisches Blockdiagramm von Hauptkomponenten einer Jitter-Messschaltungsanordnung;
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2 ist
ein schematisches Blockdiagramm einer Filter- und Messfunktionalität, die in
einem feldprogrammierbaren Gatterarray (FPGA) implementiert ist,
das Teil der Schaltungsanordnung von 1 bildet;
und
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3 ist
ein schematisches Blockdiagramm einer parallelen Rückkopplungsverarbeitungsfunktion,
die in dem FPGA von 2 enthalten ist.
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Bester Modus
zum Ausführen
der Erfindung und industrielle Anwendbarkeit
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Die
in den Zeichnungen gezeigte Schaltungsanordnung implementiert fünf Hochpassfilterfunktionen
und einen parallelen Durchgangsweg, die gleichzeitig arbeiten, so
dass Jitterdaten in sechs unterschiedlichen Messbandbreiten gleichzeitig
verfügbar
sind. Bei diesem bestimmten Beispiel werden die parallelen Verarbeitungsfähigkeiten
eines FPGA verwendet, um digitale Hochpassfilterbänke zu liefern, und
auch um Tiefpassfilter für
einige Zeilenraten zu liefern. Dies ist vorteilhaft im Vergleich
zu analogen Filtern, die typischerweise von Einheit zu Einheit eine gewisse
Schwankung bei der Filtercharakteristik zeigen, was sorgfältige Entwurfs-
und Einrichtungseinstellungen zum Kompensieren erfordert. Außerdem wäre eine
große
Fläche
einer Schaltungsanordnung erforderlich, um mehrere unterschiedliche
Bandbreitenoptionen zu implementieren, unter Verwendung analoger
Komponenten, was zu physikalisch sperriger und unhandlicher Ausrüstung führt. Ferner
würde eine
analoge Implementierung zum Liefern gleichzeitiger Messergebnisse
mehrere parallele kosten-aufwändige
Analog/Digital-Wandler (ADCs) und zugeordnete Peripheriekomponenten
erfordern.
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Mit
Bezugnahme auf 1 wird ein Taktsignal von einem
Testobjekt (DUT), wie z. B. einem Kommunikationsnetzwerkelement
zu einer Vorverarbeitungsschaltung 10 geliefert, die das
Signal für
die Eingabe in einen ADC 12 vorbereitet. Dieses Vorverarbeiten
umfasst beispielsweise Phasenerfassung zum Extrahieren der Jitterkomponente
des Taktsignals und Filtern für
Anti-Aliasing. Der ADC 12 tastet das Eingangssignal bei
einer geeigneten Abtastrate ab, abhängig von der Jitter-Messbandbreite,
und liefert digitalisierte 12-Bit-Werte der aufeinanderfolgenden
Abtastwerte zu einem Filter/Mess-FPGA 14 über einen
parallelen Datenbus 16, zusammen mit einem Datentaktsignal
auf einer Leitung 18. Das FPGA 14 filtert und
misst die Abtastwerte, wie es nachfolgend näher beschrieben ist, so dass
die erforderlichen Jittermessungen abgeleitet und auf einer parallelen
Ergebnisse-Bus-Schnittstelle 20 ausgegeben werden können für eine Anzeige,
weitere Verarbeitung, usw. Ausgewählte Abtastwerte, wie sie durch
das FPGA 14 gefiltert werden, werden ebenfalls über einen
parallelen Bus 24 an einen Digital/Analog-Wandler (DAC) 22 ausgegeben,
zusammen mit einem Taktsignal auf einer Leitung 26, so
dass ein demoduliertes Signal, das den Jitter in dem Signal von
dem DUT darstellt, auf einer Leitung 28 ausgegeben werden kann.
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Wie
es oben angemerkt wurde, implementiert das FPGA während einer
Messung fünf
parallele Hochpassfilterfunktionen. Die Ausgabe jedes Filters und
eines Durchgangswegs wird verar beetet durch ein Spitze-Zu-Spitze-Messmodul,
ein Effektivwert- (RMS-; RMS = root-mean-square) Messmodul und ein
Jitter-Spitzenvorkommen- (Treffer-) Zählermodul in dem FPGA. Es gibt
ein Spitze-Zu-Spitze-Modul, ein RMS-Modul und ein Jitter-Spitzenvorkommen-Zählwertmodul
für jeden
Filter/Weg, die alle gleichzeitig Daten verarbeiten. Diese Anordnung
liefert eine wesentliche Zeitersparnis durch Durchführen aller
erforderlichen Messungen für
eine bestimmte Zeilenrate mit einer Instrumenteneinrichtung. Dieselbe
bietet auch den Vorteil des Lieferns von RMS-Messungen für alle Bandbreitenauswahlen ohne
zusätzlichen
Einrichtungsmehraufwand.
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Mit
Bezugnahme auf 2 werden die Abtastwerte, die
durch den ADC auf dem Datenbus 16 ausgegeben werden, zu
einem ersten eines Paars von Selektoren 30 und 32 zugeführt, zum
Auswählen von
einem von zwei Nachverstärkungsfiltern 34 und 36 mit
Filtercharakteristika H21 bzw. H22, die Taktwiedergewinnungsfrequenzantworteffekte
ausgleichen. Die Selektoren 30 und 32 können auch
die empfangenen Datenabtastwerte direkt von einem zum anderen führen, um
das Nachverstärkungsfiltern zu
umgehen.
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Die
Datenabtastwerte, die von dem Selektor 32 austreten, werden
durch ein Filter 38 geleitet, unter Implementierung der
Tiefpassfilterfunktion, die durch die ITU-Empfehlungen erforderlich
ist, zu einer Bank 40 von digitalen Hochpassfilterfunktionen.
Diese Bank umfasst fünf
Filterfunktionen 40(i) bis 40(v) zusammen mit
einem Durchgangsweg 40(vi). Die Filterfunktionen 40(iii) und 40(v) implementieren
die Hochbandmessbandbreiten, die durch die ITU-Empfehlungen erforderlich
sind für
die Zeilenrate, die getestet wird. Die Funktionen 40(i), 40(ii) und 40(iv) liefern
eine dritte Bandbreite für
RMS-Jittermessungen und zwei weitere Bandbreiten, die als sinnvoll
erachtet werden zum Liefern zusätzlicher
Vielseitigkeit in einer Jitter-Testumgebung. Wie es durch die parallelen
Pfeile angezeigt ist, die in die Bank 40 eindringen, werden
die Datenabtastwerte von dem Filter 38 zu allen Filterfunktionen 40(i) bis 40(vi) gleichzeitig
geliefert.
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Die
Ausgänge
von den Hochpassfilterfunktionen und dem Durchgangsweg sind mit
einer Latenzzeiteinstellschaltung 42 verbunden, um sicherzustellen,
dass die Filterverzögerung
für einen
bestimmten Abtastwert gleich ist für jeden Weg und die parallelen Messungen
daher gleichzeitig sind, und von dort zu einem Messblock 44.
Der Messblock 44 implementiert sechs Sätze von Messfunktionen, wobei
jeder Satz einen RMS-Integrator, einen Positive-Spitze-Detektor,
einen Negative-Spitze-Detektor, einen Positive-Spitze-Vorkommen-Zähler und einen Negative-Spitze-Vorkommen-Zähler umfasst.
Jeder dieser sechs Sätze
von Messfunktionen ist mit einer jeweiligen Hochpassfilterfunktion
oder dem Durchgangsweg in der Bank 40 gekoppelt über einen
jeweiligen Weg durch die Latenzeinstellzeitschaltung 42,
so dass Datenverarbeitung für
die Messfunktionen, die in dem Block 44 implementiert ist,
für alle
sechs Filterfunktionen in der Bank 40 gleichzeitig fortschreitet. Der
Messblock 44 akkumuliert Messinformationen über eine
Aufeinanderfolge von Messintervallen, und die Ergebnisse der Datenverarbeitung
am Ende jedes Messintervalls werden durch den Messblock 44 über die
Ergebnisschnittstelle 20 zu einem Instrumentverarbeiter
geliefert, zum Berichten der erforderlichen Jittermessungen auf
eine herkömmliche Weise.
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Alle
Ergebnisse, die während
eines Messintervalls gesammelt werden, sind für die Anzeige verfügbar, während die
Messergebnisse für
das folgende Intervall angesammelt werden. Nach Wahl des Benutzers
können
die Jittermessungen für
eine, mehrere oder alle der Hochpassfilterfunktionen 40 gleichzeitig
angezeigt werden. Änderungen
bei der Anzeigeauswahl können
ohne Verzögerung
zum Sammeln der verwandten Messungen durchgeführt werden.
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Daten
werden über
den Bus 24 von der Schaltung 42 zu dem DAC 22 (1)
geliefert, die einen der Ausgänge
von der Hochpassfilterbank 40 gemäß einer Benutzerauswahl mit
dem Bus 24 verbindet.
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Damit
die gesamte erforderliche Datenverarbeitungsfunktionalität in ein
handelsübliches
FPGA passt, werden getrennte FPGA-Konfigurationen für jede Zeilenrate
verwendet, d. h. das FPGA wird von zugeordnetem Speicher (nicht
gezeigt) jedes Mal neu programmiert, wenn durch den Benutzer eine
andere Zeilenrate ausgewählt
wird. Somit braucht das FPGA nur ausreichend programmierbare Arraykapazität, um die
Messfunktionalität
für eine
Zeilenrate aufzunehmen. In der Praxis kann die Funktionalität für mehr als
eine der niedrigeren Zeilenraten in einer FPGA-Konfiguration zusammengefasst
werden.
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Die
digitalen Filterimplementierungen, die für die Hochpassfilterfunktionen 40 verwendet
werden, umfassen relativ breite (32 Bit) Datenwörter, um Filterdämpfungsgenauigkeit
und Messauflösung
zu liefern. Die Filter sind als rekursive unendliche Impulsantwort-
(IIR-) Filter implementiert, um die Anforderung für FPGA-Kapazität zu minimieren.
Drei bestimmte praktische Themen werden durch diese Implementierung
der Filter adressiert:
- – Die Datenrate, die erforderlich
ist, um die volle Jitter-Messbandbreite genau abzutasten (z. B. 204
MSPs) ist sehr schnell, so dass in Verbindung mit den 32-bit-breiten
Datenwörtern
das schnellste verfügbare
FPGA nicht die erforderliche Rückkopplungsoperation
(32 × 32
Bit, feste Koeffizientenmultiplikation) für ein IIR-Filter in einer Abtastperiode
durchführen
könnte.
- – Einige
der Hochpassfilter haben sehr niedrige Grenzfrequenzen in Bezug
auf die Datenabtastrate, so dass dieselben beinahe als Gleichsignal-Stopps
angesehen werden könnten.
Die relevanten Jitter-Messstandards erfordern jedoch, dass die Filter
eine Butterworth- Dämpfungscharakteristik
erster Ordnung liefern, und dass die Grenzfrequenz eine spezifizierte
Toleranz erfüllt, so
dass ein einfaches Gleichsignal-Stopp-Filter nicht verwendet werden
könnte.
Die Koeffizientenwerte, die die Definition der digitalen Filterfunktionen
umfassen, müssen
daher sehr genau sein.
- – Beim
Auswählen
von Multipliziererkoeffizienten für ein digitales Filter ist
es vorteilhaft, in der Lage zu sein, eine Datenabtastrate auszuwählen, die sich
auf die Koeffizienten bezieht, um die Koeffizientenmultiplikationsoperationen
auf Einzel- und Dualbitoperationen zu reduzieren. Komplexere Multiplikationsoperationen
würden
zusätzliche FPGA-Kapazität erfordern,
und würden
die maximale Geschwindigkeit reduzieren, bei der das FPGA die Koeffizientenmultiplikationsoperationen durchführen kann.
Beim Implementieren einer Bank von Filtern, die gleichzeitig arbeiten,
wird eine Datenrate ausgewählt,
die für
alle Filter passt.
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Um
die Geschwindigkeitsbegrenzung der FPGA-Vorrichtung zu adressieren,
wurde ein paralleler Pipeline-Prozess verwendet, um die IIR-Rückkopplungsstufe „auszuwickeln", und es derselben
zu ermöglichen, über zwei
oder mehr Abtastperioden durchgeführt zu werden. Dies ermöglichte
es der FPGA, die Rückkopplungsfunktion
bei der Hälfte
der Datenrate durchzuführen,
wobei die maximale Datenrate für
das FPGA effektiv verdoppelt wird. Die Prinzipien der modifizierten
IIR-Rückkopplungsstufe sind
in 3 dargestellt. Mit Bezugnahme auf 3 werden
die Eingangsdaten für
die Rückkopplungsstufe
an eine Eingangsschaltung 46 geliefert, die mit einem ersten
Kommutator 48 gekoppelt ist, der wiederholt zwischen zwei
Zuständen
bei der gleichen Abtastdatenrate schaltet. In einem ersten Zustand werden
die empfangenen Daten durch einen ersten Rückkopplungsweg 50 zugeführt, wobei
die erforderliche IIR-Rückkopplungsoperation
implementiert wird. In dem zweiten Zustand des Kommutators werden
die Daten zu einem zweiten Rückkopp lungsweg 52 zugeführt, wobei
die gleiche Rückkopplungsfunktion
implementiert wird. Die Ausgänge
der beiden Rückkopplungswege 50 und 52 sind
mit einem zweiten Kommutator 54 gekoppelt, das synchron
mit dem ersten Kommutator 48 arbeitet.
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Somit
werden zwei Abtastwerte parallel verarbeitet, was zwei Taktzyklen
ermöglicht,
in denen die vollständige
IIR-Rückkopplungsoperation
für jeden
Abtastwert durchgeführt
werden kann. Der nicht-modifizierte IIR-Rückkopplungsweg führt die folgende
Operation durch: X(n) = u(n) – kX(n-1)wobei X(n) die
Ausgabe des Rückkopplungswegs
für den
n-ten Abtastwert ist;
- u(n)
- die Eingabe in den
Rückkopplungsweg
für den
n-ten Abtastwert ist; und
- k
- ein konstanter Rückkopplungsfaktor
ist.
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Wenn
dies über
zwei Abtastperioden berücksichtigt
wird, wird dies zu: X(n) = u(n) – ku(n-1)
+ k2X(n-2)
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Diese
Summierung wird in zwei Abschnitte aufgeteilt: X(n)
= Y(n) + k2X(n-2) Y(n)
= u(n) – ku(n-1)
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Die
Y(n)-Summierung wird in der Eingangsstufe 46 durchgeführt und
kann bei der vollen Rate durchgeführt werden, da dieselbe eine
Vorwärtsschaltung
(Feedforward Circuit) ist und im Pipelinesystem verarbeitet werden
kann. Die X(n)-Summierung
wird über
zwei Abtastperioden erreicht, unter Verwendung der beiden gemultiplexten
parallelen Rückkopplungswege 50 und 52.
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Der
Term k2 wird als fester Koeffizient implementiert.
Eine Näherung
tritt auf, aufgrund der Quantisierung des k2-Terms. Die Rückkopplungsschleife arbeitet
jedoch nur alle zwei Abtastwerte und reduziert die Akkumulation
eines solchen Fehlers. Diese Reduktion bei der Fehlerakkumulation
hat einen dominanteren Effekt auf die Genauigkeit der Filterantwort
als der Näherungsfehler.
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Um
die Filterkoeffizientenwerte und die Multipliziererkoeffizienten
abzuleiten, wird ein Satz von mathematischen Softwaremodellierungsprogrammen
verwendet, um eine Bank von Hochpassfiltern über einen Bereich von möglichen
Datenabtastraten zu entwerfen und zu analysieren. Die Programme analysieren
auch die Filter bei jeder Datenrate, um die Anzahl von Summierungsoperationen
zu identifizieren, die erforderlich sind, um eine „Summe
der bit-verschobenen Eingänge"-Implementierung
des Koeffizientenmultiplizierers zu erzeugen. Einige Abtastfrequenzen
könnten
nur verwendet werden, falls die Koeffizienten unter Verwendung einer
großen
Anzahl von Summierungen implementiert werden, daher werden diese
Frequenzen vorzugsweise vermieden. Die Ergebnisse dieser Modellierung
werden untersucht, um eine Abtastfrequenz zu identifizieren, die
optimale Genauigkeit bietet, während
es ermöglicht
wird, dass die einfachsten Koeffizienten (geringste Anzahl von Bits)
verwendet werden.
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Sobald
eine Kandidatenabtastfrequenz gewählt wurde, werden die Filterentwürfe unter
Verwendung eines wahren Festpunktssimulators simuliert. Die Simulationsergebnisdaten
werden als die FPGA-Testvektoren verwendet.
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Die
oben beschriebene Jitter-Messschaltungsanordnung ermöglicht es,
dass eine Jitter-Messausrüstung
mehrere gleichzeitige Jittermessungen bei unterschiedlichen Messbandbreiten
eines Kommunikationssignals bei einer ausgewählten Zeilenrate durchführt, wodurch
im Vergleich zu herkömmlichen
sequentiellen Messlösungsansätzen eine
wesentliche Zeitersparnis erreicht wird.