DE602004011744T2

DE602004011744T2 - Direkter digitaler Synthesizer mit niedrigem Flimmern

Info

Publication number: DE602004011744T2
Application number: DE602004011744T
Authority: DE
Inventors: Jason Boston Messier
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 2003-12-23
Filing date: 2004-12-23
Publication date: 2009-02-12
Anticipated expiration: 2024-12-24
Also published as: DE602004011744D1; JP4808398B2; CN1638263A; EP1548543A1; TWI260480B; CN1638263B; SG113008A1; US7327816B2; TW200521647A; EP1548543B1; JP2005195585A; US20050135524A1

Description

Diese Erfindung bezieht sich im Allgemeinen auf Signalgenerierung und insbesondere auf die Generierung von periodischen Signalen mit hoher Reinheit bzw. Qualität.
HINTERGRUND DER ERFINDUNG
Direkt-Digital-Synthese ("DDS" = Direct Digital Sythesis) ist eine Technik, die benutzt wird, um periodische Signale zu generieren, wo die Steuerung über eine oder mehrere Signaleigenschaften erwünscht ist. Analoge Signale können mit der Periode und Wellenform, die über DDS gesteuert werden, generiert werden.
1 zeigt eine traditionelle DDS-Architektur mit (DDS) 100, die benutzt wird, um eine Sinuswelle zu generieren, die dann in eine zweiwertige Clock bzw. Zeitgebung konvertiert wird. Die DDS 100 empfängt einen Akkumulator-Takt CLK_ACC und ein digitales Eingabesignal Φ_Inc, das ein Phaseninkrement anzeigt. Die DDS gibt ein analoges Signal F_OUT aus. Die Frequenz von F_OUT kann eingestellt werden durch Variieren der Frequenz des CLK_ACC und/oder durch Variieren des Phaseninkrements Φ_Inc.
Im Betrieb erzeugt Akkumulator 110 einen neuen Ausgabewert Φ_Acc in jedem Zyklus des Takts CLK_ACC. Um jeden neuen Wert zu erzeugen, addiert der Akkumulator 110 Φ_Inc, auf seine aktuellen Inhalte. 2 zeigt ein Blockdiagram eines auf dem Fachgebiet bekannten Akkumulators.
Der Wert im Akkumulator 110 dient als eine Steuereingabe für die Sinuseinheit 112. Die Sinuseinheit 112 konvertiert jeden Phasenwert Φ_Acc in einen entsprechenden Amplitudenwert. In der Darstellung produziert der DDS-Signalgenerator eine Sinuswelle. Demgemäß beziehen sich die Amplituden auf den Wert Φ_Acc durch die Funktion sin (Φ_Acc). Die Sinuseinheit 112 könnte die benötigen Ausgaben unter Verwendung einer Mathematik-Engine generieren – ein Schaltkreis konfiguriert um eine Ausgabesignal mit einem spezifischen mathematischen Verhältnis zu einem Eingabesignal zu erzeugen. Al ternativ ist möglich, eine Sinuseinheit durch Vorberechnen der benötigten Ausgabewerte für jeden Wert der Steuereingabe zu implementieren. Diese vorberechneten Ausgabewerte werden anschließend in einem Speicher an Stellen, die durch die Steuereingabe adressiert werden, gespeichert. Im Betrieb werden die Steuereingaben als Adressen für den Speicher angewandt, was in dem benötigten Ausgabewert von sin (Φ_Acc) resultiert, der von dem Speicher für jedes Φ_Acc, das als Eingabe angewandt wurde, gelesen wird. Solch eine Nachschlagetabelle ist in 3 gezeigt.
Die Ausgabe der Sinuseinheit 112 ist periodisch. Periodizität wird erreicht durch den Überlauf im Akkumulator 110. Der Wert, der im Akkumulator 110 gespeichert ist, erhöht sich (oder vermindert sich, wenn negative Werte von Φ_Inc benutzt werden) für jeden Zyklus des CLK_ACC. Eventuell läuft der Wert im Akkumulator 110 über (oder läuft unter – wenn negative Werte für Φ_Inc benutzt werden). Der volle Skalenwert des Akkumulators wird ausgewählt, um einer Phase von 2 pi Radians zu entsprechen. Wenn die Addition von Φ_Inc verursachen würde, dass der Wert von Φ_Acc 2 pi Radians durch einen Wert x nach dem Überlauf überschreiten würde, speichert der Akkumulator nur den Wert x. Als Ergebnis hat ein Überlauf des Akkumulators den gleichen Effekt wie das Starten eines neuen Zyklus der periodischen Wellenform, wobei das geeignete Phasenverhältnis zwischen dem Ende eines Zyklus und dem Beginn des nächsten Zyklus aufrechterhalten wird.
Die Dauer eine Zyklus der Wellenform F_out kann durch Verändern der Zeit, die der Akkumulator 110 benötigt überzulaufen, gesteuert werden. Diese Zeit kann durch Verändern der Frequenz des Takts CLK_ACC gesteuert werden. Diese Zeit kann ebenso durch Verändern des Werts von Φ_Inc gesteuert werden.
Digitale Werte, die sin (Φ_Acc) repräsentieren, werden dann in einen digital-zu-analog Konverter eingespeist, wie z. B. DAC 114, der sie in ein quantisiertes analoges Signal konvertiert. Normalerweise ist ein Filter an die Ausgabe des digital-zu-analog Konverters angehängt, um das quantisierte Signal auszuglätten. Wo eine Sinuswelle benötigt wird, ist das Filter wahrscheinlich ein Bandpassfilter, da ein Bandpassfilter, das die gewünschte Frequenz der Sinuswelle in ihrem Passband enthält, die "spektrale Reinheit" des Signals erhöhen wird.
Wenn ein digitales Signal, wie z. B. ein Takt, gewünscht wird, kann das analoge Signal in einen Vergleicher 118 eingespeist werden, um das Signal rechtwinklig hinzubekommen (square off). Somit liefert der DDS-Signalgenerator einen angenehmen Mechanismus, um einen Takt von gesteuerter Frequenz zu generieren. Wo der DDS-Signalgenerator benutzt wird um einen Takt zu generieren, ist die spektrale Reinheit sehr wichtig. Das Fehlen von spektraler Reinheit in dem Signal F_out erscheint als "Jitter" in dem digitalen Takt. Für präzise Messungsanwendungen, die einen Takt benötigen, ist niedriger Jitter wichtig. Deswegen würde es höchst wünschenswert sein, einen DDS-Signalgenerator mit hoher spektraler Reinheit vorzusehen.
Eine Anwendung, wo ein variabler Frequenztakt mit niedrigem Jitter wünschenswert ist, ist in automatischen Testanlagen. 8 zeigt in sehr vereinfachter Form ein Blockdiagramm eines automatischen Testsystems 800 von dem Typ, der benutzt werden könnte, um Halbleiterchips zu testen. Ein Beispiel eines solchen Systems ist das Tiger^TM-Testsystem, das von Teradyne, Inc. aus Boston, MA, USA verkauft wird.
Das Testsystem beinhaltet eine Arbeitsstation 810, die das Testsystem 800 steuert. Die Arbeitsstation 810 lässt Testprogramme laufen, die die Hardware innerhalb des Testkörpers 812 einstellt, und die Resultate des Tests zurückliest. Die Arbeitsstation liefert ebenso eine Schnittstelle zu einem menschlichen Betreiber, so dass der Betreiber Befehle liefern kann oder Daten zum Testen eines besonderen Typs von Halbleitergerät vorsehen kann. Zum Beispiel könnte sich ein Programm, das auf der Arbeitsstation 810 läuft, die Frequenz eines Takts innerhalb des Testsystems durch Verändern des Werts eines Registers innerhalb des Testkörpers 812, das den Wert für Φ_Inc hält, ändern.
Um vollständig viele Typen von Geräten zu testen, müssen sowohl analoge als auch digitale Testsignale generiert und gemessen werden. Innerhalb des Testkörpers 812 sind digitale "eins" bzw. "Anschlüsse" 820 und analoge Instrumente 818. Beide sind mit dem Testgerät bzw. zu testenden Gerät 850 verbunden. Digital Pins sind Schaltkreise, die digitale Signale oder DC-Spannungen und -ströme generieren. Demgegenüber generieren analoge Instrumente und messen analoge Signale.
Mustergenerator 816 liefert Steuereingaben für die digitalen Pins 820 und die analogen Instrumente 818. Diese Steuereingaben definieren sowohl die Werte als auch die Zeit, bei der Testsignale generiert oder gemessen werden sollten. Um einen genauen Test abzusichern, müssen die Aktionen der digitalen Pins und der analogen Instrumente oft synchronisiert werden. Zeitgebungsgenerator 814 liefert Zeitgebungssignale, die den Betrieb der verschiedenen Komponenten innerhalb der Testereinheit 812 synchronisieren.
Die automatische Testanlage wurde programmierbar gemacht, so dass sie viele unterschiedliche Typen von Geräten testen kann. Es ist oft wünschenswert, innerhalb der automatischen Testanlage in der Lage zu sein, einen digitalen Takt von einer programmierbaren Frequenz zu generieren, der sehr niedrigen Jitter hat. Ein Beispiel einer solchen Anwendung wird willkürlicher Wellenformgenerator (AWG = arbitrary waveform generator) genannt. AWG 822 erzeugt eine Wellenform, die in eine fast willkürliche Form programmiert werden kann, und zwar unter Verwendung eines Takts von steuerbarer Frequenz. Im Stand der Technik wurde ein DDS-Signalgenerator 100 benutzt als der Takt für den AWG. Die generierte Wellenform würde genauer sein, wenn der Takt der dem AWG geliefert wird, weniger Jitter haben würde.
Die automatische Testanlage enthält manchmal ebenso ein analoges Instrument, das als Digitalisierer bezeichnet wird. Der Digitalisierer 823 bezieht sich ebenso auf einen Takt, der vorzugsweise programmierbar sein soll te. Der Digitalisierer 823 könnte ebenso genauer gemacht werden, wenn er mit einem Takt beliefert wird mit niedrigerem Jitter.
Allgemeiner gesagt gibt es viele Anwendungen, wo Sinuswellen mit hoher spektraler Reinheit zum Testen von Geräten, wie z. B. Halbleiterchips, wünschenswert sind. Es würde deswegen wünschenswert sein, eine automatisch Testanlage mit einem verbesserten Synthesizer-Schaltkreis vorzusehen, um Signale mit verbesserter spektraler Reinheit bzw. Qualität zu generieren.
Wir haben erkannt, dass der DAC die gesamte spektrale Reinheit von Signalen, die von einem DDS produziert werden, stark beeinflusst. Wir haben ebenso erkannt, dass die spektrale Reinheit stark von der Abtastrate, bei der der DAC operiert, abhängt. Insbesondere vermindern Unreinheiten, die sich von dem Signal-zu-Rausch Verhältnis (SNR = signal-to-noise ratio) und störfreien Dynamikbereich (SFDR = spurious-free dynamic range) ergeben, näherungsweise linear mit der DAC-Abtastrate. Wir haben die Vorteile des Betreibens des DAC eines DDS mit ihrer höchstmöglichen Abtastrate erkannt. Sobald jedoch DACs mit schnelleren Abtastraten verfügbar werden, gibt es Grenzen bei der Verfügbarkeit von Schaltkreisen, die die Datenströme in dem DAC generieren können. Die Schaltkreise, die gebraucht werden um einen DDS-Signalgenerator für hohe Spektralreinheit zu betreiben, sind im Allgemeinen nicht verfügbar oder sehr teuer, brauchen zu viel Leistung, nehmen zu viel Raum ein oder sind andernfalls nicht wünschenswert.
Die Offenbarungen US-A-4 454 498 , US-A-4 958 310 und US-A-5 467 294 stellen ein Verfahren zum Generieren eines periodischen Signals dar, wobei das Verfahren die folgenden Schritte aufweist:
Vorsehen einer Vielzahl von Strömen von digitalen Werten, wobei jeder Wert eine vorbestimmte Anzahl von Bits hat, und jeder Strom Abtastungen bzw. Samples des periodischen Signals, das generiert werden soll, repräsentiert, von verschachtelten Werten, die von der Vielzahl von Strömen abgeleitet werden, um einen letztendlichen Strom von digitalen Werten zu produzieren, und zum Konvertieren des letztendlichen Stroms in ein analoges Signal, das das periodische Signal in einen digital-zu-analog Konverter mit einer Eingabe, die die digitalen Werte empfängt, bildet.
Die Offenbarung B. J. Dinteman: "Phase Coherent, Event Synchronized Test System Architecture", Europäische Testkonferenz, 1993. Proceedings of ETC 93, Third Rotterdam, Netherlands, 19–22 April 1993, Los Alamitos, CA, USA, IEEE Comput. Soc, US, Seiten 312–319, XP010031761 zeigt ein automatisches Testsystem mit digitalen und analogen Testkomponenten, wobei die analoge Komponente einen digitalen Synthesizer aufweist.
Noch genauer bezieht sich das Dokument US-A-4 454 486 auf einen Signalsynthesizer, der hochfrequenz-synthetisierte Wellenformen für den Benutzer vorsieht. Durch paralleles Konvertieren der Phaseninformation in digitale Ausgabe und durch wahlweises Verkoppeln dieser digitalen Ausgaben, wird eine geordnete digitale Ausgabe gebildet, um Hochfrequenz-Wellenformen vorzusehen. Diese geordnete digitale Ausgabe, die Punkte auf einer Sinusfunktion repräsentiert, wird in ein analoges Signal für die Synthesizerausgabe konvertiert. Weiterhin werden die Frequenz- und Phasenmodulationen der synthetisierten Wellenformen leicht implementiert mit diesem Signalsynthesizer; die Modulationsinformation wird einfach zu den digitalen Ausgaben vor dem wahlweisen Verkoppeln hinzugefügt. Somit, wenn die geordnete digitale Ausgabe in ein analoges Signal konvertiert wird, enthält das analoge Signal die Modulationsinformation.
ZUSAMMENFASSUNG DER ERFINDUNG
Ein Aspekt der vorliegenden Erfindung ist ein Verfahren zum Generieren eines niedrigen Jitter-Digitaltakts, wie definiert im unabhängigen Anspruch 1. Ein anderer Aspekt der Erfindung ist ein automatisches Testsystem, das eine Vorrichtung zum Generieren eines niedrigen Jitter-Digitaltakts einbaut, wie definiert im unabhängigen Anspruch 11. Weitere Ausführungsbeispiele der Erfindung sind in den entsprechenden angehängten abhängigen Ansprüchen spezifiziert.
Die Erfindung wird erreicht mit einem DDS-Signalgenerator, der eine Sinuswelle generiert. Diese Sinuswelle wird benutzt, um einen Niedrig-Jitter-Digitaltakt zu erzeugen.
In einem anderen Aspekt wird das DDS-Signal benutzt, um einen Niedrig-Jitter-Digitaltakt von variabler Frequenz zu generieren. Dieser Takt wird innerhalb eines automatischen Testsystems benutzt, um einen willkürlichen Wellenformgenerator zu takten.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die vorangegangenen und andere Ziele werden besser verstanden werden durch Bezugnahme auf die folgende detaillierte Beschreibung und begleitenden Zeichnungen, in denen:
1 ein Blockdiagramm eines DDS-Signalgenerators vom Stand der Technik ist, der benutzt wird um einen digitalen Takt zu erzeugen;
2 ein Blockdiagramm eines Akkumulators vom Stand der Technik ist;
3 ein Blockdiagramm einer Nachschlagetabelle vom Stand der Technik ist;
4 ein Blockdiagramm eines DDS-Signalgenerators ist, der benutzt wird um einen digitalen Takt zu erzeugen;
5 ein Blockdiagramm von der Einfülleinheit ist, die in dem DDS-Signalgenerator der 4 benutzt wird;
6 ein Blockdiagramm eines alternativen Ausführungsbeispiels eines DDS-Signalgenerators ist, der benutzt wird um einen digitalen Takt zu erzeugen;
7 ein Blockdiagramm einer Akkumulatorbank ist, die in dem DDS-Signalgenerator der 6 benutzt wird; und
8 ein Blockdiagramm eines Testsystems ist, das über einen von einem DDS-Signalgenerator der 4 oder 6 verbessert werden kann.
DETAILLIERTE BESCHREIBUNG
Diese Erfindung ist in ihrer Anwendung nicht auf die Details der Konstruktion und der Anordnung der Komponenten begrenzt, die in der folgenden Beschreibung dargelegt oder in den Zeichnungen dargstellt sind. Die Erfindung ist zu anderen Ausführungsbeispielen in der Lage und praktiziert zu werden oder auf verschiedenartige Arten ausgeführt zu werden.
4 zeigt einen Synthesizer 400, der benutzt wird, um einen Niedrig-Jitter-Digitaltakt zu generieren. Der Synthesizer 400 benutzt eine modifizierte Form der Direkt-Digitalsynthese.
Wie im Stand der Technik, ist der Synthesizer 400 mit einem Takt CLK_ACC getaktet. Das Register 402 speichert einen Wert von Φ_Inc. Für jeden Zyklus des Takts CLK_ACC erhöht sich der Wert, der in dem Akkumulator 410 gespeichert ist, durch den Wert von Φ_Inc, der im Register 402 gespeichert ist.
Der Wert im Akkumulator 410 wird in die Akkumulator-Einfülleinheit 420 eingespeist. Die Akkumulator-Einfülleinheit ist detaillierter in 5 gezeigt. Für jeden neuen Wert von Φ_Acc, produziert die Akkumulator-Einfülleinheit 420 N neue Phasenwerte, Φ₀...Φ_N-1. Diese N Phasenwerte repräsentieren Werte zwischen dem Wert im Akkumulator 410 und dem Wert, der in dem Akkumulator 410 sein wird, wenn der Akkumulator inkrementiert wird, und wenn der Akkumulator 410 das nächste Mal durch CLK_ACC getaktet wird.
Wie in 5 gezeigt, sind die Werte von Φ₀...Φ_N-1 durch eine Bank von Addierern gebildet, wobei 510, 512, 514 und 516 gezeigt sind. Einer der Eingaben für jeden der Addierer ist der Wert, der im Akkumulator 410 gespeichert ist.
Die zweite Eingabe für jeden der Addierer basiert auf dem Wert des Phaseninkrements, Φ_Inc, der im Register 402 gespeichert ist. Eine unterschiedliche Fraktion des Werts von Φ_Inc wird in jeden der Addierer eingegeben. Wie in 5 gezeigt, sind die Addierer von 0...(N – 1) angeordnet. Der Teil von Φ_Inc, der in jeden Addierer eingegeben wird, basiert auf der Position des Addierers in dieser Reihenfolge. Der erste Addierer empfängt (0/N)·Φ_Inc. Der nächste Addierer empfängt (1/N)·Φ_Inc. Das Muster fährt fort auf diese Art und Weise, und zwar mit dem letzten Addierer in der Reihenfolge, der eine Eingabe von (n – 1/N)·Φ_Inc empfängt.
Somit gibt für jeden Zyklus CLK_ACC die Akkumulator-Einfülleinheit N lineare erhöhte Phasenwerte aus. Die Signale Φ₀...Φ_N-1 werden an die Sinusbank 412 geliefert.
Die Sinusbank 412 kann als eine Bank von Sinuseinheiten 112 implementiert werden. Jede der Sinuseinheiten in der Sinusbank 412 empfängt eines der Signale Φ₀...Φ_N-1 als eine Phasensteuerungseingabe. Jede der Sinuseinheiten innerhalb der Sinusbank 412 gibt einen digitalen Wert aus, der einen Punkt auf einer Sinuswelle repräsentiert. Der spezifische Punkt auf der Sinuswelle wird von der Phaseneingabe gesteuert, die auf die spezifische Sinuseinheit angewandt wird.
Die erste Steuereingabe Φ₀ repräsentiert die Steuereingabe für eine Sinuseinheit, wie in einem Stand der Technik DDS-Schaltkreis benutzt. Demgemäß ist die Ausgabe der ersten Sinuseinheit ein Wert einer Sinuswelle, wie in dem Stand der Technik DDS-Schaltkreis. Jede der nachfolgenden Eingaben Φ₁...Φ_N-1 repräsentiert eine Phase, die relativ zu Φ₀ verschoben ist. Demgemäß repräsentiert die Ausgabe jeder nachfolgenden Sinuseinheit innerhalb der Sinusbank 412 den Wert einer Sinuswelle, verschoben in der Zeit relativ zu dem Wert, der von der vorangegangenen Sinuseinheit in der Sinusbank produziert wurde.
Die Ausgaben jeder der Sinuseinheiten innerhalb der Sinusbank 412 werden zu einer der schaltbaren Eingaben des Selektors bzw. des Auswählers 422 gespeist. Der Auswähler 422, manchmal auch "Multiplexer" genannt, verbindet eine der schaltbaren Eingaben über, durch zu seiner Ausgabe basierend auf dem Wert einer Steuereingabe.
Die Steuereingabe des Auswählers 422 wird von einem Zähler 426 vorgesehen. Vorzugsweise ist der Zähler 426 ein Zähler, der wenigstens von 0 bis (N – 1) zählt. Der Zähler 426 läuft entweder auf Null über oder wird auf Null für jeden Zyklus von CLK_ACC zurückgesetzt.
Der Zähler 426 wird durch den Frequenzmultiplizierer 424 getaktet. Der Frequenzmultiplizierer empfängt eine Eingabe von CLK_ACC. Die Ausgabe des Frequenzmultiplizierers 424 ist ein höherer Frequenztakt mit einer Frequenz, die N-Mal die Frequenz des Taktes CLK_ACC ist. Auf diese Art und Weise werden für jeden Zyklus des Takts CLK_ACC N nachfolgende Werte über den Auswähler 422 getaktet.
Die Akkumulator-Einfülleinheit und die Sinusbank 412 können gesehen werden, dass die Anzahl der Abtastungen bzw. Samples einer Sinuswelle, die in jedem Zyklus von CLK_ACC verfügbar sind mit N multipliziert werden. Um dem Schaltkreis zu ermöglichen, mit einer relativ langsamen Geschwindigkeit zu operieren, werden diese Abtastungen parallel generiert. Der Frequenzmultiplizierer 424, der Zähler 426 und der Auswähler 422 konvertieren diese parallelen Abtastungen einer Sinuswelle in einen Strom von digitalen Werten, die eine Sinuswelle repräsentieren. Die Abtastrate dieses Stroms von Werten wird jedoch mit einem Faktor von N erhöht.
Dieser Strom von digitalen Werten wird als die Eingabe auf den Digital-zu-analog(DAC)-Strichkonverter 414 angewandt. Der DAC 414 ist ähnlich zu den DACs, die in den DDS-Schaltkreisen vom Stand der Technik benutzt werden. Es braucht jedoch eine höhere Abtastrate zu haben, um die höhere Datenrate aus dem Auswähler 422 zu handhaben. Durch Vorsehen eines Daten stroms mit einer höheren Abtastrate für den DAC, hat die Ausgabe des DAC 414 eine viel größere spektrale Reinheit bzw. Qualität als Signale, die von den DDS-Schaltkreisen vom Stand der Technik generiert werden.
Die Ausgabe des DAC 414 wird in dem Ausführungsbeispiel der 4 gezeigt, einem Bandpassfilter 416 präsentiert zu werden. Solch ein Filter kann weiterhin die spektrale Reinheit des Signals, das von dem DAC 414 generiert wurde, erhöhen. Der Bandpassfilter 416 könnte jedoch nicht in allen Implementierungen benutzt werden.
Die Ausgabe des Bandpassfilters 414 wird zum Komparator 418 geliefert. Wie in Synthesizern vom Stand der Technik, kann eine Sinuswelle mit hoher Reinheit bzw. Qualität benutzt werden, um einen digitalen Takt mit niedrigem Jitter unter Verwendung eines Komparators, wie in 4 gezeigt, zu generieren.
6 zeigt ein alternatives Ausführungsbeispiel in dem ein unterschiedlicher Schaltkreis benutzt wird, um Phasenwerte Φ₀...Φ_N-1 zu generieren. Der Synthesizer 600 benutzt eine Akkumulatorbank 610 anstatt des Akkumulators 410 und eine Akkumulatoreinfülleinheit 420.
Wie detaillierter in 7 gezeigt, beinhaltet die Akkumulatorbank 610 N Akkumulatoren, von denen 710, 712, 714 und 716 aus Einfachheitsgründen gezeigt sind. Jeder der Akkumulatoren, wie z. B. 710, 712, 714 und 716 empfängt den Wert von Φ_Inc als eine Eingabe. Dieser Wert wird zu dem aktuellen Wert, der in dem Akkumulator gespeichert ist, hinzugefügt und zwar einmal für jeden Zyklus von CLK_ACC. Um die Signale Φ₀...Φ_N-1, die die Werte repräsentieren, die in der Phase verschoben sind, zu generieren, wird jeder der Akkumulatoren anfänglich auf Werte gesetzt, die ein wenig unterschiedlich sind.
Der Akkumulator 710 kann z. B. anfänglich auf 0 gesetzt werden. Der Akkumulator 712 kann anfänglich auf (1/N)·Φ_Inc gesetzt werden. Der Akkumulator 714 kann anfänglich auf (2/N)·Φ_Inc gesetzt werden. Dieses Muster fährt in der Reihenfolge fort, mit dem Akkumulator 716 anfänglich auf (N – 1)/N·Φ_Inc gesetzt.
7 zeigt, dass jeder der Akkumulatoren eine Rücksetzungsleitung hat. Zu jeder Zeit, wenn die Akkumulatoren zurückgesetzt werden, sollte der anfängliche Wert in den Schaltkreis geladen werden. Es sei angemerkt, dass ein Akkumulator mit einem Rücksetzungsschaltkreis, der den geeigneten anfänglichen Wert berechnet und lädt, konstruiert werden könnte. Der Schaltkreis könnte ein Teil jeder Akkumulatoreinheit sein. Alternativ könnte in einem System, wie z. B. das automatische Testsystem 800 ein Computercontroller, wie z. B. die Arbeitsstation 810, den benötigten Wert berechnen und ihn in dem Akkumulatorregister speichern, und zwar bevor der Synthesizer 600 eingeschaltet wird um zu operieren. Das Einstellen der elektronischen Schaltkreise vor dem Einschalten derselben und vor dem Laden der Werte in die Akkumulatorregister sind bekannte Funktionen von elektronischen Schaltkreisen.
Verschiedene bekannte Techniken könnten benutzt werden, um einen Synthesizer zu konstruieren, wie z. B. Synthesizer 400 oder 600. Um hohe spektrale Reinheit bzw. Qualität zu erreichen, ist es wünschenswert, dass das DAC 414 sowohl eine Hochtastrate und als auch eine relativ große Anzahl von Bits hat. In einem bevorzugten Ausführungsbeispiel wird der DAC 414 wenigstens 2 Giga-Werte (2·10⁹) pro Sekunde empfangen. Noch bevorzugter wird der DAC 414 4 Giga-Werte pro Sekunde empfangen. In einer momentan betrachteten Implementierung wird ein 4,9 Giga-Hertz DAC benutzt.
Jeder digitale Wert, der in den DAC 414 eingegeben wird, und zwar in einem momentan bevorzugten Ausführungsbeispiel, hat 10 Bits. Es ist möglich, als eine Art und Weise um die Effekte von Berechnungsrundungsfehlern zu reduzieren, dass die Schaltkreisen, die digitale Werte generieren, die auf dem DAC 414 angewandt werden, Werte generieren werden mit mehr Bits als der DAC 414 in einer Konvertierung benutzt. Jeder Wert wird vorzugsweise z. B. wenigstens 14 Bits Auflösung haben. In einer momentan betrachteten Implementierung haben die generierten Werte 18 Bits Auflösung.
Der Frequenzmultiplizierer 424, der Zähler 426 und der Auswähler 422 haben Komponenten, die bei der Abtastrate des DAC 414 operieren. Demgemäß werden Komponenten mit relativ hoher Frequenz gebraucht, um diese Komponenten zu implementieren. Technologien, die Schaltkreiskomponenten bei dieser Geschwindigkeit operieren zu lassen, sind bekannt. Zum Beispiel. Schaltkreise, die unter Verwendung von ECL- oder SiGe-Prozessen gefertigt wurden, können bei den benötigten Geschwindigkeiten operieren. In einem bevorzugten Ausführungsbeispiel werden diese Komponenten implementiert als ein einzelner ASIC oder als Teil eines ASIC in dem automatischen Test 800, der für andere Funktionen benutzt wird. Diese Merkmale könnten z. B. als Teil des gleichen integrierten Schaltkreischips, der den DAC 414 hält, implementiert werden.
Ein Vorteil der oben beschriebenen Architektur ist, dass die Sinusbank 412 und die Akkumulatorbank 610 oder der Akkumulator 410 und die Akkumulatoreinfülleinheit 420 nicht bei der gleichen Datenrate wie der DAC 414 operieren müssen. Somit können diese Komponenten und jede andere Komponente, die vom CLK_ACC getaktet werden, mit Schaltkreisen mit relativ niedriger Geschwindigkeit implementiert werden. In einem bevorzugten Ausführungsbeispiel wird CLK_ACC bei einer Frequenz weniger als 500 MHz operieren. In einem momentan bevorzugten Ausführungsbeispiel wird der CLK_ACC bei einer Frequenz kleiner als 200 MHz operieren. Diese Taktraten entsprechen einem Wert von N, der wenigstens 32 ist. In einem momentan bevorzugten Ausführungsbeispiel ist N gleich 64.
Vielen Techniken sind bekannt, um Schaltkreise zu implementieren, die bei diesem Bereich von Frequenzen operieren. CMOS z. B. ist weit genutzt, um Schaltkreise zu konstruieren, die in diesem Bereich operieren. Ein CMOS-ASIC könnte für diese Komponenten benutzt werden. Wegen der Einfachheit des Designs könnte jedoch ein relativ wenig kostendes CMOS-Gate-Array be nutzt werden, um diese Komponenten zu implementieren. Weiterhin ermöglicht die kleine Größe und der relativ kleine Leistungsverbrauch von CMOS einen Synthesizer, wie beschrieben, praktisch in Anwendungen implementiert zu werden, die empfindlich auf Größe, Leistungsverbrauch und/oder Kosten sind, wie z. B. die automatische Testanlage.
Wie oben beschrieben, generiert ein Synthesizer ein Signal mit hoher spektraler Reinheit bzw. Qualität durch Erzeugen eines Stroms von digitalen Werten bei einer hohen Rate. Diese Werte repräsentieren Abtastungen von einer Sinuswelle und dienen als eine Eingabe für den DAC. Dieser Strom von Werten wird durch Verschachtelung konstruiert, und zwar für jede Periode des Niedrigfrequenztakts, der Ausgaben von mehrfachen Sinuseinheiten. Die Ausgaben der Sinuseinheiten repräsentieren Abtastungen der Sinuswellen, wobei jede die gleiche Frequenz als die Sinuswelle in dem verschachtelten Datenstrom hat. Die Abtastraten für diese Sinuswellen sind jedoch niedriger. Andere Implementierungen eines Schaltkreises, der Ströme von digitalen Werten generiert, die Abtastungen von Sinuswellen repräsentieren und diese verschachteln, würden ebenso möglich sein.
Somit wurden einige Aspekte von wenigstens einem Ausführungsbeispiel dieser Erfindung beschrieben, es sei angemerkt, dass verschiedene Veränderungen, Modifikationen und Verbesserungen dem Fachmann leicht ersichtlich sein werden. Solche Veränderungen, Modifikationen und Verbesserungen sind als Teil dieser Offenbarung gedacht, und sind gedacht in dem Schutzumfang der Erfindung, wie definiert in den angehängten Ansprüchen, zu sein. Demgemäß sind die vorhergehende Beschreibung und die Zeichnungen nur Beispiele.
Die Erfindung ist z. B. beschrieben in Verbindung mit einem Synthesizer, der eine Sinuswelle generiert, die anschließend in einen Niedrig-Jitter Digitaltakt konvertiert wird. Die Erfindung könnte benutzt werden um eine Sinuswelle zu generieren, die für andere Anwendungen benutzt wird.
Ebenso ist die Erfindung dargestellt als benutzt in Verbindung mit automatischen Testanlagen. Die Erfindung ist jedoch anwendbar in jedem anderen Bereich, wo Sinuswellen von hoher spektraler Reinheit bzw. Qualität oder digitale Takte mit niedrigem Jitter erwünscht sind.
Weiterhin sei es angemerkt, dass DDS benutzt werden kann, um andere Signale als Sinuswellen zu generieren. Die Sinusbank 412 könnte durch einen Speicher oder Mathematik-Engine ersetzt werden, die eine andere Funktion als eine Sinusfunktion implementiert.
4 zeigt, dass jede Stufe des Synthesizers 400 getaktet wird, und zwar um dem Schaltkreis zu ermöglichen, über eine Leitung geleitet zu werden. Es ist nicht notwendig, dass der Schaltkreis über eine Leitung geleitet wird (pipelined).
Es wurde ebenso oben beschrieben, dass der DDS-Schaltkreis die vielfachen Ströme von digitalen Werten generiert, wobei jeder einen Sinuswellenversatz durch eine gleichmäßige Phase von Sinuswellen repräsentiert, die von anderen Strömen von digitalen Werte repräsentiert werden. Diese Ströme von Daten werden durch Versorgen der Sinusbank 410 mit vielfachen Phaseneingaben erreicht, wobei jede von der anderen durch einen einheitlichen bzw. gleichmäßigen Wert versetzt ist. Der gleiche Effekt könnte erreicht werden durch Versorgen von einer Steuerungseingabe auf jede Sinuseinheit in einer Sinusbank, wo jede Sinuseinheit der Sinusbank mit einer Sinuswelle mit leicht unterschiedlicher Phase antwortet. Zum Beispiel, anstatt N Eingaben zu empfangen, die N unterschiedliche Phasen repräsentieren, könnte die Sinusbank 412 N Speicher enthalten, die jede Werte für eine Sinuswelle mit einer unterschiedlichen Phase gespeichert hat.
Als ein anderes Beispiel sollte es angemerkt werden, dass die Addierer, Sinuseinheiten innerhalb der Sinusbank und die Eingaben für den Auswähler geordnet sind. Diese Ordnung ist eine logische Ordnung im Sinne, dass die Ordnung benutzt wird, z. B. beim Bestimmen welche Phaseeingabe zu welcher Sinuseinheit verbunden werden soll, oder welche Sinuseinheit mit welcher Auswählerausgabe durchverbunden werden soll. So eine logische Ordnung bzw. Reihenfolge bedeutet nicht, dass jede spezifische physikalische Ordnung benötigt wird, wenn ein Chip, der die Einheit enthält, konstruiert wird. Jede angenehme Konstruktionstechnik könnte benutzt werden. Die Ordnung kann ebenso aufgebaut werden durch jedes geeignete System. Es ist nicht notwendig, dass z. B. die Steuereingabe 0 für den Auswähler 422 den ersten Wert in der Reihenfolge für die Ausgabe schaltet. Jedes Nummerierungssystem oder Konvention, das bzw. die die gewünschte Ordnung des Signals bewahrt, kann benutzt werden.
Ebenso ist der Zähler 426 gezeigt von einem Takt getaktet zu werden, der in einem Frequenzmultiplizierer generiert wird. Jedes geeignete Verfahren zum Generieren von zwei Takten mit einem bekannten Frequenzverhältnis könnte benutzt werden. Ein höherer Frequenztakt könnte z. B. für den Taktzähler 426 generiert werden, wobei CLK_ACC in einem Frequenzdividierer generiert wird, und zwar mit dem höheren Frequenztakt als Eingabe. Ebenso, obwohl vorzugsweise, ist es nicht strikt notwendig, dass die Takte von dem gleichen Takt generiert werden.
Weiterhin wurde beschrieben, dass eine Sinuseinheit als entweder eine Nachschlagetabelle oder eine Mathematik-Engine implementiert werden könnte. Es ist ebenso möglich, dass eine Kombination von Nachschlagetabelle und Berechnung benutzt werden könnte, um die Datenströme zu generieren, die von jeder Sinuseinheit geliefert werden. Eine Nachschlagetabelle könnte z. B. nur 2⁹ Stellen haben, was bedeutet, dass der Speicher von nur 9 Adressleitungen adressiert wird. Der Akkumulator 410 könnte jedoch mehr als 9 Bits Auflösung haben. In diesem Fall würde die Bits hoher Ordnung des Akkumulators benutzt werden, um einen Basiswert von einer der Nachschlagetabellen auszuwählen. Die Bits niedriger Ordnung können dann benutzt werden, um zwischen dem Basiswert und dem Wert bei der nächsten Adresse in dem Speicher zu interpolieren. Eine einfache lineare Interpolation könnte benutzt werden, obwohl andere kompliziertere Formen der Interpolation konstruiert werden könnten.
Ebenso wurde beschrieben, dass ein DDS-Synthesizer benutzt wird, um eine Sinuswelle von hoher spektraler Reinheit bzw. Qualität zu generieren. Derselbe Schaltkreis könnte benutzt werden, um eine Sinuswelle bei einer höheren Frequenz als mit einem traditionellen DDS-Schaltkreis möglich ist zu generieren. In einem traditionellen DDS-Schaltkreis ist die Frequenz einer generierten Sinuswelle begrenzt auf die halbe Frequenz des CLK_ACC. In dem beschriebenen Ausführungsbeispiel ist die Frequenz der generierten Sinuswelle begrenzt auf N × 1/2 der Frequenz des CLK_ACC.

Claims

Ein Verfahren zum Erzeugen eines digitalen Taktes (F_OUT) mit niedrigem Jitter bzw. niedriger Schwankung, wobei das Verfahren Folgendes aufweist: a) Vorsehen einer Vielzahl von Strömen von digitalen Werten, wobei jeder Wert eine vorbestimmte Anzahl von Bits besitzt und jeder Strom Samples bzw. Abtastwerte von einem zu erzeugenden periodischen Signal repräsentiert; b) Interleaven bzw. Verschachteln von Werten, die aus der Vielzahl von Strömen abgeleitet sind, um einen finalen Strom von digitalen Werten zu erzeugen; c) Konvertieren des finalen Stroms in ein analoges Signal in einem Digital-zu-Analog-Konverter (414) der einen Eingang besitzt, der digitale Werte empfängt mit weniger als der vorbestimmten Anzahl von Bits; und d) Erzeugen des digitalen Taktes aus dem analogen Signal.
Verfahren nach Anspruch 1, das zusätzlich das Erzeugen einer Vielzahl von Phasensignalen aufweist, wobei jedes Werte besitzt mit einer Periode, die proportional zu der Periode des periodischen Signals ist, wobei jeder Wert in der Vielzahl von Strömen von digitalen Werten ansprechend auf einen Wert von einem Phasensignal von einer Vielzahl von Phasensignalen vorgesehen ist.
Verfahren nach Anspruch 2, das zusätzlich das Erzeugen jedes Phasensignals durch wiederholtes Erhöhen jedes Phasensignals von der Vielzahl von Phasensignalen um ein Phaseninkrement aufweist.
Verfahren nach Anspruch 3, das zusätzlich das Steuern der Periode des periodischen Signals durch Ändern des Phaseninkrements aufweist.
Verfahren nach Anspruch 1, wobei das Konvertieren des analogen Signals in einen digitalen Takt das Verarbeiten des analogen Signals in einem Komparator bzw. Vergleicher zum Vorsehen des digitalen Taktes aufweist.
Verfahren nach Anspruch 5, das zusätzlich das Nutzen des digitalen Taktes für eine Schaltung, die eine Wellenform erzeugt, aufweist.
Verfahren nach Anspruch 1, wobei der finale Strom von digitalen Werten mehr als 4 Giga-Werte pro Sekunde aufweist.
Verfahren nach Anspruch 7, wobei jeder der Vielzahl von Strömen von digitalen Werten weniger als 500 Mega-Werte pro Sekunde aufweist.
Verfahren nach Anspruch 7, wobei jeder der digitalen Werte in dem finalen Strom wenigstens 12 Bits an Auflösung besitzt.
Verfahren nach Anspruch 1, wobei die Vielzahl von Strömen von digitalen Werten wenigstens 32 Ströme von digitalen Werten aufweist.
Ein automatisches Testsystem (800), das Folgendes aufweist: a) einen Timing- bzw. Zeitgebungsgenerator (814) der ein erstes Uhr- bzw. Taktsignal vorsieht; b) wenigstens eine digitale Pinschaltung (820), die mit dem Timing-Generator (814) gekoppelt ist, und ein digitales Testsignal zu Zeiten, die durch das erste Taktsignal synchronisiert sind, erzeugt oder misst; und c) wenigstens ein analoges Instrument (818), das mit dem Timing-Generator gekoppelt ist, wobei das analoge Instrument ein analoges Signal erzeugt oder misst, und zwar zu Zeiten, die referenziert bzw. bezogen sind, auf einen niedrigen Jitter aufweisenden digitalen Takt von einer programmierbaren Frequenz, die mit dem ersten Taktsignal synchronisiert ist, wobei das analoge Instrument eine Einrichtung aufweist, zum Erzeugen des Taktes mit niedrigem Jitter, wobei die Vorrichtung Folgendes aufweist: I) eine Schaltung (424) um aus dem ersten Taktsignal (CLK_ACC) ein zweites Taktsignal (CLK_DAC) zu erzeugen, das eine Frequenz besitzt, die ein Vielfaches von dem ersten Taktsignal ist; II) eine Vielzahl von Schaltungen (410, 420, 412, 610, 612) die jeweils einen Steuereingang, einen Takteingang der mit dem ersten Taktsignal getaktet ist und einen Ausgang besitzen, wobei jede Schaltung einen Wert an ihrem Ausgang erzeugt, der ein Sample bzw. eine Abtastwerte von einem analogen Signal repräsentiert und zwar zu einer Zeit, die durch ihren Steuereingang bestimmt ist, wobei jeder Wert eine vorher bestimmte Anzahl von Bits besitzt; III) eine Selektorschaltung (422) die eine Vielzahl von schaltbaren Eingängen besitzt, wobei jeder der schaltbaren Eingänge mit dem Ausgang von einer von der Vielzahl von Schaltungen verbunden ist, und einen Steuereingang besitzt, der mit dem zweiten Taktsignal getaktet wird, wobei die Selektorschaltung einen anderen von ihren schaltbaren Eingängen mit ihrem Ausgang verbindet, wenn ihr Steuereingang mit dem zweiten Taktsignal getaktet wird; IV) einen Digital-zu-Analog-Konverter (414), der einen digitalen Eingang, der mit dem Ausgang der Selektorschaltung gekoppelt ist und einen analogen Ausgang der repräsentativ für das periodische Signal ist, besitzt, wobei der digitale Eingang digitale Werte mit weniger als der vorher bestimmten Anzahl von Bits empfängt; und V) Mittel (418) zum Erzeugen des digitalen Taktes aus dem analogen Signal.
Automatisches Testsystem nach Anspruch 11, wobei das zweite Taktsignal eine Frequenz besitzt, die wenigstens 32 Mal die Frequenz des ersten Taktsignals ist.
Automatisches Testsystem nach Anspruch 11, wobei die Vielzahl von Schaltungen CMOS Schaltungen sind.
Automatisches Testsystem nach Anspruch 11, wobei die Vielzahl von Schaltungen in einem einzelnen Gatter Array Chip implementiert ist.
Automatisches Testsystem nach Anspruch 11, das zusätzlich ein Filter (416) aufweist, das mit dem Ausgang des Digital-zu-Analog-Konverters gekoppelt ist.
Automatisches Testsystem nach Anspruch 15, das zusätzlich einen Komparator bzw. Vergleicher (418) aufweist, der mit dem Ausgang des Filters gekoppelt ist.
Automatisches Testsystem nach Anspruch 16, wobei das analoge Instrument einen Arbitrary Waveform Generator bzw. einen Generator für frei wählbare Wellenformen aufweist, wobei der Arbitrary Waveform Generator einen Takteingang besitzt, der von einem Ausgang des Komparators abgeleitet ist.
Automatisches Testsystem nach Anspruch 17, wobei das zweite Taktsignal eine Frequenz besitzt, die wenigstens 4 GHz beträgt.
Automatisches Testsystem nach Anspruch 11, wobei jede von der Vielzahl von Schaltungen, eine Vielzahl von Akkumulatoren aufweist, wobei jeder Akkumulator durch das erste Taktsignal getaktet wird.
Automatisches Testsystem nach Anspruch 19, wobei jeder Akkumulator einen Eingang aufweist, der mit einem programmierbaren Register gekoppelt ist.
Automatisches Testsystem nach Anspruch 11, wobei jede der Vielzahl von Schaltungen einen Speicher aufweist.
Automatisches Testsystem nach Anspruch 21, wobei jeder von den Speichern in der Vielzahl von Schaltungen Samples bzw. Abtastwerte von einer Sinus-Welle speichert.
Automatisches Testsystem nach Anspruch 11, wobei: I) die Schaltung (424) zum Erzeugen einen Frequenz-Multiplizierer (424) aufweist, der angepasst ist und angeordnet ist zum Empfangen des ersten Taktsignals als eine Eingabe und zum Erzeugen des zweiten Taktsignals als eine Ausgabe, II) die Vielzahl von Schaltungen eine Vielzahl von Akkumulatoren (410, 420, 610) aufweist, von denen jeder einen Speicherplatz und Schaltkreise besitzt, zum Addieren eines vorher bestimmten Betrags zu dem Wert in dem Speicherplatz während jedes Zyklus von dem ersten Taktsignal; und eine Vielzahl von Speichern (412) aufweisen, die einen Adresseingang und einen Datenausgang besitzen, wobei der Adresseingang von jedem von den Speichern mit einem von den Akkumulatoren verbunden ist, jeder von den Speichern, die Ausgabe ansprechend auf den Wert des Adresseingangs für jeden Zyklus von dem ersten Takt erzeugt; III) jeder von den schaltbaren Eingängen mit dem Datenausgang von einem von der Vielzahl von Speichern verbunden ist.
Automatisches Testsystem nach Anspruch 23, das zusätzlich ein Filter (416) aufweist, das mit dem Ausgang von dem Digital-zu-Analog-Konverter (414) verbunden ist.
Automatisches Testsystem nach Anspruch 24, wobei die Mittel einen Komparator (418) aufweisen, der mit dem Ausgang des Digital-zu-Analog-Konverters gekoppelt ist, wobei der Komparator einen Ausgang besitzt, der den digitalen Takt vorsieht.
Automatisches Testsystem nach Anspruch 25, wobei das analoge Instrument, ein Arbitrary Waveform Generator (822) bzw. Generator mit freiwählbarer Wellenform ist.