DE60106011T2 - Verfahren zur Bildung einer Isolierschicht und Verfahren zur Herstellung eines Grabenkondensators - Google Patents

Verfahren zur Bildung einer Isolierschicht und Verfahren zur Herstellung eines Grabenkondensators Download PDF

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Description

  • Die Erfindung betrifft ein Verfahren zum Ausbilden einer Isolierschicht auf den Seitenwänden eines Grabens, wodurch ein Halbleiterwafer, der ein Substrat umfaßt, bereitgestellt wird, wobei das Substrat eine auf einer Hauptfläche des Substrats angeordnete erste Isolierschicht und einen im Substrat angeordneten Graben aufweist. Eine zweite Isolierschicht wird auf dem Wafer abgeschieden, die horizontalen Teile der zweiten Isolierschicht sollen geätzt werden. Die Erfindung betrifft weiterhin ein Verfahren zum Herstellen eines Grabenkondensators, bei dem das obige Verfahren zum Ausbilden einer Isolierschicht auf den Seitenwänden des Grabens verwendet wird.
  • Auf dem Gebiet der Herstellung von dynamischen Direktzugriffsspeichern (DRAMs) wird der Speicherkondensator als ein Tiefgrabenkondensator innerhalb des Halbleitersubstrats ausgebildet. Der untere Teil des Grabens umfaßt den Speicherknoten, wobei eine Platte des Kondensators sich innerhalb des Substrats befindet, die Dielektrikumsschicht auf den Seitenwänden des unteren Teils des Grabens angeordnet ist und die zweite Elektrode bevorzugt als ein Polysiliziumfüllmaterial innerhalb des Grabens angeordnet ist. Der obere Teil des Grabens ist durch eine sogenannte Kragenisolierung, bevorzugt eine dicke Siliziumoxidkragenschicht, vom Substrat isoliert. In der Sequenz der Prozeßschritte für die Herstellung des Grabenkondensators wird der Halbleiterwafer mit dem bereits fertiggestellten Speicherknoten versehen. An diesem Punkt wird im unteren Teil des Grabens die Dielektrikumsschicht an ihren Seitenwänden angeordnet, und er wird mit Polysilizium gefüllt. Auf der Oberfläche des Wafers ist eine PAD-Siliziumnitridschicht bereits abgeschieden. Der obere Teil des tiefen Grabens ist noch offen und wird weiterer Verarbeitung unterzogen. Nun wird auf dem Wafer eine konforme Isolierschicht, bevorzugt eine Siliziumoxidschicht, abgeschieden. Als Ergebnis liegt die konforme Schicht aus Siliziumoxid auf den Seitenwänden des oberen Teils des Grabens, auf der unteren Oberfläche des oberen Teils des Grabens und auf der Siliziumnitridschicht auf der Hauptfläche des Halbleiterwafers vor. Innerhalb des oberen Teils des Grabens wird die Siliziumoxidschicht direkt auf das obere Ende des Polysiliziumfüllmaterials abgeschieden, das im unteren Teil des tiefen Grabens angeordnet ist. In diesem Stadium wird der Prozeß der Herstellung des Grabenkondensators mit dem Entfernen der horizontalen Teile der konformen Siliziumoxidschicht fortgesetzt, z.B. die Teile, die am Boden des oberen Teils des tiefen Grabens angeordnet sind. Infolgedessen bleiben die vertikalen Teile der Siliziumoxidschicht an den Seitenwänden des oberen Teils des tiefen Grabens als Kragenisolierung, damit die weitere Füllung des oberen Teils des tiefen Grabens elektrisch vom umgebenden Substrat des Halbleiterwafers isoliert wird. Der Boden des oberen Teils, der z.B. aus Siliziumoxid besteht, wird geöffnet, um die elektrische Zugänglichkeit des Polysiliziums im unteren Teil des Grabens sicherzustellen. Bei einer späteren Phase des Herstellungsprozesses eines DRAM-Bauelements wird innerhalb des Substrats neben der Kragenisolierung ein aktiver Bereich ausgebildet, der einen Zugangstransistor umfaßt.
  • Das Öffnen der Bodenfläche des Grabens muß ohne Beschädigung der Siliziumnitridschicht durchgeführt werden. Für ein derartiges Entfernen ist ein das Ätzgas C4F8 verwendender Trockenätzprozeß bereits bekannt. Das Ätzen mit C4F8 liefert ausreichend Selektivität zwischen Siliziumoxid und Siliziumnitrid auf der Oberfläche des Wafers und stellt außerdem eine gute Ätzstopleistung am Boden des Grabens gegenüber dem Polysiliziumfüllmaterial bereit. Ein mit dem Ätzgas C4F8 verbundener Nachteil besteht jedoch darin, daß der alleroberste Abschnitt des vertikalen Teils des Kragenoxids aufgrund der hohen Siliziumoxidätzrate von C4F8 ebenfalls zu einem größeren Ausmaß geätzt wird. Dies gilt insbesondere bei Verwendung in kapazitiv arbeitenden Plasmaätzkammern, in denen eine hohe Mantelspannung eine große Ionenenergiebeschleunigung zur Waferoberfläche verursacht, die zu einer hohen Oxidätzrate führt. Infolgedessen kann der alleroberste vertikale Abschnitt des Kragenoxids derart vertieft werden, daß das hinter dem Kragenoxid unter dem PAD-Nitrid versteckte Siliziumoxid (PAD-Oxid) in nachfolgenden Prozeßschritten angegriffen werden kann. Einer der nachfolgenden Prozeßschritte ist eine isotrope Siliziumnaßätzung, die die PAD-Siliziumnitridschicht hinterschneiden kann. Die Zuverlässigkeit des Prozesses ist weniger stabil und die Produktionsausbeute für DRAM-Bauelemente ist geringer. Zudem wird in EP-A-933804 ein zweistufiger Ätzprozeß offenbart, der ein Seitenwandkragenoxid ausbildet.
  • Eine Aufgabe der Erfindung besteht in der Bereitstellung eines stabileren und zuverlässigeren Prozesses zum Ausbilden einer Isolierschicht auf den Seitenwänden eines Grabens, und eine weitere Aufgabe der Erfindung besteht in der Bereitstellung eines stabileren und zuverlässigeren Verfahrens zum Herstellen eines Grabenkondensators mit einer derartigen Isolierschicht.
  • Gemäß der Erfindung wird die Aufgabe bezüglich des Verfahrens zum Ausbilden einer Isolierschicht mit einem Verfahren zum Ausbilden einer Isolierschicht auf den Seitenwänden eines Grabens gelöst, das die folgenden Schritte umfaßt: Bereitstellen eines Halbleiterwafers, der ein Substrat mit einem ersten Isolierschichtstapel, der auf einer Hauptfläche des Substrats angeordnet ist, umfaßt und wobei ein Graben im Substrat angeordnet ist; Abscheiden einer zweiten Isolierschicht auf dem Wafer; Ätzen des Wafers in einem ersten Schritt mit einer ersten Ätzgaszusammensetzung, die die Gase CF4 und SiF4 und O2 umfaßt; Ätzen des Wafers in einem zweiten Ätzschritt nach dem ersten Ätzschritt mit einer zweiten Ätzgaszusammensetzung, die das Gas C4F8 umfaßt.
  • Bezüglich des Verfahrens zum Herstellen eines Grabenkondensators wird die Aufgabe durch ein Verfahren zum Herstellen eines Grabenkondensators unter Verwendung des obenerwähnten Verfahrens gelöst, wobei der Halbleiterwafer weiterhin einen tiefen Graben mit einem unteren Teil mit einer auf seinen Seitenwänden angeordneten Dielektrikumsschicht, der mit Silizium gefüllt ist, und mit einem oberen Teil, der über dem unteren Teil angeordnet ist, aufweist, wobei die zweite Isolierschicht auf den Seitenwänden des oberen Teils des tiefen Grabens und auf der Oberfläche des Siliziums, das sich im unteren Teil des tiefen Grabens befindet, und auf der Oberfläche des ersten Isolierschichtstapels abgeschieden ist.
  • Die Verfahren gemäß der Erfindung profitieren von einem zweistufigen Ätzprozeß für das Entfernen der horizontalen Teile der zweiten Isolierschicht, so daß nur die vertikalen Teile zurückbleiben, wodurch innerhalb des Grabenkondensators ein zuverlässiges Kragenoxid ausgebildet wird. Die beiden Schritte des Ätzprozesses weisen verschiedene Eigenschaften auf, die auf den Fortschritt des Gesamtätzvorgangs angepaßt sind. In dieser Hinsicht umfaßt der erste Ätzschritt eine Gaszusammensetzung aus CF4, SiF4 und O2. Diese Ätzgaszusammensetzung ätzt bekannterweise Siliziumoxid, Siliziumnitrid und Polysilizium mit im wesentlichen der gleichen Rate, z.B. ohne wesentliche Selektivität zueinander. Die Ätzrate von Siliziumoxid auf der Oberseite des Wafers kann so eingestellt werden, daß sie relativ gering liegt. Auf der oberen Oberfläche des Wafers wird nur relativ wenig Siliziumoxid entfernt, so daß sichergestellt werden kann, daß sich auf der Siliziumnitridschicht immer eine ausreichend dicke Siliziumoxidschicht befindet, die das Siliziumnitrid schützt. Am Boden des Grabens ist die Ätzrate von Siliziumoxid recht angemessen, so daß das Siliziumoxid vollständig von dem darunterliegenden Polysiliziumfüllmaterial entfernt wird. Infolge des ersten Ätzschritts unter Verwendung von CF4, SiF4 und O2 wird das Siliziumoxid am Boden des Grabens entfernt, wohingegen auf der oberen Hauptfläche des Wafers weiterhin eine dünne Siliziumoxidschicht vorliegt, die das Siliziumnitrid schützt. Zudem wird der alleroberste Abschnitt des vertikalen Kragenoxids nicht beschädigt. Die verschiedenen Ätzraten für Siliziumoxid am Boden des Grabens und an der oberen Oberfläche sind auf die Tatsache zurückzuführen, daß Ätzen und Abscheiden von Siliziumoxid auf der oberen Oberfläche und dem Grabenboden gleichzeitig erfolgen. Am Grabenboden überwiegt das Entfernen von Siliziumoxid stark das Abscheiden von Siliziumoxid, wohingegen an der oberen Oberfläche das Entfernen das Abscheiden nur geringfügig überwiegt, was am Grabenboden insgesamt zu einer höheren Oxidätzrate als an der oberen Oberfläche führt.
  • Beim zweiten Ätzschritt weist die Ätzchemie C4F8 auf, was bevorzugt mit CO oder alternativ CO und O2 verdünnt ist. Diese Chemie ist für eine substantiell hohe Selektivität zwischen Siliziumoxid und Siliziumnitrid bekannt, so daß die dünne Schicht aus Siliziumoxid, die am Ende des ersten Ätzschritts zurückblieb, auf recht gleichförmige Weise weggeätzt werden kann, ohne daß die darunterliegende Siliziumnitridschicht beschädigt wird. Es sei angemerkt, daß der vertikale Teil der Siliziumoxidschicht am Kragen ganz oben während des zweiten Ätzschritts aufgrund der Aggressivität des Ätzgases relativ zu Siliziumoxid vertieft wird. Das Ausmaß der Vertiefung kann jedoch toleriert werden und liegt eindeutig innerhalb der Dicke der Siliziumnitridschicht und reicht bestimmt nicht unter die Siliziumnitridschicht. Das Siliziumsubstrat, das von dem Kragenoxid geschützt werden soll, ist deshalb am allerobersten Teil des Grabens ausreichend geschützt, wo das Siliziumsubstrat die Siliziumnitridschicht kontaktiert, so daß es durch nachfolgendes Einwirken von Naßätzchemikalien zu keiner Hinterschneidung kommt.
  • Als Konsequenz insgesamt vereinigt die Kragenätzung die Vorteile der Ätzeigenschaften von C4F8 und CF4/SiF4/O2 für das Ätzen des Kragenoxids bei der Herstellung eines Grabenkondensators. Dadurch wird auf der Oberseite des Wafers eine definierte Nitridoberfläche mit einer sehr gleichförmigen Nitridschicht bereitgestellt, das Kragenoxid wird an der Grabenoberseite nur wenig vertieft und das Kragenoxid am Grabenboden wird perfekt geöffnet.
  • Der erste Ätzschritt, der CF4/SiF4/O2-Chemie verwendet, wird abgeschlossen, wenn das Siliziumoxid vollständig vom Boden des Grabens entfernt ist. Der zweite Ätzschritt, der C4F8-Chemie verwendet, ist abgeschlossen, wenn das Siliziumoxid auf der Oberseite des Wafers, d.h. auf der Oberseite des Siliziumnitrids, vollständig entfernt ist. Der erste Ätzschritt wird nach Zeit oder Ätzpunkt gefahren, während der zweite Ätzschritt nach Endpunkt abgeschlossen wird. Der zweite Ätzschritt verwendet eine polymerisierende Chemie. Es ist deshalb vorteilhaft, eine nachfolgende Sputterätzung mit O2 einzuführen, um wahrscheinlich zurückbleibende Polymerreste zu entfernen, woran sich bevorzugt eine Naßätzreinigung anschließt.
  • Wie bereits festgestellt, eignen sich die Isolierschichten an den vertikalen Seitenwänden des Grabens besonders für eine Kragenisolieroxidschicht, die die oberen Teile eines Grabenkondensators isoliert. Der obere Teil des Tiefgrabenkondensators insgesamt, der den obenerwähnten Ätzprozessen unterzogen wird, dient zum Isolieren der nachfolgenden Polysilizium füllung des Grabens von dem umgebenden Siliziumsubstrat, wobei die aktiven Bereiche einschließlich Zugangstransistoren später ausgebildet werden. Der untere Teil des Grabenkondensators dient als der Speicherknoten, der die beiden Elektroden des Kondensators umfaßt.
  • Die Erfindung wird nun unter Bezugnahme auf die verschiedenen Figuren in den Zeichnungen ausführlich beschrieben.
  • 1 zeigt einen Querschnitt durch einen Tiefgrabenkondensator nach dem Abscheiden einer Siliziumoxidschicht.
  • 2 zeigt einen Querschnitt durch den oberen Teil des Tiefgrabenkondensators nach dem ersten Ätzschritt unter Verwendung von CF4/SiF4/O2-Ätzchemie.
  • 3 zeigt den gleichen Querschnitt am Ende des Prozesses nach dem zweiten Ätzschritt unter Verwendung von C4F8-Ätzchemie.
  • 4 zeigt einen vergleichbaren Querschnitt nach einer herkömmlichen Ätzung, bei der nur C4F8-Ätzchemie verwendet wird.
  • Der in 1 dargestellte Querschnitt zeigt einen Halbleiterwafer 10 mit einem Siliziumsubstrat 11. Innerhalb des Substrats ist ein tiefer Graben mit einem unteren Teil 12 und einem oberen Teil 13 ausgebildet. Der untere Teil 12 dient als Speicherknoten eines im tiefen Graben angeordneten Kondensators. Der Speicherknoten umfaßt eine erste im Substrat angeordnete Kondensatorelektrode 15, eine die Seitenwände des unteren Teils 12 des tiefen Grabens bedeckende Dielektrikumsschicht 14 und eine im Graben angeordnete zweite Elektrode 16. Die innere Elektrode 16 umfaßt Polysilizium. Die Polysiliziumfüllung 16 sowie die Dielektrikumsschicht 14 enden im unteren Teil 12 des tiefen Grabens. Der obere Teil 13 des tiefen Grabens wird nun den anschließenden Prozeßschritten unterzogen.
  • Der Halbleiterwafer weist auf seiner oberen Oberfläche eine PAD-Siliziumnitridschicht 18 auf. Das PAD-Nitrid 18 bleibt während verschiedener Prozeßschritte auf der Schicht und darf deshalb durch die Ätzschritte nicht beschädigt werden. Eine konforme Oxidschicht 17 wird auf der Waferoberfläche abgeschieden und bedeckt konform die obere Oberfläche 172, die vertikalen Seitenwände 174 des oberen Teils 13 des Grabens und den horizontalen Boden 171 des Grabens, wodurch ein Kontaktbereich zu dem Polysiliziumfüllmaterial des unteren Teils 12 des Grabens entsteht. Die abgeschiedene Schicht 17 kann in verschiedenen Bereichen des Wafers unterschiedlich dick sein, z.B. kann die Schicht an der Kante des Wafers im Vergleich zu der Mitte des Wafers geringfügig dicker sein. Das Ziel besteht darin, alle horizontalen Teile 172, 171 des Siliziumoxids zu entfernen, so daß nur die vertikalen Teile 174 innerhalb des oberen Teils 13 des Grabens zurückbleiben, die die vertikalen Seitenwände des Teils 13 des Grabens bedecken. Die Kragenisolierung 174 dient zur Isolierung der danach eingeleiteten Polysiliziumfüllung des oberen Teils 13 des Grabens von dem umgebenden Volumensilizium 11. Neben dem Kragenoxid, z.B. im Bereich 111 des Siliziumsubstrats, soll ein horizontaler oder ein vertikaler Zugangstransistor ausgebildet werden. Der Tiefgrabenkondensator und der Zugangstransistor werden zusammen als eine Speicherzelle in einem dynamischen Direktzugriffsspeicher (DRAM) betrachtet.
  • Bei einem ersten Ätzschritt gemäß der Erfindung, dessen Ergebnis in 2 gezeigt ist, wird die horizontale Oberfläche 172 teilweise geätzt und die horizontale Oberfläche 171 der Siliziumoxidschicht 17 wird vollständig entfernt, wohingegen die vertikalen Teile 174 weiter vorliegen. Beim ersten Ätzschritt wird eine Ätzgaszusammensetzung mit den Chemikalien CF4, O2, SiF4 (Kohlenstofftetrafluorid, Sauerstoff, Siliziumtetrafluorid) verwendet. Das Ätzen erfolgt in einem Reaktor mit Hochdichte-Plasma. Das Ätzen öffnet den Boden des Grabens und entfernt den zuvor vorliegenden Teil 171 der Siliziumoxidschicht vollständig und ätzt geringfügig in die Polysiliziumfüllung des unteren Teils des Grabens, wobei eine gewölbte Oberfläche zurückbleibt. Auf der oberen Oberfläche wird die Siliziumoxidschicht nur teilweise entfernt, so daß die darunterliegende Siliziumnitridschicht 18 weiterhin vollständig vom Siliziumoxid 172 bedeckt ist. Da die Ätzrate von Polysilizium etwa dreimal höher ist als die Ätzrate von Siliziumoxid, greift die Ätzchemie die Polysiliziumfüllung 16 innerhalb des Grabens leicht an und liefert ein gutes Endpunktsignal. Im Gegensatz dazu reduziert der Ätzprozeß die Oxiddicke auf dem oberen Teil 172 auf dem Wafer aufgrund einer kombinierten Ätz-/Abscheidungsreaktion nur geringfügig, so daß man am Boden des Grabens insgesamt einen gut geöffneten Kragen erhält. Es sei angemerkt, daß beim allerobersten Abschnitt 173 des Grabenoxids in dem Bereich, in dem Kragenoxid die Nitridschicht 18 kontaktiert, die Oxidschicht weiterhin vorliegt. Das Entfernen der Siliziumoxidteile 171, 172 kann von der Mitte zur Kante des Wafers variieren. Jedenfalls ist das Oxid 172 auf dem Wafer ausreichend dick, so daß die Siliziumnitridschicht während des ersten Schritts nicht angegriffen wird.
  • Nachdem die in 2 gezeigte Situation bis zu einem festgelegten Ätzzeitpunkt oder entsprechenden Endpunkt erreicht worden ist, wird der zweite Ätzschritt mit anderen Ätzchemien gestartet. Die sich ergebende Struktur ist in 3 gezeigt. Die Ätzgaszusammensetzung während des zweiten Ätzschritts verwendet C4F8, CO und O2 (Cyclobutanoctafluorid, Kohlenmonoxid, Sauerstoff). Diese Ätzchemie ätzt Siliziumoxid mit ausreichender Selektivität gegenüber Siliziumnitrid. Die am Ende des in 2 gezeigten ersten Ätzschritts zurückbleibende dünne Siliziumoxidschicht 172 wird nun vollständig von der Siliziumnitridschicht 18 entfernt. Wegen der guten Selektivität zwischen Siliziumoxid und Siliziumnitrid geht fast kein Nitrid verloren und die während der Nitridabscheidung erreichte gute Nitridgleichförmigkeit wird beibehalten. Wegen der relativ hohen Ätzrate von Siliziumoxid wird der obere Abschnitt 173 des vertikalen Kragenoxids zum gleichen Zeitpunkt angegriffen. Die für den zweiten Ätzschritt erforderliche Prozeßzeit wird jedoch so festgelegt, daß, obwohl der obere Abschnitt 173 vertieft wird, das Entfernen des vertikalen Kragenoxids im Gebiet 173 innerhalb der Siliziumnitridschicht 18 endet, so daß das PAD-Oxid 19 unter der PAD-Nitridschicht 18 durch ein ausreichend dickes vertikales Kragenoxid recht gut geschützt wird, damit nachfolgende Prozeßschritte, insbesondere Naßätzschritte, das Siliziumoxid 19 nicht angreifen und ein Hinterschneiden des Siliziumnitrids 18 vermieden wird.
  • Wie in 4 gezeigt, beschädigt ein Ätzprozeß nach dem Stand der Technik, der nur C4F8-Chemie verwendet, den vertikalen Teil des Kragenoxids auf dem obersten Abschnitt des Grabens stark, so daß der Schutz des Siliziumoxids 19 unter dem PAD-Siliziumnitrid 18 in diesem Bereich durch das Kragenoxid nicht ausreicht, um einen etwaigen weiteren Angriff durch einen nachfolgenden Naßätzschritt zu vermeiden. In dem in 4 gezeigten Querschnitt würde eine Hinterschneidung von Siliziumnitrid an der Stelle 191 auftreten, die der Teil des PAD-Oxids 19 neben dem Graben ist.
  • Im Vergleich zu einem in 4 gezeigten herkömmlichen Verfahren bleibt bei dem zweistufigen Ätzprozeß, dessen Ergebnis in 3 gezeigt ist, erheblich mehr Kragenoxiddicke zurück, um den Teil 191 des PAD-Siliziumoxids 19 zu schützen. Wenngleich die Dicke des Siliziumoxids auf der oberen Oberfläche nach dem ersten Ätzschritt über den Wafer hinweg variiert, z.B. im Vergleich zum Waferrand in der Wafermitte dicker ist, ermöglicht es die hohe Ätzrate der eingesetzten C4F6-Chemie für Siliziumoxid im Vergleich zu der geringen Ätzrate von Siliziumnitrid, den zweiten Ätzschritt so anzuhalten, daß im wesentlichen alles Siliziumoxid von dem Siliziumnitrid entfernt ist, ohne die Dicke der Siliziumnitridschicht zu reduzieren.
  • Die Oberfläche der in 2 gezeigten Siliziumnitridschicht 18 weist hinsichtlich Dicke eine gute Gleichförmigkeit auf. Es kann jedoch geschehen, daß immer noch Polymerreste vorliegen. In diesem Fall müssen die Waferoberfläche auf dem Wafer, die Grabenseitenwände und insbesondere der Grabenboden mit einer zusätzlichen O2-Sputterätzung gereinigt werden, auf die bevorzugt eine Naßreinigung folgt. Insbesondere werden die Oberfläche 161 der inneren Elektrode 16 und die obere Oberfläche des PAD-Nitrids 18 von den vom zweiten Ätzschritt herrührenden Polymerresten gereinigt.
  • Schließlich werden alle horizontalen Schichtteile der zuvor abgeschiedenen Siliziumoxidschicht 17 entfernt, und nach dem obenbeschriebenen zweistufigen Ätzprozeß bleiben nur die vertikalen Teile 174 der Siliziumoxidschicht zurück, die eine Kragenisolierung bilden, die die danach auszubildende innere Füllung des oberen Teils 13 des Grabens von dem umgebenden Siliziumsubstrat 11 isolieren, das weiterhin aktive Bereiche mit Zugangstransistoren enthält. Der innere Teil des Grabens wird weiter mit dotiertem Polysilizium gefüllt, damit man eine leitende innere Elektrode des Grabenkondensators erhält. Die nachfolgende Polysiliziumfüllung (in der Figur nicht gezeigt) wird dann zu dem aktiven Bereich im Halbleitersubstrat kontaktiert, z.B. durch einen Buried-Strap.
  • Die Erfindung läßt sich bevorzugt auf kleinere Bauelementstrukturen z.B. bis hinunter auf 110 nm (Nanometer) und weniger anwenden. Die Prozeßleistung und die Zuverlässigkeit der hergestellten Produkte hat zugenommen. Der Prozeß kann an verschiedenen Plasmaätzwerkzeugen implementiert werden, z.B. Ätzanlagen mit RIE oder einem hochdichten Plasma.
  • Es sind verschiedene Beispiele für Prozeßparameter für das Ätzen von 300-mm-Wafern in einem Prozeß gemäß der Erfindung beigefügt. Beispiel für den ersten Ätzschritt:
    Werkzeug: 300 mm induktiv gekoppelte Plasmaätzanlage
    Leistung oben: 1500–3000 W
    Leistung unten: 100–500 W
    Druck: 5–25 mTorr
    Gesamtgasfluß: 300–700 sccm
    Gase: CF4, O2, SiF4, Ar
    Stoffmengenanteil CF4: 0,15–0,25
    Stoffmengenanteil O2: 0,10–0,30
    Stoffmengenanteil SiF4: 0,02–0,20
    Verschiedene alternative Beispiele für den zweiten Ätzschritt: 1. Beispiel:
    Werkzeug: 300 mm induktiv gekoppelte Plasmaätzanlage
    Leistung oben: 1500–3000 W
    Leistung unten: 100–500 W
    Druck: 5–25 mTorr
    Gesamtgasfluß: 200–500 sccm
    Gase : C4F8, Ar (optional CO und/oder O2)
    Stoffmengenanteil C4F8: 0,01–0,10
    2. Beispiel:
    Werkzeug: 300 mm Doppelfrequenz-Plasmaätzanlage
    Leistung oben: 2000–3000 W
    Leistung unten: 500–2000 W
    Druck: 5–20 mTorr
    Gesamtgasfluß: 150–400 sccm
    Gase: C4F8, Ar (optional CO und/oder O2)
    Stoffmengenanteil C4F8: 0,01–0,10
    3. Beispiel:
    Werkzeug: 300 mm Doppelfrequenz-Plasmaätzanlage
    Leistung oben: 500–1500 W
    Leistung unten: 0–500 W
    Druck: 100–400 mTorr
    Gesamtgasfluß: 500–1000 sccm
    Gase: C4F8, Ar (optional CO und/oder O2)
    Stoffmengenanteil C4F8: 0,01–0,10
    4. Beispiel:
    Werkzeug: 300 mm magnetisch verstärkte Reaktive-Ionen-Plasmaätzanlage
    Leistung: 1000–2500 W
    Magnetfeld: 0–20 G
    Druck: 50–150 mTorr
    Gesamtgasfluß: 200–500 sccm
    Gase: C4F8, Ar (optional CO und/oder O2)
    Stoffmengenanteil C4F8: 0,01–0,10
    • 10
    Halbleiterwafer
    11
    Substrat
    111
    aktiver Bereich
    112, 113
    Teile des Substrats
    12
    unterer Teil des Grabens
    13
    oberer Teil des Grabens
    14
    Dielektrikum
    15, 16
    Kondensatorelektroden
    17
    Siliziumoxidschicht
    171
    Siliziumoxidschicht am Grabenboden
    172
    Siliziumoxidschicht an der Waferoberfläche
    173
    Siliziumoxidschicht an der Oberkante
    174
    Siliziumoxidschicht am Kragen
    18
    Siliziumnitridschicht, PAD-Nitrid
    19
    Siliziumoxidschicht, PAD-Oxid
    161
    Oberfläche der Kondensatorelektrode
    191
    Siliziumoxidschicht neben dem Graben

Claims (8)

  1. Verfahren zum Ausbilden einer Isolierschicht (174) auf den Seitenwänden eines Grabens (13), mit den folgenden Schritten: – Bereitstellen eines Halbleiterwafers (10), der ein Substrat (11) mit einem ersten Isolierschichtstapel (18, 19), der auf einer Hauptfläche des Substrats (11) angeordnet ist, umfaßt und einen Graben (13, 12), der im Substrat angeordnet ist; – Abscheiden einer zweiten Isolierschicht (17, 171, 172, 173) auf dem Wafer (10); – Ätzen des Wafers (10) in einem ersten Schritt mit einer ersten Ätzgaszusammensetzung, die die Gase CF4 und SiF4 und O2 umfaßt; – Ätzen des Wafers in einem zweiten Ätzschritt nach dem ersten Ätzschritt mit einer zweiten Ätzgaszusammensetzung, die das Gas C4F8 umfaßt.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Ätzgaszusammensetzung weiterhin mindestens eines der Gase CO und O2 umfaßt.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste Ätzschritt gestoppt wird, wenn der Teil (171) der zweiten Isolierschicht, der am Boden des Grabens (13) angeordnet ist, entfernt ist.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der erste Ätzschritt den Teil (172) der zweiten Isolierschicht, der auf dem ersten Isolierschichtstapel angeordnet ist, nur teilweise entfernt und gestoppt wird, wenn der Teil (172) der zweiten Isolierschicht den darunterliegenden ersten Isolierschichtstapel (18, 19) noch vollständig bedeckt.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der erste Isolierschichtstapel (18, 19) Siliziumnitrid und die zweite Isolierschicht Siliziumoxid aufweist.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß nach dem zweiten Ätzschritt ein Sputterätzschritt unter Verwendung von O2 durchgeführt wird, um die Oberfläche (161) einer im Graben (13, 12) angeordneten Kondensatorelektrode (16) und die Oberfläche des ersten Isolierschichtstapels (18, 19) von Resten des zweiten Äztschritts zu reinigen.
  7. Verfahren zur Herstellung eines Grabenkondensators unter Verwendung des Verfahrens nach einem der Ansprüche 1 bis 6, wobei der Halbleiterwafer (10) weiterhin einen tiefen Graben (12, 13) mit einem unteren Teil (12) mit einer auf seinen Seitenwänden angeordneten dielektrischen Schicht (14), der mit Silizium (16) gefüllt ist, und mit einem oberen Teil (13), der über dem unteren Teil (12) angeordnet ist, aufweist, wobei die zweite Isolierschicht (17, 171, 172, 174) auf den Seitenwänden des oberen Teils (13) des tiefen Grabens (12, 13) und auf der Oberfläche des Siliziums (16), das sich im unteren Teil (12) des tiefen Grabens (12, 13) befindet, und auf der Oberfläche des ersten Isolierschichtstapels (18, 19) abgeschieden ist.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die zweite Isolierschicht (174) eine Kragenisolierung ist und der obere Teil (13) des tiefen Grabens (12, 13) weiterhin mit dotiertem Silizium gefüllt ist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4629421B2 (ja) * 2004-12-06 2011-02-09 パナソニック株式会社 ドライエッチング方法及びドライエッチング装置
US7517804B2 (en) * 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
US8624312B2 (en) 2011-04-28 2014-01-07 Freescale Semiconductor, Inc. Semiconductor device structure as a capacitor
US8318577B2 (en) * 2011-04-28 2012-11-27 Freescale Semiconductor, Inc. Method of making a semiconductor device as a capacitor
US9550669B2 (en) * 2012-02-08 2017-01-24 Infineon Technologies Ag Vertical pressure sensitive structure

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62142326A (ja) * 1985-12-17 1987-06-25 Matsushita Electronics Corp エツチング方法
US6171974B1 (en) * 1991-06-27 2001-01-09 Applied Materials, Inc. High selectivity oxide etch process for integrated circuit structures
JP2997142B2 (ja) * 1992-01-24 2000-01-11 アプライド マテリアルズ インコーポレイテッド 集積回路構造の選択性の高い酸化物エッチングプロセス
EP0821409A3 (de) * 1996-07-23 2004-09-08 International Business Machines Corporation Ätzverfahren für Isolationsring einer DRAM-Zelle
US5930585A (en) * 1996-07-23 1999-07-27 International Business Machines Corporation Collar etch method to improve polysilicon strap integrity in DRAM chips
US6066566A (en) * 1998-01-28 2000-05-23 International Business Machines Corporation High selectivity collar oxide etch processes
US6074954A (en) * 1998-08-31 2000-06-13 Applied Materials, Inc Process for control of the shape of the etch front in the etching of polysilicon
WO2002095800A2 (en) * 2001-05-22 2002-11-28 Reflectivity, Inc. A method for making a micromechanical device by removing a sacrificial layer with multiple sequential etchants
US6685803B2 (en) * 2001-06-22 2004-02-03 Applied Materials, Inc. Plasma treatment of processing gases

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