-
Die
Erfindung betrifft dynamische Speicher (DRAM: "Dynamic Random Access Memory" in englischer Sprache),
und insbesondere die Steuerung eines Lesezugriffs und im einzelnen
die Steuerung des Betriebs der Lese/Überschreib-Verstärker.
-
Die
Erfindung läßt sich
vorteilhaft, aber nicht einschränkend,
auf die sogenannten eingebetteten dynamischen Speicher ("embedded DRAM" in englischer Sprache)
anwenden, das heißt,
auf Speicher, die zum Beispiel zusammen mit anderen Komponenten
in einem gleichen technologischen Verfahren (Prozeß) hergestellt
werden und für
einen gemeinsamen Einbau in eine anwenderspezifische integrierte
Schaltung (ASIC) vorgesehen sind.
-
Im
Gegensatz zu statischen Speichern (SRAM), in welchen die gespeicherte
Information unbegrenzt erhalten bleibt, zumindest solange, wie dieser
Speicher mit Spannung versorgt bleibt, haben die dynamischen Speicher
die Eigenschaft, eine periodische Auffrischung der gespeicherten
Information zu benötigen,
insbesondere wegen der parasitären
Leckströme,
die die Speicherkapazität
der jeweiligen Speicherstelle entladen.
-
Von
den dynamischen Speicherzellen kann man insbesondere diejenigen
erwähnen,
die einen, zwei oder drei Transistoren aufweisen.
-
Herkömmlich sind
die dynamischen Speicher in Speicherzellenzeilen und -spalten organisiert.
Jede Spalte weist eine Metallisierung, die gewöhnlich "Bitleitung" ("bit
line" in englischer
Sprache) genannt wird, und eine unmittelbar angrenzende Bitleitung
auf, die Referenzbitleitung oder "bit live not" genannt wird. Außerdem sind pro Spalte Voraufladungseinrichtungen
vorgesehen, um die Bitleitung und die Referenzbitleitung der Spalte
vor einem Lesezugriff auf den Speicher voraufzuladen. Das Voraufladen
der Bitleitungen und der Referenzbitleitungen erfolgt im allgemeinen
mit einer Spannung, die gleich Vdd/2 ist, für den Fall, daß die Versorgungsspannung
Vdd die Spannung zum Speichern eines hohen Zustands (typisch eine
logische "1") ist und 0 Volt (die
Masse) die Spannung zum Speichern eines niedrigen Zustands (typisch
eine logische "0") ist.
-
Die
meisten DRAM-Speicher verwenden eine Reihe von sogenannten "Referenz"zellen, die ebenfalls an
den Bitleitungen und den Referenzbitleitungen angeschlossen sind,
um die Ladungen der Bitleitungen und der Referenzbitleitungen auszugleichen
und die durchschnittliche Amplitude des Signals zwischen den "0" und den "1" zu
maximieren.
-
Außerdem sind
andere Voraufladungseinrichtungen vorgesehen, um diese Reihe der
sogenannten "Referenz"zellen voraufzuladen.
Das Voraufladen der Referenzzellen erfolgt ebenfalls allgemein mit
Vdd/2.
-
Bei
einem Lesezugriff auf eine an einer Bitleitung angeschlossene Speicherzelle
wird diese Zelle und die an der Referenzbitleitung angeschlossene
Referenzzelle ausgewählt
(aktiviert), dann wird das Vorzeichen der Spannungsdifferenz zwischen
der Bitleitung und der Referenzbitleitung erfaßt, um so den logischen Inhalt "0" oder "1" der
Speicherzelle zu ermitteln.
-
Dieses
Erfassen erfolgt herkömmlich
mit Hilfe eines Lese/Überschreib-Verstärkers, der
zwischen der Bitleitung und der Referenzbitleitung angeordnet ist.
Dieser Verstärker
weist im allgemeinen zwei in einer Schleife zurück verbundene Schalter (die
ein bistabiles Kippglied bilden) auf, die jeweils aus zwei komplementären Transistoren
gebildet sind und von zwei aufeinanderfolgenden Signalen, nämlich einem
Lese- und einem Überschreibsignal
(in englischer Sprache gewöhnlich
als "sense" bzw. "restore" bezeichnet), gesteuert
werden.
-
Bei
der Aktivierung des "Restore"-Signals wird der
im Speicher gelesene Datenwert wieder eingeschrieben, wodurch der
Inhalt dieser Zelle aufgefrischt wird.
-
Eine
solche herkömmliche
Speicherstruktur weist gewisse Nachteile auf.
-
In
der Tat ist nach dem Voraufladen der Bitleitung und der Referenzbitleitung
einer Spalte und beim Auswählen
der Spei cherzelle die Spannung an den Gate-Elektroden der zwei NMOS-Transistoren des
Lese/Überschreib-Verstärkers im
wesentlichen in der Größenordnung
von Vdd/2. Bei der Aktivierung des "Sense"-Signals wird die Source-Elektrode dieser
zwei NMOS-Transistoren
nun aber auf Masse gebracht. Daraus ergibt sich, daß die Gate-Source-Spannung
dieser NMOS-Transistoren im wesentlichen gleich Vdd/2 ist. Diese Transistoren
sind aber leitend, wenn die Gate-Source-Spannung größer ist
als die Schwellenspannung dieser Transistoren.
-
Mit
Entwicklung der Technologie sinkt der Pegel der Versorgungsspannung,
während
die Schwellenspannung eines NMOS-Transistors
im wesentlichen gleich bleibt. So ist für eine 0,18 μm-Technologie
die Versorgungsspannung in der Größenordnung von 1,8 Volt, während sie
für eine
0,12 μm-Technologie
in der Größenordnung
von 1,2 Volt ist.
-
Mit
fortgeschrittenen Technologien, insbesondere der Technologie von
0,15 μm
und weniger, kann folglich die Differenz zwischen der Gate-Source-Spannung
des NMOS-Transistors und seiner Schwellenspannung sehr klein werden,
bis sie kleiner als die Schwellenspannung ("Offset") des Verstärkers wird, was zu einem fehlerhaften Überschreiben
und Auffrischen des gelesenen Datenwerts führt. Im schlimmsten Falle kann diese
Spannungsdifferenz negativ werden, was das Leitendmachen der NMOS-Transistoren des
Verstärkers nicht
ermöglicht
und er folglich nicht richtig funktioniert.
-
Das
Dokument
US 5 701 268A beschreibt
einen DRAM-Speicher, der eine Bitleitung und eine Referenzbitleitung
sowie Kondensatoren aufweist, die die Bitleitungen vor der Lesephase "stimulieren" (in englischer Sprache "boost"). Der Leseverstärker kann
auf diese Weise mit einer niedrigeren Versorgungsspannung arbeiten.
-
Die
Erfindung zielt darauf ab, dieses Problem zu lösen.
-
Die
Erfindung hat zum Ziel, das richtige Funktionieren des Lese/Überschreib-Verstärkers sicherzustellen,
insbesondere für
fortgeschrittene Technologien, wie die 0,15 μm- oder 0,12 μm-Technologien, und
sogar darunter.
-
Die
Erfindung schlägt
daher ein Verfahren zur Steuerung eines Lesezugriffs auf eine Speicherzelle
einer Speicherebene einer dynamischen Speichervorrichtung vor, wobei
die Speicherzelle mit einer Bitleitung der Speicherebene verbunden
ist und an einem Lese/Überschreib-Verstärker angeschlossen
ist, der zwischen der Bitleitung und einer Referenzbitleitung angeordnet
ist. Das Steuerungsverfahren umfaßt eine Phase des Voraufladens
der Bitleitung und der Referenzbitleitung auf eine vorgegebene Voraufladespannung
(zum Beispiel Vdd/2) und eine Phase des Lesens und Auffrischens
des Inhalts der Speicherzelle, in welcher die Speicherzelle ausgewählt wird
und der Lese/Überschreib-Verstärker aktiviert
wird.
-
Nach
einem allgemeinen Merkmal der Erfindung werden zwischen der Voraufladephase
und der Lese- und Auffrischungsphase mit der Bitleitung bzw. mit
der Referenzbitleitung zwei Kondensatoren verbunden, die zuvor mit
einer Aufladespannung, die höher
als die Voraufladespannung ist, zum Beispiel mit einer Spannung gleich
Vdd aufgeladen wurden.
-
Mit
anderen Worten wird gemäß der Erfindung
auf diese Weise vor der Lese- und Auffrischungsphase die Gleichtaktspannung
des Lese/Überschreib-Verstärkers erhöht, um so
die Spannung an der Gate-Elektrode der NMOS-Transistoren zu erhöhen und
folglich eine beträchtlichere
Gate-Source-Spannungsdifferenz an den Anschlüssen der NMOS-Transistoren
zu erzielen, selbst bei einer geringeren Versorgungsspannung.
-
Gemäß einer
Ausführungsform
der Erfindung wird der jeweilige Kondensator während einer vorgegebenen Dauer,
zum Beispiel während
der Dauer des Voraufladens der Bitleitungen und Referenzbitleitungen, aufgeladen
und wird das Aufladen beendet, unmittelbar bevor der auf diese Weise
aufgeladene Kondensator mit der entsprechenden Bitleitung verbunden
wird. Die Tatsache, das Aufladen unmittelbar vor Verbinden des Kondensators
mit der entsprechenden Bitleitung zu beenden, erlaubt auf diese
Weise, parasitäre
Stromverluste zu minimieren.
-
Die
Erfindung schlägt
außerdem
eine dynamische Speichervorrichtung vor, mit:
einer Speicherebene,
die Spalten aufweist, die jeweils aus einer Bitleitung und einer
Referenzbitleitung gebildet sind, an welchen Speicherzellenreihen
angeschlossen sind,
einem steuerbaren Lese/Überschreib-Verstärker, der
mit der jeweiligen Spalte der Speicherebene verbunden ist,
steuerbaren
Einrichtungen zum Auswählen
einer Speicherzellenreihe,
steuerbare Spaltenvoraufladeeinrichtungen,
die mit der jeweiligen Spalte verbunden sind, um die Bitleitung und
die Referenzbitleitung der Spalte auf eine vorgegebene Voraufladespannung
aufzuladen,
zwei Kondensatoren, die über zwei steuerbare Verbindungsunterbrecher
mit der Bitleitung bzw. der Referenzbitleitung einer Spalte verbunden
sind,
steuerbare Aufladeeinrichtungen, die den jeweiligen Kondensator
auf eine Aufladespannung aufladen können, die höher als die Voraufladespannung
ist,
Steuerungseinrichtungen, die die Kondensator-Aufladeeinrichtungen
aktivieren können
und der Reihe nach die Voraufladeeinrichtungen, die zwei Verbindungsunterbrecher,
die Auswahleinrichtungen und den Lese/Überschreib-Verstärker aktivieren
können.
-
Gemäß einer
Ausführungsform
der Erfindung sind die Steuerungseinrichtungen fähig, die Aufladeeinrichtungen
während
einer vorgegebenen Zeitdauer zu aktivieren und dann die Aufladeeinrichtungen
unmittelbar vor dem Schließen
der zwei Verbindungsunterbrecher zu deaktivieren.
-
Die
Aufladeeinrichtungen weisen vorteilhaft für jeden Kondensator einen steuerbaren
Aufladeunterbrecher auf, der zwischen einer Spannungsquelle, die
die Aufladespannung (zum Beispiel die Versorgungsspannung) liefert,
und einer Klemme des Kondensators angeordnet ist.
-
Weitere
Vorteile und Merkmale der Erfindung zeigen sich beim Studium der
detaillierten Beschreibung der Anwendungs- und Ausführungsformen,
die keineswegs einschränkend
sind, und der beiliegenden Zeichnungen:
-
1 zeigt schematisch die
Architektur eines dynamischen Speichers gemäß der Erfindung;
-
2 zeigt spezieller, aber
immer noch schematisch, die innere Architektur eines Lese/Überschreib-Verstärkers; und
-
3 zeigt ein Zeitablaufdiagramm,
das eine Anwendung des erfindungsgemäßen Verfahrens veranschaulicht.
-
In 1 bezeichnet das Bezugszeichen
DMV allgemein eine dynamische Speichervorrichtung gemäß der Erfindung.
Diese dynamische Speichervorrichtung weist eine Speicherebene auf,
die Speicherzellen CM aufweist, die in Zeilen und Spalten organisiert
sind.
-
Jede
Speicherzelle CM ist hier eine Speicherzelle, die einen Zugangstransistor
TA und einen Speicherkondensator CC aufweist. Selbstverständlich ist
die Erfindung nicht auf diesen Typ einer dynamischen Speicherzellen
beschränkt.
-
Alle
Zellen CM ein und derselben Reihe können von einem Aktivierungssignal
WL, das sich auf einer Wortleitung ("word line" in englischer Sprache) ausbreitet,
gleichzeitig aktiviert werden. In der Tat sind die Gate-Elektroden
des Transistors TA dieser Speicherzellen CM mit dieser Wortleitung
WL verbunden. Außerdem
sind alle Zellen der Reihe mit der jeweiligen Spaltenmetallisierung
BL oder Bitleitung (bit line) verbunden.
-
Zu
jeder Bitleitung BL gehört
außerdem
eine unmittelbar angrenzende Bitleitung BLN, die von Fachleuten
gewöhnlich
als Referenzbitleitung (oder "bit
live not" in englischer
Sprache) bezeichnet wird. Diese Bitleitungen BLN erlauben, gegeneinander
versetzt andere Reihen von Speicherzellen anzuschließen. Selbstverständlich dient
dann für
eine Speicherzelle, die an einer Bitleitung BLN angeschlossen ist,
die Bitleitung BL als Referenzbitleitung.
-
Am
Fuße jeder
Spalte ist ein herkömmlich
aufgebauter und bekannter Spaltendekodierer DCD vorgesehen, der
von einem Spaltendekodiersignal Cmd gesteuert wird. Dieser Spaltendekodierer
DCD erlaubt, eine der Spalten der Speicherebene auszuwählen, um
die Ausgabe des Inhalts der Speicherzelle, die am Schnittpunkt der
ausgewählten
Spalte und der ausgewählten
Reihe angeordnet ist, an die Ausgabeschnittstelle I/O der dynamischen
Speichervorrichtung zu erlauben.
-
Die
dynamische Speichervorrichtung DMV weist außerdem herkömmlich aufgebaute und bekannte steuerbare
Einrichtungen zum Voraufladen der Spalte MPCH auf. Diese Einrichtungen
MPCH sind hier beispielsweise aus drei Transistoren gebildet, die
von dem Signal PCH gesteuert werden. Diese Voraufladeeinrichtungen
sind hier tatsächlich "Überbrückungs"einrichtungen der Bitleitung BL und
der Referenzbitleitung BLN einer Spalte und erlauben beim Überbrücken, das
heißt,
wenn die drei Transistoren leitend sind, das Potential der Bitleitung
und der Referenzbitleitung auszugleichen.
-
Alle
Voraufladeeinrichtungen MPCH der dynamischen Speichervorrichtung
können
mit einem Generator (zum Zwecke der Vereinfachung hier nicht dargestellt)
verbunden sein, der erlaubt, die Spannungen zum Voraufladen der
Bitleitungen und Referenzbitleitungen zu halten, für den Fall
zum Beispiel einer längeren Nichtverwendung
der Speicher, und dies, um die Auswirkungen des Stromverluste zu
begrenzen.
-
Die
dynamische Speichervorrichtung DMV weist außerdem auf herkömmliche
Weise einen mit einer Spalte der Speicherebene verbundenen, steuerbaren
Lese/Überschreib-Verstärker AMLE
auf. Im einzelnen ist dieser Lese/Überschreib-Verstärker zwischen
der Bitleitung BL und der Referenzbitleitung BLN der Spalte angeordnet.
Der Aufbau eines solchen Lese/Überschreib-Verstärkers ist
Fachleuten bekannt, insbesondere durch die französische Patentanmeldung Nr.
2 768 847. 2 zeigt davon
schematisch die wesentlichen Aspekte.
-
So
weist der Verstärker
AMLE zwei in einer Schleife zurück
verbundene Verstärker
auf, die aus zwei PMOS-Transistoren, mit TP1 und TP2 bezeichnet,
und zwei NMOS-Transistoren, mit TN1 und TN2 bezeichnet, bestehen.
Die Source-Elektroden S dieser zwei NMOS-Transistoren sind über einen
Steuertransistor TSN, der an seiner Gate-Elektrode von einem Lesesignal
SN ("Sense"-Signal) gesteuert
wird, an Masse angeschlossen. Ebenso sind die Source-Elektroden der zwei
PMOS-Transistoren TP1 und TP2 über
einen anderen Steuertransistor TRS, der an seiner Gate-Elektrode
von einem Überschreib-Signal
RS ("restore") gesteuert wird,
an die Versorgungsspannung Vdd angeschlossen.
-
Die
Gate-Elektroden der Transistoren TN1 und TN2 insbesondere sind auf
gekreuzte Weise an die Bitleitung BL und die Referenzbitleitung
BLN angeschlossen.
-
Außer den
Einrichtungen, die gerade beschrieben worden sind, weist die erfindungsgemäße dynamische
Speichervorrichtung DMV Einrichtungen MCM auf, die an die Bitleitung
BL und an die Referenzbitleitung BLN der jeweiligen Spalte angeschlossen
sind und dazu bestimmt sind, die Gleichtaktspannung des Verstärkers AMLE
zu überhöhen, wie
nachstehend detailliert zu sehen ist.
-
Jede
Einrichtung MCM weist einen Kondensator DCC auf, der mit einem Anschluß mit Masse
verbunden ist und mit dem anderen Anschluß
einerseits über einen
Transistor T2, der an seiner Gate-Elektrode von einem Steuersignal WLB
gesteuert wird und hier als steuerbarer Verbindungsunterbrecher
dient, mit der entsprechenden Bitleitung (Bitleitung BL oder Bitleitung
BLN) verbunden ist und
andererseits über einen anderen Transistor
T1, der an seiner Gate-Elektrode von einem anderen Steuersignal WLP
gesteuert wird und hier als steuerbarer Aufladungsunterbrecher dient,
mit der Versorgungsspannung verbunden ist.
-
In 1 sind zum Zwecke der Vereinfachung
die Referenzzellen, die an die Bitleitungen und die Referenzbitleitungen
angeschlossen sind, nicht dargestellt.
-
Das
Aktivierungssignal WL, das auf der Metallisierung läuft, die
das gleiche Bezugszeichen hat, sowie die Steuersignale SN, RS, Cmd,
PCH, WLB, WLP werden von Steuerungseinrichtungen CTL ausgegeben,
die auf der Basis von Logikgattern auf herkömmliche Weise ausgeführt sein
können.
-
Es
wird nun insbesondere auf 3 bezug
genommen, um eine Ausführungsform
des erfindungsgemäßen Verfahrens
zu beschreiben.
-
In 3 ist angenommen, daß die Versorgungsspannung
gleich Vdd ist und daß die
Speicherzelle CM eine logische "1" hält. Außerdem ist
angenommen, daß nach
dem vorausgehenden Lesezugriff die Bitleitung BL und die Referenzbitleitung
BLN mit der Voraufladungsspannung Vdd/2 voraufgeladen worden sind,
die durch Überbrücken der
Leitung BL und der Leitung BLN (Signal PCH im Zustand 1) erzielt
wird.
-
Außerdem ist
angenommen, daß während dieser
Phase des Voraufladens der Bitleitung und der Referenzbitleitung
der jewei ligen Spalte der Kondensator DCC der jeweiligen Einrichtung
MCM mit der Versorgungsspannung Vdd aufgeladen worden ist (Transistor
T1 leitend, Signal WLP im Zustand 1).
-
Da
die Speicherzelle eine logische "1" hält, ist
die Spannung VCC an den Klemmen des Speicherkondensators CC der
Speicherzelle gleich Vdd (unter Vernachlässigung von Leckströmen).
-
Wenn
das Voraufladen der Bitleitungen beendet ist und der Kondensator
DCC von der Versorgungsspannung getrennt ist (Signal WLP auf 0),
wird durch Schließen
des Verbindungsunterbrechers T2 (Signal WLB auf 1) der Kondensator
DCC mit der entsprechenden Bitleitung verbunden.
-
Zu
diesem Zeitpunkt werden die in dem Kondensator DCC enthaltenen Ladungen
gemäß der nachstehenden
Gleichung (I) auf die Bitleitung und die Referenzbitleitung übertragen: (Cb1 + Cce11)*Vb1 = Cb1*(Vdd/2)
+ Cce11*Vdd (I)wobei
Cb1 der Kapazitätswert
einer Bitleitung (oder einer Referenzbitleitung) ist, Cce11 der
Kapazitätswert
des Kondensators DCC ist, Vb1 die Spannung an der Bitleitung (oder
der Referenzbitleitung) ist und Vdd die Versorgungsspannung ist.
-
Daraus
ergibt sich, daß die
Spannung Vb1 an jeder der Bitleitungen durch die nachstehende Gleichung
(II) definiert ist:
-
-
Dies
führt also
zu einer beträchtlichen
Erhöhung
der Spannung an der Bitleitung, wie im unteren Teil der 3 dargestellt ist.
-
Beispielsweise
ist für
einen Kapazitätswert
Cb1 von 100 fF und einen Wert Cce11 von 30 fF die Spannung Vb1 gleich
0,615 Vdd.
-
Vor
der Aktivierung des Signals WL, und vorzugsweise unmittelbar vor
der Aktivierung dieses Signals WL, wird das Signal WLB deaktiviert,
das heißt,
der Transistor T2 der jeweiligen Einrichtung MCM wird gesperrt,
um so den Kondensator DCC elektrisch von der entsprechenden Bitleitung
zu isolieren.
-
In
diesem Moment gleicht sich die Spannung VCC mit der Spannung der
Bitleitung BL auf einen Wert aus, der zwischen Vb1 und Vdd liegt,
während
die Spannung der Referenzbitleitung BLN etwas abnimmt. Dann wird
das Signal SN aktiviert, was erlaubt, den in der Speicherzelle enthaltenen
Datenwert zu lesen, danach wird das Signal RS aktiviert, was erlaubt,
diesen Datenwert in der Speicherzelle wieder einzuschreiben und folglich
diese aufzufrischen. Die Aktivierung des Signals RS hat somit auf
herkömmliche
Weise zur Folge, daß die
Spannung der Bitleitung BL und die Spannung VCC auf die Versorgungsspannung
steigt und die Spannung der Bitleitung BLN auf 0 abfällt.
-
Die
Tatsache, durch die Übertragung
der in den Kondensatoren DCC enthaltenen Ladungen die Spannung Vb1
(im Vergleich zur Spannung Vdd/2) erhöht zu haben, hat erlaubt, eine
Gate-Source-Spannung
sicherzustellen, die ausreichend ist, um bei der Aktivierung des
Signals SN das Leitendmachen der Transistoren TN1 und TN2 des Verstärkers AMLE
zu erlauben.
-
Der
Lese- und Auffrischungszyklus endet mit der Deaktivierung des Signals
WL, dann mit derjenigen der Signale SN und RS. Um den Speicher für einen
neuen Lesezugriff vorzubereiten, werden durch Aktivieren des Signals
PCH die Bitleitungen und Referenzbitleitungen erneut voraufgeladen.
-
Das
Signal WLP, das im vorliegenden Fall nach der Deaktivierung des
Signals WLB wieder aktiviert worden ist, kann in der Tat zu jedem
Zeitpunkt vor der Aktivierung des Signals WLB und insbesondere gleichzeitig
mit dem Voraufladen der Bitleitungen und der Referenzbitleitungen
wieder aktiviert werden.
-
Die
Erfindung erlaubt somit auf eine sehr einfache Weise, den Gleichtakt
des Lese/Überschreib-Verstärkers zu
erhöhen.
Diese Modifikation, die aus dem Hinzufügen von Kondensatoren und Transistoren
besteht, verbraucht keine weitere Energie als die, die für das Aufladen
der Kondensatoren notwendig ist. Außerdem kann vorteilhaft ein
Kondensator gewählt
werden, der den gleichen Kapazitätswert
hat wie der Kondensator der Speicherzelle. Durch paralleles Anordnen
beispielsweise von mehreren Kondensatoren DCC kann auch ein Kondensator
bereitgestellt werden, der einen Kapazitätswert hat, der ein Vielfaches
des Kapazitätswerts
des Kondensators der Speicherzelle ist. Dies er laubt, die erfindungsgemäße Vorrichtung
perfekt an die Entwicklung der Technologie anzupassen. In dem Maße, in dem
die Versorgungsspannung mit Entwicklung der Technologie sinkt, kann
ein weiterer Kondensator DCC parallel zu einer Struktur hinzugefügt werden,
die für
eine gegebene Technologie bereits vorhanden ist.
