DE60030797T2

DE60030797T2 - Frequenzkorrektur in Mehrträgerempfängern

Info

Publication number: DE60030797T2
Application number: DE2000630797
Authority: DE
Inventors: Masaki Minato-ku Ichihara
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-04-15
Filing date: 2000-04-14
Publication date: 2007-09-20
Anticipated expiration: 2020-04-15
Also published as: CN1271220A; AU2777000A; JP3399400B2; DE60030797D1; EP1045561A2; CN1298123C; EP1045561A3; AU761866B2; EP1045561B1; JP2000307531A; US6922451B1

Description

Die vorliegende Erfindung betrifft Techniken zur Frequenzverschiebung, die für einen Demodulator eines Empfängers in einem Mehrfachträgerkommunikationssystem geeignet sind.
Bei mobilen Kommunikationssystemen der nächsten Generation ist hohe Aufmerksamkeit auf das durch ITU-R TG 8/1 definierte System IMT-2000 (International Mobile Telecommunications – 2000) gerichtet. Es sind verschiedene Systeme, wie zum Beispiel W-CDMA (Breitband-Vielfachzugriff im Kode-Multiplex) und cdma2000, vorgeschlagen worden, die ein Mehrfachträgerschema verwenden, um Hochgeschwindigkeitsdatenübertragung zu ermöglichen.
Das cdma2000-System ist ausgelegt, eine Aufwärtskompatibilität mit cdmaOne, das IS-95 entspricht, zu realisieren, und ist geeignet, ein Mehrfachträgerschema bei Downlink-Übertragung zu verwenden. Ein Beispiel des Mehrfachträgerschemas bei CDMA-Kommunikation ist in 10 gezeigt. Bei diesem Beispiel wird angenommen, dass der Frequenz-Offset von Nebenträgern (Träger–1 und Träger+1) von dem Mittenträger 1,25 MHz beträgt und die Chiprate 1,2288 Mcps beträgt. Bei der cdmaOne-Kommunikation können Daten mit 14,4 kbps unter Verwendung eines einzelnen Trägers (Mittenträger) übertragen werden. Im Gegensatz dazu ermöglicht das Mehrfachträger-cdma-System eine maximale Datenrate von 43,2 kbps unter Verwendung von drei Trägern.
Um erfolgreich ein solches Mehrfachträgersignal zu empfangen, ist es das Einfachste, einen anderen Empfänger bereitzustellen, der jedem einer Mehrzahl von Trägern speziell zugeordnet ist. Die Anzahl von Empfängern, die erforderlich ist, erhöht sich jedoch, wenn die Anzahl von Trägern ansteigt, was zu mehr Hardware und erhöhtem Leistungsverbrauch führt.
Eine andere Lösung besteht darin, dass ein einzelner Empfänger vorgesehen ist, um Signale auf allen Trägern zu empfangen, und ein digitaler Basisbandprozessor die empfangenen Signale gemäß Trägerfrequenzen einzeln verarbeitet. Es sind verschiedene Ver fahren vorgeschlagen worden, um ein empfangenes Signal für jeden einer Mehrzahl von Trägern zu bearbeiten.
In der japanischen Veröffentlichung eines nicht geprüften Patents Nr. 7-221806 ist ein Demodulator offenbart worden, der ein Zeitmultiplexschema mit Vielfachzugriff verwendet. Im Spezielleren werden die entsprechenden Träger durch Zeitschlitze des Zeitmultiplexschemas mit Vielfachzugriff identifiziert und Signale der I- und Q-Komponenten für jeden Träger werden frequenzverschoben, um Basisbandsignale der I- und Q-Komponenten für den Mittenträger durch Phasendrehungsberechnung zu erzeugen.
In der japanischen Veröffentlichung eines nicht geprüften Patents Nr. 8-46654 ist ein Demodulator offenbart worden, der eine Trägerauswahleinrichtung an einer Eingangsstufe verwendet. Im Spezielleren wird einer einer Mehrzahl von Trägern gemäß Daten zur Bestimmung eines Trägers gewählt. Nur ein Signal des gewählten Trägers wird einer Quadraturfrequenzumwandlung unterzogen, um Signale für die I- und Q-Komponenten zu erzeugen, und die Signale für die I- und Q-Komponenten für jeden Träger werden frequenzverschoben, um durch Phasendrehungsberechnung Basisbandsignale für die I- und Q-Komponenten für den Mittenträger zu erzeugen.
In der japanischen Veröffentlichung eines nicht geprüften Patents Nr. 10-79718 ist ein Demodulator offenbart worden, der eine Einrichtung zur schnellen Fourier Transformation (FFT) zur Verwendung in einem OFDM-(orthogonales Frequenzmultiplex)-Empfänger verwendet. Die FFT kann verwendet werden, um eine Mehrzahl von Trägern zu trennen.
Bei den obigen bekannten Techniken werden jedoch ein ROM und ein komplexer Multiplizierer zur Phasenverschiebung benötigt, und daher ist kein wirksames Mittel offenbart, um die Kompliziertheit der Schaltkreise, Vergrößerung der Schaltkreisgröße und Anstieg des Leistungsverbrauchs zu vermeiden. Ein Mehrfach trägerempfänger, der eine kleine Schaltkreisgröße aufweist und Leistung spart, ist nicht realisiert.
EP 0 486 095 A1 offenbart einen digitalen Empfänger, der eine Frequenzverschiebung hinsichtlich einer empfangenen abgetasteten Trägerfrequenz anwendet, wobei ein CORDIC-Algorithmus verwendet wird.
Die Aufgabe der vorliegenden Erfindung besteht darin, einen Schaltkreis zur Frequenzverschiebung und ein Verfahren bereitzustellen, die für einen digitalen Demodulator in einem Mehrfachträgerkommunikationssystem und für einen klein bemessenen tragbaren CDMA-Empfänger geeignet sind.
Um die obige Aufgabe zu lösen, stellt die vorliegende Erfindung Schaltkreise und Verfahren gemäß den unabhängigen Ansprüchen bereit.
Der Phasendatengenerator erzeugt vorzugsweise die Phasendaten Φ, indem eine ganzzahlige Vielfache eines Einheitswinkels Δ berechnet wird, der aus einer Frequenzverschiebung δ pro Periode des vorbestimmten Abtasttakts erhalten wird, wobei der Einheitswinkel Δ durch 360° × δ angegeben ist, wobei die Frequenzverschiebung δ erhalten wird, indem der Frequenzunterschied durch eine Frequenz des vorbestimmten Abtasttakts geteilt wird und in der Form von RN/2^m (RN ist eine rationale Zahl) angegeben wird.
Der Wandler führt vorzugsweise eine Umwandlungsoperation gemäß den folgenden Schritten durch:
Schritt 1) k = –1 und Φ_k = Φ;
Schritt 2) D_k = Vorzeichenbit von Φ_k;
Schritt 3) falls k = m – 2, dann beende, ansonsten gehe zu Schritt 4)
Schritt 4) Φ_k+1 = Φ_k – θ_k wenn D_k = 0, und
Φ_k+1 = Φ_k + θ_k wenn D_k « 1,
wobei θ_k = arctan(2^–k);
Schritt 5) k = k + 1; und
Schritt 6) gehe zu Schritt 3).
Der Signalvektorrotator weist vorzugsweise eine Mehrzahl von Teilrotatoren R_k auf, die in einer absteigenden Reihenfolge eines Drehwinkels angeschlossen sind, wobei die Teilrotatoren R_k jeweils die Steuerbits D_k empfangen und jeder der Teilrotatoren R_k eine Ausgabe einer vorherigen Stufe R_k-1 um einen vorbestimmten Winkel dreht, der von einem entsprechenden, von dem Wandler erhaltenen Steuerbit abhängt.
Bei der Mehrzahl von Teilrotatoren dreht ein erster Teilrotator R_–1 einen Eingangssignalvektor (I_in, Q_in) um einen Winkel θ_–1, um einen ersten Ausgangssignalvektor (I_out,–1, Q_out,–1) wie folgt zu erzeugen: I_out,–1 = D_–1 × Q_in und Q_out,–1 = –D_–1 × I_in.
Ferner dreht jeder der Teilrotatoren R_k (0 ≤ k ≤ m – 2) einen Eingangssignalvektor (I_in,k, Q_in,k) um einen Winkel θ_k, um einen Ausgangssignalvektor (I_out,k, Q_out,k) wie folgt zu erzeugen: Iout,k = Iin,k + 2–k × Dk × Qin,k;und Qout,k = –2 × Dk × Iin,k + Qin,k,wobei D_k eine Wiedergabe von numerischen Werten verwendet, so dass ein numerischer Wert von "1" durch einen logischen Wert von "1" angegeben ist und ein numerischer Wert von "–1" durch einen logischen Wert von "0" angeben ist.
Der Signalvektorrotator dreht einen Eingangssignalvektor (I_in, Q_in) mit einem absoluten Wert von Z_in um einen Winkel Θ, während der absolute Wert Z_in zu Z_out wird, wobei Θ und Z_out wie folgt angegeben sind:
Weil ein Signalvektor, der durch die eingegebenen I- und Q-Komponenten bestimmt wird, um den Ursprung der I-Q-Ebene gedreht wird, um zu dem Mittenträgerband frequenzverschoben zu werden, werden die entsprechenden Signalvektoren der Frequenzbänder in dem Mittenträgerband erhalten.
Bei Mehrfachträgerkommunikation, im Speziellen bei Mehrfachträger-CDMA-Kommunikation, kann die vorliegende Erfindung ferner einen Frequenzverschiebungsschaltkreis ohne den Bedarf eines ROM und eines Multiplizierers bereitstellen, der vereinfacht ist, weniger Leistung verbraucht und für ein kleines tragbares Endgerät geeignet ist. Weil der Frequenzverschiebungsschaltkreis ein Signalvektor in der I-Q-Ebene mittels digitaler Berechnung dreht, ist es möglich, empfangene Signale in den oberen und unteren Bändern mit sehr hoher Genauigkeit in Signale in dem Mittenband zu demodulieren.
1 ist ein Blockdiagramm, das einen Schaltkreis eines Demodulationsschaltkreises zeigt, der einen Frequenzverschiebungsschaltkreis gemäß einer Ausführungsform der vorliegenden Erfindung verwendet;
2 ist ein Blockdiagramm, das einen Phasenakkumulator zeigt, der in dem Frequenzverschiebungsschaltkreis von 1 verwendet wird;
3A ist ein Blockdiagramm, das einen Zähler zeigt, der in dem Phasenakkumulator von 2 verwendet wird;
3B ist ein Zeitablaufsdiagramm, das ein Verhältnis zu dem Takt einer Abtastrate und einer Ausgabe des Zählers zeigt;
4 ist ein Blockdiagramm, das einen Frequenzverschiebungssteuersignalgenerator zeigt, der bei dem Frequenzverschiebungsschaltkreis von 1 verwendet wird.
5 ist ein Blockdiagramm, das einen De-Rotator zeigt, der in dem Frequenzverschiebungsschaltkreis von 1 verwendet wird;
6 ist ein Blockdiagramm, das einen Rotator zeigt, der in dem Frequenzverschiebungsschaltkreis von 1 verwendet wird;
7 ist ein Blockdiagramm, das einen Teilrotationsschaltkreis zeigt, der bei dem Rotator und dem De-Rotator verwendet wird;
8 ist ein Blockdiagramm, das einen Anfangsrotationsschaltkreis zeigt, der bei dem Rotator und dem De-Rotator verwendet wird;
9 ist eine Tabelle, die eine Entsprechung zwischen einem Teilrotationswinkel und seines Cosinus in jeder Stufe der Teilrotationsschaltkreise in jedem des Rotators und des De-Rotators zeigt; und
10 ist eine schematische Darstellung, die ein Beispiel eines Leistungsspektrums eines Mehrfachträgersignals zeigt.
Im Folgenden wird eine bevorzugte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen beschrieben.
Ein Frequenzverschiebungsdemodulationsschaltkreis gemäß der vorliegenden Erfindung umfasst einen bekannten Quadraturfrequenzwandler (nicht gezeigt), der gemäß dem Quadraturmodulationsschema Gleichtakt-(I)-Komponenten und Quadratur-(Q)-Komponenten aus empfangenen Signalen reproduziert.
Hier wird angenommen, dass, wie in 10 gezeigt, die I- und Q-Komponenten aus empfangenen Signalen auf dem Mittenträger und den zwei Nebenträgern reproduziert werden. Frequenzen der Nebenträger werden ausgehend von dem Mittenträger um den gleichen Betrag in den Richtungen niedriger Frequenz bzw. höherer Frequenz verschoben. Bei diesem Beispiel beträgt der Frequenzoffset jedes Nebenträgers 1,25 MHz und die Chiprate beträgt 1,2288 Mcps. Wie zuvor beschrieben, kann eine maximale Datenrate von 43,2 kbps erreicht werden, weil die Anzahl von Trägern 3 beträgt.
Wie in 1 gezeigt, weist der Frequenzverschiebungsdemodulationsschaltkreis ferner einen Analog-Digital-(A/D)-Wandler 101 auf, der bewirkt, dass die eingegebenen I- und Q-Komponenten gemäß einem Abtastratentakt, der eine Abtastrate aufweist, die acht Mal höher als die Chiprate ist, in digitale Form umgewandelt werden. Der A/D-Wandler 101 gibt digitale I- und Q-Komponenten zu jedem eines De-Rotators (oder eines negativen Frequenzschiebers) 102, eines Nichtrotators (oder eines Nichtschiebers) 103 und eines Rotators (oder eines positiven Frequenzschiebers) 104 aus. Der De-Rotator 102, der Nichtrotator 103 und der Rotator 104 sind mit Filtern 105, 106 bzw. 107 mit finiter Impulsantwort (FIR) verbunden. Die FIR-Filter 105, 106 und 107 weisen die gleiche Bandpassfiltercharakteristik für den Mittenträger Träger-0 auf und geben jeweils Signale I₊₁ und Q₊₁ für den höheren Nebenträger Träger+1, Signale I₀ und Q₀ für den Mittenträger Träger-0 und Signale I_–1 und Q_–1 für den tieferen Nebenträger an entsprechende Entspreizer (nicht gezeigt) aus. Wie später beschrieben, erzeugt ein Phasenakkumulator 108 Phasendaten Θ aus einem vorbestimmten Abtastratentakt und ein Frequenzverschiebungssteuersignalgenerator 109 wandelt die Pha sendaten Θ in Frequenzverschiebungssteuerdaten D um und gibt diese zu jedem des De-Rotators 102 und des Rotators 104 aus.
Der De-Rotator 102 verringert die Frequenz der I- und Q-Komponenten ausgehend von der Frequenz des Nebenträgers Träger+1 zu dem Frequenzband des Mittenträgers, indem eine Signalstelle, die von den I- und Q-Komponenten für den Nebenträger Träger+1 bestimmt ist, um den Ursprung einer I-Q-Ebene. Hier beträgt die Frequenzverschiebung –1,25 MHz. Der Nichtrotator 103 verschiebt die Frequenz des Mittenträgers nicht, führt aber Verstärkungs- und Synchronisationskompensation aus. Der Rotator 102 erhöht die Frequenz der I- und Q-Komponenten ausgehend von der Frequenz des Nebenträgers Träger–1 zu dem Frequenzband des Mittenträgers, in dem eine Signalstelle, die von den I- und Q-Komponenten für den Nebenträger Träger–1 bestimmt ist, gedreht wird. Hier beträgt die Frequenzverschiebung + 1,25 MHz.
Auf diese Weise werden die entsprechenden Eingangssignalvektoren der Nebenträger Träger+1 und Träger–1 zu dem Frequenzband des Mittenträgers Träger-0 verschoben und daher werden die entsprechenden Signalvektoren (I₊₁, Q₊₁), (I₀, Q₀) und (I_–1 und Q_–1) über die FIR-Filter 105, 106 und 107 ausgegeben, die für den Mittenträger Träger-0 die gleiche Bandpassfiltercharakteristik haben.
Phasenakkumulator
Der Phasenakkumulator 108 ist, Bezug nehmend auf 2, aus einem Abtastratentaktgenerator 201, einem Zähler 202, einem Volladdierer 203 und einem Register 204 zusammengesetzt. Beispielsweise ist der Volladdierer 203 ein Volladdierer mit 13 Bit und ist das Register 204 ein Register mit 13 Bit. Ein Abtastratentakt, der von dem Abtastratentaktgenerator 201 erzeugt wird, wird an den Zähler 202 und das Register 204 sowie den A/D-Wandler 101 ausgegeben. Eine ganzzahlige Vielfache oder ein Bruchteil des Abtastratentakts kann zu dem Zähler 202 und dem Register 204 ausgegeben werden. Der Zähler 202 dividiert den Abtastratentakt in der Frequenz durch N (hier N = 3) und gibt ein Übertragsignal W an den Volladdierer 203 aus. Der Volladdierer 203 addiert die an einem Eingang A empfangene Ausgabe des Registers 204, eine an einem Eingang B empfangene, vorbestimmte binäre Zahl Z (hier die Dezimalzahl 1041) und das an einem Eingang C empfangene Übertragssignal W. Das 13 Bit Register 204 speichert die Ausgabe des Volladdierers 203 gemäß dem Abtastratentakt.
Im Folgenden wird angenommen, dass die Chiprate jedes Trägers 1,2288 Mcps beträgt. Wie bei der Abtastrate wird angenommen, dass ein Chip durch achtfaches Überabtasten verglichen mit der Chiprate abgetastet wird. Ferner wird angenommen, dass die Frequenzverschiebung jedes Nebenträgers ausgehend von dem Mittenträger 1,25 MHz beträgt. Zu diesem Zeitpunkt beträgt eine Frequenzverschiebung δ pro Abtastwert 1,25 MHz/(1,2288 Mchips/s × 8 Abtastwerte/Chip), was in etwa 0,127/Abtastwert ist. Daher beträgt ein Produkt Δ von δ und 360 Grad etwa 45,7 Grad. Indem Δ als Einheitswinkel angenommen wird, werden Phasen in dem Bereich von 360 Grad, die von –180 Grad bis +180 Grad reicht, zum Beispiel durch binäre Zahlen mit 13 Bit angegeben. Mit anderen Worten, 360 Grad werden in 2¹³ (= 8192) Teile unterteilt. Somit sind 2¹² (= 4096) Winkelangabestellen in gleichen Intervallen zwischen –180 Grad und 0 Grad vorgesehen und 2¹² (= 4096) Winkelangabestellen in gleichen Intervallen zwischen 0 Grad und +180 Grad vorgesehen. Gibt man (Δ/360) näherungsweise unter Verwendung von "2¹³" an, erhalten wir (1041 + 2/3)/2¹³. Wandelt man die Dezimalzahl "1041" in eine Binärzahl Z mit 13 Bit um, erhalten wir "0 0100 0001 0001".
Wie in 2 gezeigt, wird der Volladdierer 203 mit einer Ausgabe des 13 Bit Registers 204 an seinem Eingang A versorgt und wird ferner mit der oben beschriebenen Binärzahl Z, d. h. die Dezimalzahl "1041" (im Folgenden einfach als "1041" bezeichnet), an seinem Eingang B versorgt. Der Volladdierer 203 addiert die A-Eingabe und die B-Eingabe, die 1041 beträgt. Somit wird "A + 1041" berechnet. Ferner wird das von dem Zähler 202 ausgegebene Übertragssignal W an einem Übertragsanschluss C des Volladdierers 203 eingegeben, um den Bruch 2/3 zu dem Ergebnis von "A + 1041" zu addieren, dies bedeutet, um "A + (1041 + 2/3)" zu berechnen.
Tatsächlich wird das Ergebnis von "A + (1041 + 2/3)" von dem 13 Bit Register 204 als Phasendaten Θ ausgegeben. Das 13 Bit Register 204 speichert die Ausgabe des Volladdierers 203 mit der Zeitsteuerung (z. B. voreilende Flanke) des Abtastratentakts. Auf diese Weise erzeugt der Phasenakkumulator 108 synchron mit dem Abtastratentakt die Phasendaten Θ als Binärzahl, die dem Produkt des Einheitswinkels Δ und einer natürlichen Zahl entspricht.
Der Zähler 202 ist, Bezug nehmend auf 3A, aus zwei D-Flip-Flop-Schaltkreisen 301 und 302 und einem NOR-Gatter 303 zusammengesetzt. Der Ausgang Q des Flip-Flop-Schaltkreises 301 ist mit dem Eingang D des Flip-Flop-Schaltkreises 302 und dem einen Eingang des NOR-Gatters 303 verbunden. Der andere Eingang des NOR-Gatters 303 ist mit dem Ausgang Q des Flip-Flop-Schaltkreises 302 verbunden. Der Ausgang des NOR-Gatters 303 ist mit dem Eingang D des Flip-Flop-Schaltkreises 301 verbunden. Der Abtastratentakt wird beiden Taktanschlüssen der Flip-Flop-Schaltkreise 301 und 302 zugeführt. Die invertierte Ausgabe QB des Flip-Flop-Schaltkreises 302 wird als Übertragssignals W zu dem Übertragseingang C des Volladdierers 203 ausgegeben. Bei diesem Beispiel teilt der Zähler 203 die Frequenz des Abtastratentakts durch N = 3.
Wie in 3B gezeigt, beträgt das Übertragssignal W, dies bedeutet die Ausgabe des Zählers 202, während zweier Taktperioden des Abtastratentakts "1" und während einer Taktperiode des Abtastratentakts "0". Wenn der Volladdierer 203 das Übertragssignal W an seinem Übertragseingang C ausgehend von dem Zähler 202 eingibt, wird daher alle drei Taktperioden 2 zu (A + B) addiert. Folglich wird pro Taktperiode 2/3 zu der Ausgabe des Volladdierers 203 addiert.
Freq.-Verschiebungssteuersignalgenerator
Bezug nehmend auf 4 erhält der Frequenzverschiebungssteuersignalgenerator 109 die Phasendaten Θ von dem Phasenakkumulator 108, erzeugt dreizehn Teilphasen (Θ_–1, Θ₀, Θ_i, ..., Θ₁₀, Θ₁₁) und dreizehn Steuersignale D (D_–1, D₀, D_i, ..., D₁₀, D₁₁).
Im Folgenden ist ein Algorithmus beschrieben, um die Steuersignale D auf der Grundlage der Phasendaten Θ zu erzeugen. In 4 sind funktionale Blöcke zur Implementierung des Algorithmus gezeigt. Der Algorithmus ist durch die folgenden Schritte aufgebaut:
Schritt 1) k = –1 und Φ_k = Φ;
Schritt 2) D_k = Vorzeichenbit von Φ_k;
Schritt 3) falls k = m – 2, dann beende, ansonsten gehe zu Schritt 4)
Schritt 4) Φ_k+1 = Φ_k – θ_k wenn D_k = 0, und
Φ_k+1 = Φ_k + θ_k wenn D_k « 1,
wobei θ_k = arctan(2^–k);
Schritt 5) k = k + 1; und
Schritt 6) gehe zu Schritt 3).
Im Spezielleren wird k als –1 festgelegt und die Phase Φ als Φ_–1 festgelegt. Wenn Φ_–1 einen positiven Wert hat, dann wird das höchstwertige Bit (MSB) D_–1 des Steuersignals D auf einen logischen Wert von "1" festgelegt und Φ₀ wird auf Φ_–1 + 90 festgelegt. Wenn Φ_–1 einen negativen Wert hat, dann wird D_–1 auf einen logischen Wert von "0" festgelegt und Φ₀ wird auf Φ_–1 – 90 festgelegt.
Nachfolgend wird ermittelt, ob der zuvor erhaltene numerische Wert Φ₀ positiv oder negativ ist. Wenn Φ₀ einen positiven Wert hat, dann wird der logische Wert von D₀ auf 1 festgelegt und Φ₁ wird auf Φ₀ + θ₀ festgelegt. Wenn Φ₀ einen negativen Wert hat, dann wird D₀ auf einen logischen Wert von "0" festgelegt und Φ₁ wird auf Φ₁ = Φ₀ – θ₀ festgelegt, wobei θ₀ = arctan(2⁰). Im Allgemeinen gilt θ_k = arctan(2^–k).
Danach wird ermittelt, ob Φ₁ positiv oder negativ ist. Wenn Φ₁ einen positiven Wert hat, dann wird der logische Wert von D₁ auf 1 festgelegt und Φ₂ wird auf Φ₁ + θ₁ festgelegt. Wenn Φ₁ einen negativen Wert hat, dann wird D₁ auf einen logischen Wert von "0" festgelegt und Φ₂ wird auf Φ₁ – θ₁ festgelegt.
Hier wird θ_k, das zu Φ_k zu addieren oder davon abzuziehen ist durch zwölf Datenselektoren, wie durch die Bezugszeichen 401 bis 404 angegeben, abhängig von dem Vorzeichenbit von Φ_k, dies bedeutet Φ_k ist positiv oder negativ, zugeführt. Wenn Φ_k positiv ist, dann wird – θ_k einem entsprechenden Addierer zugeführt. Wenn Φ_k negativ ist, dann wird + θ_k dem entsprechenden Addierer zugeführt. Wenn D_k einen logischen Wert von "0" hat, dann gilt im Allgemeinen Φ_k+1 = Φ_k – θ_k. Wenn D_k einen logischen Wert von "1", dann gilt Φ_k+1 = Φ_k + θ_k.
Indem Φ_k auf diese Weise erzeugt wird, kann der numerische Wert von Φ_k näher zu 0 gebracht werden, im Folgenden so nah wie möglich. Dadurch wird die Genauigkeit einer Näherung des Rotationswinkels Θ verbessert, um den ein Signalvektor in der I-Q-Ebene gedreht wird. Wenn der Wert k größer wird, dann wird im Allgemeinen angenommen, dass arctan(2^–k) etwa 2 × arctan(2^–k-1) beträgt. Daher ist dieses Verfahren effektiver.
Rotator und De-Rotator
Bezug nehmend auf 5 ist der Rotator 104 ausgelegt, einen Signalvektor in der I-Q-Ebene um einen Winkel Θ zu drehen, der abhängig von den Steuersignalen D (D_–1, D₀, D₁, ..., D₁₀, D₁₁) festgelegt wird. Der Rotator 105 ist aus dreizehn Teilrotationsschaltkreisen (R_–1, R₀, R₁, R₁₀, R₁₁) zusammengesetzt, die in Kaskade verbunden sind. Die entsprechenden Steuersignale D_–1, D₀, D₁, ..., D₁₀, D₁₁ werden den Teilrotationsschaltkreisen R_–1, R₀, R₁, ..., R₁₀, R₁₁ bereitgestellt.
Bezug nehmend auf 6 ist der De-Rotator 102 ausgelegt, einen Signalvektor in der I-Q-Ebene um einen Winkel von –Θ zu drehen, der abhängig von den Steuersignalen D (D_–1, D₀, D₁, ..., D_10, D₁₁) festgelegt wird. Der De-Rotator 102 ist aus den gleichen Teilrotationsschaltkreisen R_–1, R₀, R₁, ..., R₁₀, R₁₁ wie denen, die bei dem Rotator 104 verwendet werden, und Invertern INV_–1, INV₀, INV₁, ..., INV₁₀, INV₁₁ zusammengesetzt. Die entsprechenden Steuersignale D_–1, D₀, D₁, ..., D₁₀, D₁₁ werden über die Inverter INV_–1, INV₀, INV₁, ..., INV₁₀, INV₁₁ an die Teilrotationsschaltkreise R_–1, R₀, R₁, ..., R₁₀, R₁₁ angelegt.
Bezug nehmend auf 7 empfängt der Teilrotationsschaltkreis R_–1 der Anfangsstufe die Signale der I_in- und Q_in-Komponenten von dem A/D-Wandler 101 und gibt Signale für die Q_out,–1- und I_out,–1-Komponenten an den Teilrotationsschaltkreis R₀ an der nächsten Stufe aus.
Der Teilrotationsschaltkreis R_–1 weist zwei Multiplizierer 801 und 802 und einen Vorzeicheninverter 803 auf. Das Signal der Q_in-Komponente wird in den Multiplizierer 801 eingegeben. Das Signal der I_in-Komponente wird in den Multiplizierer 802 eingegeben. Das Steuersignal D_–1 wird Vorzeicheninverter 803 und den Multiplizierer 801 eingegeben. Der Vorzeicheninverter 803 führt seine Ausgabe dem Multiplizierer 802 zu.
Mit anderen Worten, Verhältnisse zwischen Eingaben und Ausgaben des Teilrotationsschaltkreises R_–1 werden durch die folgende Gleichung (1) angegeben: Iout,–1 = D–1 × Qin und Qout,–1 = –D–1 × Iin (1)wobei D_–1 eine Wiedergabe für numerische Werte verwendet, so dass ein numerischer Wert von "1" durch den logischen Wert "1" angegeben wird und ein numerischer Wert von "–1" durch den logischen Wert "0" angegeben wird.
Der Teilrotationsschaltkreis R_–1 ist ein Schaltkreis, um den Signalvektor (I, Q) um einen Winkel θ_–1 zu drehen. Gemäß der Gleichung (1) beträgt θ_–1 plus 90 Grad, wenn der numerische Wert des Steuersignals D_–1 "–1" beträgt, und ist θ_–1 minus 90 Grad, wenn der numerische Wert des Steuersignals D_–1 "1" beträgt. Auf diese Weise dreht der Teilrotationsschaltkreis R_–1 den Signalvektor, ohne dabei den absoluten Wert des Signalvektors zu ändern.
Bezug nehmend auf 8 ist ein Teilrotationsschaltkreis R_k, der jeder der Teilrotationsschaltkreise R₀ bis R₁ ist, ein Schaltkreis, der Q_in,k und I_in,k von der vorherigen Stufe erhält und Q_out,k und I_out,k ausgibt. Der Teilrotationsschaltkreis weist zwei Konstantenmultiplizierer 701 und 704, zwei Multiplizierer 702 und 705 und zwei Addierer 703 und 706 auf. Das Signal I_in,k wird in den Addierer 703 und den Konstantenmultiplizierer 701 eingegeben. Die Ausgabe des Konstantenmultiplizierers 701 wird mit einem entsprechenden Steuersignal D_k bei dem Multiplizierer 702 multipliziert. Die Ausgabe des Multiplizierers 702 wird hinsichtlich des Vorzeichens invertiert und in den Addierer 706 eingegeben. Das Signal Q_in,k wird in den Addierer 706 und den Konstantenmultiplizierer 704 eingegeben. Die Ausgabe des Konstantenmultiplizierers wird mit einem entsprechenden Steuersignal D_k an dem Multiplizierer 705 multipliziert. Die Ausgabe des Multiplizierers 705 wird in dem Addierer 703 eingegeben. Mit anderen Worten, Verhältnisse zwischen Eingaben und Ausgaben von jedem der Teilrotationsschaltkreise R₀ bis R₁₁ werden durch die folgende Gleichung (2) angegeben: Iout,k = Iin,k + 2–k × Dk × Qin,k und Qout,k = –2–k × Dk × Iin,k + Qin,k (2)wobei D_k eine Wiedergabe von numerischen Werten verwendet, so dass ein numerischer Wert von "1" durch den logischen Wert "1" angegeben wird und ein numerischer Wert von "–1" durch den logischen Wert "0" angegeben wird.
Der Teilrotationsschaltkreis R_k (R₀ bis R₁₁) ist ein Schaltkreis, um einen Signalvektor (Q_in,k, I_in,k) um einen Winkel θ_k zu drehen. Gemäß der obigen Gleichung (2) beträgt θ_k + arctan(2^–k) Grad, wenn der numerische Wert des Steuersignals D_k "–1" ist, und beträgt θ_k – arctan(2^–k) Grad, wenn der numerische Wert des Steuersignals D_k "1" ist. Auf diese Weise dreht jeder der Teilrotationsschaltkreise R₀ bis R₁₁ den Eingangssignalvektor (Q_in,k, I_in,k) um den Winkel θ_k. In Folge der Drehung wird der absolute Wert Z_in,k des Eingangssignalsvektor proportional zu dem Reziproken von cosθ_k. Daher wird der absolute Wert Z_out,k des Ausgangssignalsvektors zu (Z_in/cosθ_k).
Zuvor sind die Teilrotationsschaltkreise beschrieben worden. Der Rotator 104 ist ein Schaltkreis, der durch Verbindung von dreizehn Teilrotationsschaltkreisen (R_–1, R₀, R₁, ..., R₁₀, R₁₁) in Kaskade gebildet wird. Wenn ein Signalvektor (I, Q) mit einem absoluten Wert von Z_in in den Rotator 104 eingegeben wird, wird der Signalvektor um einen Winkel Θ gedreht und sein absoluter Wert wird zu Z_out, um ihn von dem Rotator 104 auszugeben. Der Winkel Θ und Z_out sind durch die folgenden Gleichungen (3) und (4) angegeben.
9 ist eine Tabelle, die Entsprechungen zwischen k, 2^–k, θ_k, cosθ_k und 45 × 2^–k zeigt. Gemäß dieser Tabelle ist der Nenner der rechten Seite der Gleichung (4) eine Konstante von 0,6072529591.

Wie oben beschrieben, stellt die zuvor beschriebene vorliegende Erfindung bei Mehrfachträgerkommunikation, insbesondere Mehrfachträger-CDMA-Kommunikation, einen Frequenzverschiebungsschaltkreis bereit, der vereinfacht ist, weniger Leistung verbraucht und für kleine tragbare Endgeräte geeignet ist. Weil der Frequenzverschiebungsschaltkreis einen Signalvektor in der I-Q-Ebene mittels digitaler Berechnung dreht, ist es möglich, empfangene Signale in den oberen und unteren Bändern in Signale in dem Mittenband zu demodulieren. FIGURENLEGENDE FIG. 1

phase accumulator	Phasenakkumulator
phase	Phase
freq. shift control signal generator	Freq.-Verschiebungssteuersignalgenerator
shift control	Verschiebungssteuerung
De-Rotator	De-Rotator

FIG. 2

phase accumulator	Phasenakkumulator
binary number Z (decimal 1041)	Binärzahl Z (dezimal 1041)
13-Bit full adder	13 Bit Volladdierer
13-Bit register	13 Bit Register
phase data	Phasendaten
counter (divided by N)	Zähler (dividiert durch N)
sampling clock	Abtasttakt
to A/D Converter	Zu A/D-Wandler

FIG. 3A

counter	Zähler
carry signal	Übertragssignal
sampling clock	Abtasttakt

FIG. 3B

sampling clock	Abtasttakt
output (W)	Ausgabe (W)

FIG. 4

freq. shift control signal generator	Freq.-Verschiebungssteuerungssignalgenerator
freq. shift control signal	Freq.-Verschiebungssteuersignal

FIG. 5

rotator

De-Rotator

FIG. 6

De-rotator

De-Rotator

FIG. 10

power spectrum	Leistungsspektrum
chip rate	Chiprate
carrier–1	Träger–1
carrier-0	Träger-0
carrier+1	Träger+1
frequency	Frequenz
sub-carrier offset	Nebenträger-Offset
center carrier	Mittenträger

Claims

Digitaler Schaltkreis zum Verschieben von zwei Frequenzbändern zweier Signalvektoren zu einem Mittenfrequenzband, um einen Ausgabesignalvektor für jedes Frequenzband zu erzeugen, wobei jeder der Signalvektoren durch ein Paar von I-(phasengleichen)- und Q-(Quadratur)-Komponenten in einer I-Q-Ebene festgelegt ist, wobei die zwei Frequenzbänder von dem Mittenfrequenzband um einen vorbestimmten Frequenzoffset abweichen, der umfasst: einen Analog-Digital-Wandler (101), um einen empfangenen analogen Signalvektor gemäß einem vorbestimmten Abtasttakt in zwei Signalvektoren umzuwandeln; einen Steuerdatengenerator (108, 109), um Steuerdaten (D) aus dem vorbestimmten Frequenzoffset zu erzeugen, wobei der Steuerdatengenerator (108, 109) umfasst: einen Phasendatengenerator (108), um Phasendaten (Φ) aus dem vorbestimmten Frequenzoffset zu erzeugen, und einen Wandler (109), um die Phasendaten (Φ) in die Steuerdaten (D) umzuwandeln, die aus einer Mehrzahl von Steuerbits (D_–1, D₀, D₁, ...) bestehen; und zwei Signalvektorrotatoren (102, 104), die jeweils einem anderen der zwei Frequenzbänder entsprechen, um die zwei Signalvektoren in der I-Q-Ebene um Winkel, die von den Steuerdaten (D) und den invertierten Steuerdaten abhängen, zu drehen, um Ausgangssignalvektoren in dem Mittenfrequenzband zu erzeugen; der Phasendatengenerator (108) zum Erzeugen der Phasendaten (Φ) in Synchronisation mit dem vorbestimmten Abtasttakt.
Digitaler Schaltkreis gemäß Anspruch 1, bei dem jeder der ersten und zweiten Signalvektorrotatoren (102, 104) umfasst: eine Mehrzahl an Teilrotatoren (R_–1, R₀, R_–1, ...), die in absteigender Reihenfolge eines Drehwinkels in Reihe angeschlossen sind, wobei jeder der Teilrotatoren (R_–1, R₀, R_–1, ...) ein anderes Bit der Steuerbits (D_–1, D₀, D₁, ...) der Steuerdaten (D) erhält und eine Ausgabe einer vorherigen Stufe um einen vorbe stimmten Winkel dreht, der von einem entsprechenden Bit der Steuerdaten (D) und der invertierten Steuerdaten abhängt.
Digitaler Schaltkreis gemäß Anspruch 2, bei dem der Phasendatengenerator (108) die Phasendaten (Φ) erzeugt, indem eine ganzzahlige Vielfache eines Einheitswinkels berechnet wird, der aus einer Frequenzverschiebung pro Periode des vorbestimmten Abtasttakts erhalten wird.
Digitaler Schaltkreis, um zwei Frequenzbänder von Eingangssignalvektoren zu einem vorbestimmten Mittenfrequenzband zu verschieben, um einen Ausgangssignalvektor für jedes Frequenzband zu erzeugen, wobei jeder der Eingangssignalvektoren durch ein Paar von I-(phasengleichen)- und Q-(Quadratur)-Komponenten in einer I-Q-Ebene bestimmt ist, wobei die zwei Frequenzbänder um einen vorbestimmten Frequenzoffset von dem vorbestimmten Mittenfrequenzband abweichen, der umfasst: einen Analog-Digital-Wandler (101), um analoge Signalvektoren gemäß einem vorbestimmten Abtasttakt in die Eingangssignalvektoren umzuwandeln; einen Steuerdatengenerator (108, 109), um Steuerdaten (D) aus dem vorbestimmten Frequenzoffset zu berechnen, wobei der Steuerdatengenerator (108, 109) umfasst: einen Phasendatengenerator (108), um aus dem vorbestimmten Frequenzoffset Phasendaten (Φ) zu erzeugen, und einen Wandler (109), um die Phasendaten (Φ) in die Steuerdaten (D) umzuwandeln, die aus einer Mehrzahl von Steuerbits D_k bestehen, wobei –1 <= k <= m – 2, wobei m eine positive ganze Zahl ist; zwei Signalvektorrotatoren (102, 104), die jeweils einem anderen der zwei Frequenzbänder entsprechen, um die Eingangssignalvektoren auf der I-Q-Ebene um Winkel zu drehen, die von den Steuerdaten (D) und den invertierten Steuerdaten abhängen, um die Frequenzbänder der Eingangssignalvektoren zu dem vorbestimmten Mittenfrequenzband zu verschieben; und zwei Bandpassfilter (105, 107), die jeweils mit den zwei Signalvektorrotatoren (102, 104) verbunden sind, um Ausgaben der Signalvektorrotatoren zu empfangen und Ausgangssignalvektoren des vorbestimmten Mittenfrequenzbandes hindurchzulassen; wobei der Phasendatengenerator (108) die Phasendaten (Φ) erzeugt, indem eine ganzzahlige Vielfache eines Einheitswinkels Δ berechnet wird, die aus einer Frequenzverschiebung δ pro Periode des vorbestimmten Abtasttakts erhalten wird, wobei der Einheitswinkel Δ durch 360° × δ angegeben ist, wobei die Frequenzverschiebung δ erhalten wird, indem der vorbestimmte Frequenzoffset durch eine Frequenz des vorbestimmten Abtasttakts geteilt wird, und in der Form von RN/2^m angegeben ist, wobei RN eine rationale Zahl ist.
Digitaler Schaltkreis gemäß Anspruch 4, bei dem der Wandler (109) eine Umwandlungsoperation gemäß den folgenden Schritten durchführt: Schritt 1) k = –1 und Φ_k = Φ; Schritt 2) D_k = Vorzeichenbit von Φ_k; Schritt 3) falls k = m – 2, dann beende, ansonsten gehe zu Schritt 4) Schritt 4) Φ_k+1 = Φ_k – θ_k wenn D_k = 0, und Φ_k+1 = Φ_k + θ_k wenn D_k « 1, wobei θ_k = arctan(2^–k); Schritt 5) k = k + 1; und Schritt 6) gehe zu Schritt 3).
Digitaler Schaltkreis gemäß Anspruch 5, bei dem jeder der zwei Signalvektorrotaren (102, 104) umfasst: eine Mehrzahl von Teilrotatoren R_k, die in einer absteigenden Reihenfolge eines Drehwinkels in Reihe angeschlossen sind, wobei die Teilrotatoren R_k jeweils die Steuerbits D_k empfangen und jeder der Teilrotatoren R_k eine Ausgabe einer vorherigen Stufe R_k-1 um einen vorbestimmten Winkel dreht, der von einem entsprechenden Bit der Steuerdaten (D) und der invertierten Steuerdaten abhängt.
Digitaler Schaltkreis gemäß Anspruch 6, bei dem der erste Teilrotator R_–1 einen Eingangssignalvektor (I_in, Q_in) um einen Winkel θ_–1 dreht, um einen ersten Ausgangssignalvektor (I_out,–1, Q_out,–1) wie folgt zu erzeugen Iout,–1 = D–1 × Qin;und Qout,–1 = –D–1 × Iin;jeder der Teilrotatoren R_k (0 <= k <= m – 2) einen Eingangssignalvektor (I_in,k, Q_in,k) um einen Winkel θ_k dreht, um einen Ausgangssignalvektor (I_out,k, Q_out,k) wie folgt zu berechnen: Iout,k = Iin,k + 2k × Dk × Qin,k;und Qout,k = –2k × Dk × Iin,k + Qin,k,wobei D_k eine Wiedergabe eines numerischen Werts verwendet, so dass ein numerischer Wert von "1" durch einen logischen Wert "1" angegeben wird und ein numerischer Wert von "–1" durch einen logischen Wert "0" angegeben wird.
Digitaler Schaltkreis gemäß Anspruch 6, bei dem jeder der Signalvektorrotatoren (102, 104) einen Eingangssignalvektor (I_in, Q_in) mit einem absoluten Wert Z_in um einen Winkel Θ dreht, wobei der absolute Wert Z_in zu Z_out wird, wobei Θ und Z_out wie folgt angegeben sind:
Digitaler Schaltkreis gemäß einem der Ansprüche 1 bis 8, zur Verwendung in einem Empfänger eines CDMA-(Code Division Multiple Access)-Kommunikationssystems mit mehreren Trägern, wobei der digitale Schaltkreis zwei Trägerbänder von Eingangssignalvektoren zu einem Mittenträgerband verschiebt, um einen Ausgangssignalvektor für jedes Trägerband zu erzeugen.
Verfahren zum Verschieben von zwei Frequenzbändern von zwei Signalvektoren zu einem Mittenfrequenzband, um einen Ausgangssignalvektor für jedes Frequenzband zu erzeugen, wobei jeder der Signalvektoren durch ein Paar von I-(gleichphasigen)- und Q-(Quadratur)-Komponenten in einer I-Q-Ebene festgelegt ist, wobei die zwei Frequenzbänder um einen vorbestimmten Frequenzoffset von dem Mittenfrequenzband abweichen, die Schritte umfassend: Umwandeln eines empfangenen analogen Signalvektors gemäß einem vorbestimmten Abtasttakt in die zwei Signalvektoren; Erzeugen von Steuerdaten aus dem vorbestimmten Frequenzoffset; und Drehen der zwei Signalvektoren in der I-Q-Ebene um Winkel, die von den Steuerdaten und den invertierten Steuerdaten abhängen, um Ausgangssignalvektoren in dem Mittenfrequenzband zu erzeugen; wobei der Schritt, die Steuerdaten zu erzeugen, umfasst: Erzeugen von Phasendaten aus dem vorbestimmten Frequenzoffset, und Umwandeln der Phasendaten in die Steuerdaten, die aus einer Mehrzahl von Steuerbits bestehen, wobei die Phasendaten in Synchronisation mit dem vorbestimmten Abtasttakt erzeugt werden.
Verfahren zum Verschieben von zwei Frequenzbändern von zwei Signalvektoren zu einem Mittenfrequenzband, um einen Ausgangssignalvektor für jedes Frequenzband zu erzeugen, wobei jeder der Signalvektoren durch ein Paar von I-(gleichphasigen)- und Q-(Quadratur)-Komponenten auf einer I-Q-Ebene festgelegt ist, wobei die zwei Frequenzbänder um einen vorbestimmten Frequenzoffset von dem Mittenfrequenzband abweichen, die Schritte umfassend: Umwandeln eines empfangenen analogen Signalvektors gemäß einem vorbestimmten Abtasttakt in die zwei Signalvektoren; Erzeugen von Steuerdaten aus dem vorbestimmten Frequenzoffset; und Drehen der zwei Signalvektoren in der I-Q-Ebene um Winkel, die von den Steuerdaten und den invertierten Steuerdaten abhängen, um Ausgangssignalvektoren in dem Mittenfrequenzband zu erzeugen; und Filtern von zwei anderen Frequenzbändern als dem vorbestimmten Frequenzband aus Ausgaben der Signalvektorrotatoren, um Ausgangssignalvektoren des vorbestimmten Mittenfrequenzbandes hindurch zu lassen; wobei der Schritt, die Steuerdaten D zu erzeugen, umfasst: Erzeugen von Phasendaten Φ aus dem vorbestimmten Frequenzoffset; und Umwandeln der Phasendaten Φ in die Steuerdaten D, die aus einer Mehrzahl von Steuerbits D_k bestehen, bei denen –1 = k = m – 2, wobei m eine positive ganze Zahl ist; Erzeugen der Phasendaten Φ, indem eine ganzzahlige Vielfache eines Einheitswinkels Δ berechnet wird, die aus einer Frequenzverschiebung δ pro Periode des vorbestimmten Abtasttakts erhalten wird, wobei der Einheitswinkel Δ durch 360° × δ angegeben ist, wobei die Frequenzverschiebung δ erhalten wird, indem der vorbestimmte Frequenzoffset durch eine Frequenz des vorbestimmten Abtasttakts geteilt wird, und in der Form von RN/2^m angegeben ist, wobei RN eine rationale Zahl ist.