DE4233773A1 - Halbleiterbauelement mit hoher Durchbruchspannung - Google Patents

Halbleiterbauelement mit hoher Durchbruchspannung

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Description

Die Erfindung bezieht sich auf eine Halbleiterstruktur mit wenigstens einem lateralen, eine hohe Durchbruchspannung aufweisenden Halbleiter­ bauelement in einem Halbleiter aus einem Substrat, einer an das Substrat angrenzenden dielektrischen Schicht, einer auf der dielektrischen Schicht angeordneten als homogen dotierte elektrische Driftzone ausgebildeten Halbleiterzone und mit stark dotierten Halbleiterzonen des Halbleiterbauelements, die in die Driftzone von der Oberfläche des Halbleiters her hineinragen.
Eine derartige Halbleiterstruktur ist aus dem Aufsatz "Extension of the Resurf Principle to Dielectrically Isolated Power Devices" des Kon­ ferenzberichtes Conf. Report. ISPSD 1991, Baltimore, Seiten 27-30, bekannt (Fig. 1). Hierbei handelt es sich um die typische Struktur einer lateralen Diode auf einem dielektrisch isolierten Substrat. Derartige Strukturen, die dem allgemeinen Begriff "smart power technology" zuzuordnen sind, stellen ein Bindeglied zwischen digitalen Steuerungen und Leistungsbauelementen dar. Diese Technologie ermöglicht die Integration von Logik-, Schutz- und Diagnosefunktionen in Leistungsbau­ elementen.
Ein wesentlicher Gesichtspunkt der angesprochenen Technologie besteht darin, auf einem sogenannten Halbleiterwafer, der im folgenden nur als Halbleiter bezeichnet werden soll, mehrere Leistungsbauelemente zu integrieren, wobei die einzelnen Bauelemente gegeneinander vollständig isoliert sind.
Die gemeinsame Anordnung von logischen Schaltungen und Leistungsbauele­ menten in einem Chip ist in dem Aufsatz "Impact of Dielectric Isolation Technology on Power ICs" des Konferenzberichtes Conf. Report ISPSD 1991, Baltimore, Seiten 16-21 beschrieben. Die bei mehreren Bauelementen erforderliche Isolation ist so durchzuführen, daß das jeweilige Bauelement nach allen Seiten hin gegenüber den übrigen angrenzenden Halbleiterbereichen elektrisch isoliert ist. Die seitliche Isolation erfolgt in der Regel in der Weise, daß Gräben um das Bauelement geätzt werden, die anschließend mit einem Dielektrikum ausgefüllt werden. Die dielektrische Isolation parallel zur Oberfläche des Halbleiters, also in vertikaler Richtung, erfolgt entweder durch die Bildung eines in Sperrichtung belasteten pn-Übergangs oder durch Verendung eines Dielektrikums, wie z. B. Siliziumoxid. Die Tendenz geht eindeutig zur dielektrischen Isolation hin, da bei dieser Technologie parasitäre Elemente vermieden werden und u. a. auch ein einfacheres Design bei erhöhter Störsicherheit möglich ist. Die erreichten maximalen Sperrspan­ nungen bzw. Durchbruchsspannungen der Bauelemente werden einerseits durch die Isolationsfähigkeit des "vergrabenen Dielektrikums" bestimmt und zum anderen durch die Oberflächeneigenschaften in den Oberflächen­ bereichen, in denen die pn-Übergänge an die Oberfläche treten. Zur Vermeidung eines Oberflächendurchbruchs werden u. a. sogenannte Feldplatten im Bereich der pn-Übergänge an der Oberfläche eingesetzt.
Andererseits wird der Spannungsdurchbruch hauptsächlich dadurch begrenzt, daß die gesamte Spannung zwischen dem in der Regel geerdeten Substrat und den auf hohem Potential liegenden, hochdotierten Bereichen der Halbleiterbauelemente aufgebaut wird, was zu hohen Feldstärken führt. Einerseits führt die Erhöhung der Dicke der Driftzone zur Erhöhung der Durchbruchsspannung zu erheblichen Schwierigkeiten, da mit zunehmender Dicke der Aufwand für die seitliche Isolation durch Trennätzen und anschließender Auffüllung mit Isolationsmaterial schwierig wird. Andererseits kann zur Erzielung hoher Durchbruchsspan­ nungen die Dicke des vergrabenen Dielektrikums nicht beliebig groß gemacht werden, da sonst wegen der zu geringen Wärmeleitfähigkeit eine unzureichende Abführung der Verlustleistung in Kauf genommen werden muß, was allgemein zu thermischen Problemen für die erzielbaren Parameter und den Betrieb der Bauelemente führt.
Bei Verwendung von Siliziumoxidschichten haben sich Dicken der dielek­ trischen Schicht im Bereich 0,5 bis 4,5 µm als noch brauchbar erwiesen.
Zur Erzielung höherer Durchbruchsspannungen für laterale, dielektrisch isolierte Bauelemente in Halbleitern aus Silizium mit einer Dicke der Driftzone unter 30 µm wurden verschiedene Maßnahmen diskutiert, wie z. B. zusätzliche Diffusionsgebiete im Substrat, die mit den dielektrisch isolierten Bauelementen verbunden sein können. Diese Lösung hat jedoch den Nachteil, daß sie technisch nur schwer zu realisieren ist und andererseits wiederum die ansonsten gute dielektrische Isolation stark beeinträchtigt.
Eine andere bekannte Maßnahme zur Erreichung höherer Durchbruchsspan­ nungen ist die Einbringung vergrabener Dotierungen an der Grenzfläche zu der dielektrischen Schicht, wie der Patentschrift DE 38 06 164 und der japanischen Offenlegungsschrift J2-16751 zu entnehmen ist. Diese Maßnahme ist in beiden Druckschriften in Fig. 2 dargestellt. Damit erfolgt eine etwas günstigere Potentialverteilung in den Bauelementen; trotzdem ist die Erhöhung der Durchbruchsspannung relativ gering und außerdem abhängig von der Dicke der dielektrischen Schicht. Die maximal berichtete Durchbruchsspannung liegt bei 600 V für eine Siliziumschicht­ dicke von 20 µm. Dies reicht für verschiedene Anwendungsgebiete nicht aus.
Eine weitere Maßnahme zur Erreichung höherer Durchbruchsspannungen ist der Patentschrift EP 0 025 050 B1 zu entnehmen, nämlich die dielektri­ sche Schicht durch eine halbisolierende Schicht zu ersetzen, die Einfangzustände für Ladungsträger aufweist. Eine solche Schicht führt aber zwangsläufig auch zur Emmision von Ladungsträgern und beeinträch­ tigt dadurch insbesondere das statische Sperrverhalten und die dynami­ schen Eigenschaften der Bauelemente.
Vorteilhaft wäre eine Halbleiterstruktur, die bei gleicher oder geringerer Dicke der halbleitenden Schicht höhere Durchbruchsspannungen besitzt. Gleichzeitig ist es wünschenswert, die Dicke der dielektrischen Schicht zu reduzieren. Dabei sollen aber die übrigen Bauelementeigen­ schaften nicht beeinträchtigt werden.
Der Erfindung liegt das Problem zugrunde, eine Halbleiterstruktur mit wenigstens einem Halbleiterbauelement zu schaffen, bei dem eine ausreichend hohe Durchbruchsspannung auch mit einer dünnen Halbleiter­ schicht erzielbar ist und bei dem die laterale Isolation einfach realisierbar ist. Dabei soll gleichzeitig die Abhängigkeit von der Dicke der dielektrischen Schicht reduziert und die Einbringung von zusätzli­ chen Rekombinations-Generationszentren vermieden werden.
Das Problem wird bei einer Halbleiterstruktur der eingangs beschriebenen Art erfindungsgemäß dadurch gelöst, daß innerhalb der an das Substrat angrenzenden dielektrischen Schicht wenigstens gegenüber demjenigen Bereich der Driftzone, der im Sperrzustand des Halbleiterbauelements gegenüber dem Substrat ein hohes Potential aufweist, eine elektrisch leitfähige Schicht eingelagert ist, die die elektrische Feldstärke im sperrenden Bauelement reduziert. Die leitfähige Schicht ist insbesondere unkontaktiert (floatend) oder durch Kontaktlöcher zu der Driftzone mit bestimmten Potentialen belegbar. Sie kann ebenso nur lokal ausgebildet sein. Durch die Anwesenheit dieser elektrisch leitfähigen Schicht wird ein Teil des Spannungsabfalls in die dielektrische Schicht hinein verschoben, wodurch eine höhere Durchbruchsspannung der Bauelemente erreicht wird.
Als weitere Halbleiterzonen sind insbesondere eine erste Halbleiterzone, die einen ersten Leitfähigkeitstyp mit einer höheren Fremdatomkon­ zentration als die Driftzone aufweist, eine zweite Halbleiterzone, die eine niedrigere Fremdatomkonzentration als die erste Halbleiterzone bei gleichem Leitfähigkeitstyp aufweist und an der ersten Halbleiterzone anliegt, und eine dritte Halbleiterzone in die Driftzone eingelassen, die bei einem zweiten Leitfähigkeitstyp eine Fremdatomkonzentration aufweist, die höher ist als diejenige der Driftzone und die außerhalb der zweiten Halbleiterzone liegt. Eine derartige Anordnung bildet eine Diode. Zweckmäßigerweise erstreckt sich die leitfähige Schicht unterhalb wenigstens zwischen der ersten und dritten Halbleiterzone und ist mit diesen kontaktiert. Bei einer anderen zweckmäßigen Ausfüh­ rungsform erstreckt sich die leitfähige Schicht unterhalb wenigstens zwischen der ersten und dritten Halbleiterzone und ist unterhalb der ersten und dritten Halbleiterzone wenigstens einmal zwischen diesen Halbleiterzonen mit der Driftzone kontaktiert. Die Kontaktierung kann auch mit vierten Halbleiterzonen erfolgen, die eine niedrigere Fremd­ atomkonzentration haben als die erste oder dritte Halbleiterzone und auf einem an die dielektrische Schicht angrenzenden Bodenabschnitt der Driftzone sowie neben den seitlichen dielektrischen Schichten ausgebil­ det ist. Eine hohe Durchbruchsspannung ergibt sich auch bei einer Anordnung der leitfähigen Schicht unterhalb der ersten und dritten Halbleiterzone und Kontaktierung der leitfähigen Schicht mit der Driftzone an Stellen zwischen der ersten und dritten Halbleiterzone. Die Halbleiterstruktur kann dabei so ausgebildet sein, daß die ersten und dritten Halbleiterzonen bis zur dielektrischen Schicht verlaufen oder Abstände zu dieser aufweisen. Auch die Kontaktierung an den gleichen Stellen mit vierten Halbleiterzonen, die eine niedrigere Fremdatomkon­ zentration hat als die erste oder dritte Halbleiterzone und auf einem an die dielektrische Schicht angrenzenden Bodenabschnitt der Driftzone sowie neben den seitlichen dielektrischen Schichten die Driftzone umgeben, ist möglich. Die Erhöhung der Durchbruchsspannung wird auch mit einer leitfähigen Schicht erreicht, die lateral über die erste und dritte Halbleiterschicht hinausgeführt und mit einer Elektrode kontak­ tiert ist, an die ein Potential anlegbar ist. Die Verbesserung hin­ sichtlich der Durchbruchsspannung läßt sich bei dieser Anordnung unabhängig davon erreichen, ob die erste und dritte Halbleiterzone bis an die dielektrische Schicht heranreichen oder nicht oder ob die vierten Halbleiterzonen, die die Driftzonen umgeben, vorhanden sind.
Eine Erhöhung der Durchbruchsspannung tritt aber auch ein, wenn die leitfähige Schicht nicht von außen kontaktiert ist und die vorstehend erwähnte Ausbildung der Halbleiterstruktur vorhanden ist.
Eine weitere Möglichkeit zur Erhöhung der Durchbruchspannung besteht darin, eine leitfähige Schicht aus einzelnen, voneinander getrennten Teilbereichen aufzubauen.
Die Erfindung wird im folgenden anhand von in einer Zeichnung darge­ stellten Ausführungsbeispielen näher beschrieben, aus denen sich weitere Einzelheiten, Merkmale und Vorteile ergeben.
Es zeigt
Fig. 1a eine Halbleiterstruktur mit einer ersten Ausführungsform einer Diode und mit einer unter den Anoden- und Kathodenbereichen mit einer halbleitenden Schicht verbundenen elektrisch leitfähigen Schicht im Querschnitt;
Fig. 1b eine Halbleiterstruktur mit einer zweiten Ausführungsform einer Diode und mit einer unter den Anoden- und Kathodenbereichen mit einer halbleitenden Schicht verbundenen elektrisch leitfähigen Schicht im Querschnitt;
Fig. 1c eine Halbleiterstruktur mit einer dritten Ausführungsform einer Diode und mit einer unter den Anoden- und Kathodenbereichen mit einer halbleitenden Schicht verbundenen elektrisch leitfähigen Schicht im Querschnitt;
Fig. 2a eine Halbleiterstruktur mit einer ersten Ausführungsform einer Diode und mit einer zwischen den Anoden- und Kathodenbereichen mit einer halbleitenden Schicht verbundenen elektrisch leit­ fähigen Schicht im Querschnitt;
Fig. 2b eine Halbleiterstruktur mit einer zweiten Ausführungsform einer Diode und mit einer zwischen den Anoden- und Kathodenbereichen mit einer halbleitenden Schicht verbundenen elektrisch leit­ fähigen Schicht im Querschnitt;
Fig. 2c eine Halbleiterstruktur mit einer dritten Ausführungsform einer Diode und mit einer zwischen den Anoden- und Kathodenbereichen mit einer halbleitenden Schicht verbundenen elektrisch leit­ fähigen Schicht im Querschnitt;
Fig. 3a eine Halbleiterstruktur mit einer ersten Ausführungsform einer Diode und mit einer außerhalb des Bereichs der Diode mit einer halbleitenden Schicht verbundenen elektrisch leitfähigen Schicht im Querschnitt;
Fig. 3b eine Halbleiterstruktur mit einer zweiten Ausführungsform einer Diode und mit einer außerhalb des Bereichs der Diode mit einer halbleitenden Schicht verbundenen elektrisch leitfähigen Schicht im Querschnitt;
Fig. 3c eine Halbleiterstruktur mit einer dritten Ausführungsform einer Diode und mit einer außerhalb des Bereichs der Diode mit einer halbleitenden Schicht verbundenen elektrisch leitfähigen Schicht im Querschnitt;
Fig. 4a eine Halbleiterstruktur mit einer ersten Ausführungsform einer Diode und mit einer nicht kontaktierten, elektrisch leitfähigen Schicht im Querschnitt;
Fig. 4b eine Halbleiterstruktur mit einer zweiten Ausführungsform einer Diode und mit einer nicht kontaktierten leitfähigen Schicht im Querschnitt;
Fig. 4c eine Halbleiterstruktur mit einer dritten Ausführungsform einer Diode und mit einer nicht kontaktierten leitfähigen Schicht im Querschnitt;
Fig. 5a eine Halbleiterstruktur mit einer ersten Ausführungsform einer Diode und einer in einzelne, voneinander getrennte Teilbereiche ausgebildeten, elektrisch leitfähigen Schicht im Querschnitt;
Fig. 5b eine Halbleiterstruktur mit einer zweiten Ausführungsform einer Diode und einer in einzelne, voneinander getrennte Teilbereiche aufgeteilten elektrisch leitenden Schicht im Querschnitt;
Fig. 5c eine Halbleiterstruktur mit einer dritten Ausführungsform einer Diode und einer in einzelne, voneinander getrennte Teilbereiche aufgeteilten elektrisch leitenden Schicht im Querschnitt;
Fig. 6 eine herkömmliche Halbleiterstruktur mit einer Diode und einer lateralen Trennstruktur und
Fig. 7 eine herkömmliche Halbleiterstruktur mit einer Diode höherer Durchbruchsspannung und einer lateralen Trennstruktur.
Die in Fig. 6 dargestellte, herkömmliche Anordnung besteht aus einer durch Verbindung eines Siliziumsubstrats 1a und eines n-Si-Substrats 1b nach Direktverbindungstechnik gebildeten Halbleiterstruktur 1 mit einem an der Verbindungsgrenzfläche 3 erzeugten Oxidfilm 2, im folgenden auch dielektrische Schicht 2 genannt. Zur lateralen Isolation ist ein Teil des n-Substrats 1b als Graben mindestens bis zum Oxidfilm 2 geätzt, so daß eine inselförmige n-Schicht 4 gebildet wird. Der Graben ist durch einen Oxidfilm 5 und durch eine Schicht aus polykristallinem Silizium 6 gefüllt. In der n-Schicht 4 ist eine p⁺-Schicht 8, umgeben von einer p- Schicht 9 angeordnet, so daß eine Diode gebildet wird.
In einem Flächenteil der n-Schicht wird eine n⁺-Schicht 10 zur besseren Kontaktierbarkeit erzeugt. Da das Potential am Substrat 1a normalerweise auf OV gesetzt ist und da der dünne Oxidfilm eine relativ hohe Dielek­ trizitätskonstante hat, liegt der größte Teil der an die Diode angelegten Sperrspannung in der Verarmungsschicht unterhalb der n⁺- Schicht 10. Die hierdurch entstehende ungünstige Verteilung des elektrischen Feldes ist z. B. im Aufsatz "Impact of Dielectric Isolation Technology on Power ICs" des Konferenzbandes Conf. Report ISPSD 1991, Baltimore, Seiten 16-21, beschrieben.
Die in Fig. 7 dargestellte Diodenanordnung ist ähnlich aufgebaut wie die in Fig. 6 gezeigte Diodenanordnung, nur sind hier zusätzlich eine n- dotierte Zone 7a auf dem Bodenabschnitt der Si-Schicht 4 und eine hochdotierte Zonen 7b am Umfang der Schicht 4 ausgebildet. Bei geeig­ neter Dotierung dieser Schichten wird bei Anlegen einer Sperrvorspannung der Diode die Schicht 7a auf dem Bodenabschnitt verarmt, wobei in seitlicher Richtung eine Potentialdifferenz erzeugt wird, die die Spannung zwischen den Elektroden A und K aufteilt, wodurch ein Teil der angelegten Spannung durch den Oxidfilm 2 aufgenommen wird. Die erzeugte Potentialdifferenz in seitlicher Richtung ist aber dadurch begrenzt, daß mit Erhöhung der Dotierungskonzentration der Schicht 7a bald keine vollständige Verarmung mehr auftritt und das elektrische Feld unterhalb der Zone 8 rasch ansteigt, siehe Offenlegungsschrift J2- 16751. Zudem macht die technische Realisierung dieser Lösung Probleme, da die Zone 7a vor der Herstellung der Bauelementstruktur (Zonen 5, 6, 7b, 8, 9 und 10) hergestellt werden muß, und deshalb die zulässigen Prozeßtemperaturen eingeschränkt werden müssen. Ansonsten diffundiert die Zone 7a auf eine unzulässige Tiefe aus.
In den folgenden Ausführungsbeispielen der Erfindung wird der Einfach­ heit halber jeweils eine Diodenstruktur beschrieben.
Die Erfindung kann aber auch für alle anderen unipolaren und bipolaren Bauelemente eingesetzt werden. Beispielsweise können die Dotierungen n und p der Beispiele vertauscht werden. Die Bauelemente müssen nicht symmetrisch ausgelegt sein, die laterale Isolation durch die Trenngräben kann auch weiter von den Bauelementen entfernt sein.
Des weiteren sind bei allen Bauelementen auch die bekannten Maßnahmen zur Reduzierung von Oberflächenfeldstärken, wie z. B. Widerstandsfeld­ platten und Feldplatten, aber auch die Weglassung von niederdotierten Zonen 9 (JTE) denkbar. Als Dielektrika sind auch andere Stoffe als SiO2 einsetzbar, die thermisch oder per Abscheideverfahren auf die Oberflä­ chen aufgebracht werden, wie beispielsweise Si3N4, Al2O3, AlN etc.
Die in Fig. 1a dargestellte Anordnung besteht aus einer durch die Verbindung eines Silizium-Substrats 1a und eines n-dotierten Substrats 1b, einer Driftzone, nach der Direktverbindungstechnik gebildeten Halbleiterstruktur 1 mit einer an der Verbindungsfläche 3 des Si- Substrats 1a erzeugten Schichtenfolge eines Oxidfilms 2, einer elek­ trisch leitenden Schicht 11, insbesondere aus polykristallinem Silizium, und eines zweiten Oxidfilms 12, im folgenden auch dielektrische Schicht 12 genannt. Zur lateralen Isolation ist ein Teil des n-Substrats 1b als Graben bis zum Oxidfilm 12 (bzw. 2) geätzt, so daß eine inselförmige n- Schicht 4 gebildet wird. Der Graben ist durch einen Oxidfilm 5 und durch eine Schicht aus polykristallinem Silizium 6 gefüllt.
In der n-Schicht 4 ist eine erste Halbleiterzone eines ersten Leitfähig­ keitstyps, die eine höhere Fremdatomkonzentration als die Driftzone aufweist, vorgesehen und von einer zweiten Halbleiterzone umgeben, die bei gleichem Leitfähigkeitstyp eine niedrigere Fremdatomkonzentration hat als die erste. Die erste Halbleiterzone ist eine p⁺-Schicht 8, die so von der zweiten Halbleiterzone, einer p⁻-Schicht, umgeben ist, daß eine Diode gebildet wird. In einem Flächenanteil der n-Schicht 4 ist als dritte Halbleiterschicht eine n⁺-Schicht 10 zur besseren Kontaktierung der Kathode K gebildet. Die p⁺-Schicht 8 und die n⁺-Schicht 10 erstrec­ ken sich bis zur elektrisch leitenden Schicht 11, wobei durch Ausnehmun­ gen 12a, b, c im zweiten Oxidfilm 12 unterhalb der als Anoden- und Kathodenzonen ausgebildeten Schichten 8, 10 eine leitende Verbindung zwischen den Schichten 8, 10 und 11 besteht. Die n⁺-Schicht 10 ist als Kathode K kontaktiert. Die p⁺-Schicht 8 ist als Anode A kontaktiert. Beim Anlegen einer Sperrspannung an die Diode fließt ein Strom zwischen den Schichten 8 und 10 durch die leitfähige Schicht 11, so daß in seitlicher Richtung die volle Potentialdifferenz erzeugt wird, nämlich eine fast vollständige Reduzierung des vertikalen elektrischen Felds.
Die in Fig. 1b dargestellte Anordnung unterscheidet sich von der Anordnung gem. Fig. 1a einerseits darin, daß die p⁺-Schicht 8 und die n⁺-Schichten 10 nicht bis zum Boden der Driftzone verlaufen und andererseits Halbleiterzonen auf dem Boden der Driftzone und an den Seitenwänden der Gräben eingebracht sind. Die vierten Halbleiterzonen haben eine niedrigere Fremdatomkonzentration als die erste oder dritte Halbleiterzone aber eine höhere Dotierung als die Driftzone. Es handelt sich bei den vierten Halbleiterzonen um eine mit 7a und eine mit 7b bezeichnete n-Zone und n⁺-Zone. Die Zone 7b ist durch Ausnehmungen 12d in dem Oxidfilm 12 mit der leitenden Schicht 11 verbunden. Ebenso ist die Zone 7a an einer Stelle unterhalb der Anode K durch eine Ausnehmung 12e in dem Oxidfilm 12 mit der leitenden Schicht 11 verbunden. Bei dieser Ausführungsform nimmt die leitfähige Schicht nicht die gesamte Sperrspannung auf, sondern nur einen um den in der Schicht 4 vertikal unter der Schicht 8 abfallenden Spannungswert reduzierten Wert. In diesem Fall wird die Dotierung der n-Schicht 4 so gering gewählt, daß beim vollständigen Verarmen der Schicht 4 bis zu der Zone 7a die kritische Feldstärke nicht überschritten wird.
Die in Fig. 1c dargestellte Anordnung hat bis auf die Zonen 7a, 7b den gleichen Aufbau wie die in Fig. 1b gezeigte Anordnung. Gleiche Elemente sind wie auch in den folgenden Figuren mit gleichen Bezugsziffern versehen. Die Tiefen der Schichten 8 und 10 sind geringer als die Dicke der Schicht 4. Bei dieser Ausführungsform nimmt die leitfähige Schicht 11 nur eine Spannung auf, die der angelegten Sperrspannung minus der Summe der in der Schicht 4 unter der Schicht 8 und der unter der Schicht 10 abfallenden Spannungen entspricht. Der damit erreichbare Wert der Durchbruchsspannung ist dabei aber immer noch höher als bei den bereits bekannten Anordnungen nach Fig. 6 oder Fig. 7.
Die in Fig. 2a dargestellte Anordnung besteht aus einer durch die Verbindung eines Si-Substrats 1a und eines n-Si-Substrats 1b nach Direktverbindungstechnik gebildeten Halbleiterstruktur 1 mit einer an der Verbindungsgrenzfläche 3 erzeugten Schichtenfolge eines Oxidfilms 2, einer elektrisch leitenden Schicht 11, insbesonders aus polykristallinem Silizium, und eines zweiten Oxidfilms 12.
Zur lateralen Isolation ist ein Teil des n-Substrats 1b als Graben bis zum Oxidfilm 12 (bzw. 2) geätzt, so daß eine inselförmige n-Schicht 4 gebildet wird. Der Graben ist durch einen Oxidfilm 5 und durch eine Schicht aus polykristallinem Silizium 6 gefüllt. In der n-Schicht 4 ist eine p⁺-Schicht 8, umgeben von einer p-Schicht 9 angeordnet, so daß eine Diode gebildet wird. In einem Flächenteil der n-Schicht 4 wird eine n⁺-Schicht 10 zur besseren Kontaktierung der Kathode K gebildet. Die p⁺- Schicht 8 und die n⁺-Schicht 10 erstrecken sich in der Tiefe über die gesamte Stärke der n-Schicht 4 und sind jeweils als Kathode K bzw. Anode A kontaktiert.
Die elektrisch leitende Schicht 11 ist durch Ausnehmungen 15, 16 im zweiten Oxidfilm 12 unterhalb der Anoden- und Kathodenzonen und mit den Schichten 8 und 10 an der Grenzfläche 13 verbunden.
Beim Anlegen einer Sperrspannung an die Diode breitet sich eine Raumladungszone vom p⁺-Bereich 8 in die n-Schicht 4 aus. Die gesamte elektrisch leitende Schicht 11 nimmt dann das Potential an der Verbin­ dungsstelle an, das durch die Raumladungszone festgelegt ist. Dieses Potential wird durch eine Spannung am Oxidfilm 2 aufgenommen. Auf diesen Betrag steigt der Spannungsabfall in der eine Silizium-Insel bildenden Schicht 4 und an der Oxidschicht 12 im Bereich der Anode mit der Schicht 8 an, während der Spannungsabfall im Bereich der Kathode mit der Schicht 10 um diesen Betrag reduziert wird. Bei geeigneter Wahl der Lage der Verbindungsstelle und der Dotierung des n-Substrats 1b nimmt die elektrisch leitende Schicht 11 etwa den halben Wert der maximalen Sperrspannung an, so daß das vertikale elektrische Feld im Halbleiter etwa auf die Hälfte reduziert werden kann.
Die in Fig. 2b gezeigte Anordnung weist bis auf die folgende beschrie­ bene Variation den gleichen Aufbau wie die Anordnung gem. Fig. 2a auf. Es sind bei der Anordnung gem. Fig. 2b Zonen 7a, 7b mit erhöhter Dotierung auf dem Boden der Silizium-Schicht 4 und an den Seitenwänden der Gräben eingebracht, während die Tiefen der Schichten 8 und 10 geringer sind als die Dicke der Si-Schicht 4. Bei dieser Ausführungsform wird die Dotierung der n-Schicht 4 und der n-Schicht 7a so gering gewählt, daß beim vollständigen Verarmen der Schichten 4 und 7a bis zur Verbindungsstelle mit der elektrisch leitfähigen Schicht 11 die kritische Feldstärke nicht überschritten wird.
Die in Fig. 2c gezeigte Anordnung unterscheidet sich von der Anordnung gem. Fig. 2b darin, daß keine Zonen 7a, 7b vorhanden sind. Statt dessen füllt die n-Schicht 4 den gem. Fig. 2b von den Zonen 7a, 7b eingenom­ menen Raum aus. Die Oxidschicht 13 weist die gleichen Ausnehmungen 15, 16 wie gem. Fig. 4b auf und stellt eine leitende Verbindung zwischen der n⁻-Schicht 4 und der leitenden Schicht 11 her, die ebenso wie bei den Ausführungsformen gem. Fig. 2a und 2b sich im wesentlichen über den Bereich unterhalb der n⁻-Schicht 4 erstreckt. Bei dieser Ausführungsform wird die Dotierung der n-Schicht 4 so gering gewählt, daß beim vollständigen Verarmen der n-Schicht 4 die kritische Feldstärke nicht überschritten wird. Der damit erreichbare Wert der Durchbruchsspannung beträgt fast doppelt so viel wie bei den bereits bekannten Anordnungen nach Fig. 6 oder Fig. 7.
Die in Fig. 3a dargestellte Anordnung hat im wesentlichen den gleichen Aufbau wie die in Fig. 2a gezeigte Anordnung. Sie besteht aus einer durch die Verbindung eines Si-Substrats 1a und eines n-Si-Substrats 1b nach Direktverbindungstechnik gebildeten Halbleiterstruktur 1 mit einer an der Verbindungsgrenzfläche 3 erzeugten Schichtenfolge eines Oxidfilms 2, einer elektrisch leitenden Schicht 11, insbesondere aus polykristal­ linem Silizium, und eines zweiten Oxidfilms 12. Zur lateralen Isolation ist ein Teil des n-Substrates 1b als Graben bis zum Oxidfilm 12 (bzw. 2) geätzt, so daß eine inselförmige n-Schicht 4 gebildet wird. Der Graben ist durch einen Oxidfilm 5 und durch eine Schicht aus polykristallinem Silizium 6 gefüllt. In der n-Schicht 4 ist eine p⁺-Schicht 8, umgeben von einer p-Schicht 9 angeordnet, so daß eine Diode gebildet wird. In einem Flächenteil der n-Schicht 4 wird eine n⁺-Schicht 10 zur besseren Kontaktierung der Kathode gebildet.
Außerhalb des durch die Isolation eingeschlossenen Bereichs der Schicht 4 und der Schichten 8, 9, 10, ist die elektrisch leitfähige Schicht 11, die den Bereich unterhalb der Schichten 4, 8, 9, 10 abdeckt, über eine Silizium-Schicht 14 mit der Oberfläche der Halbleiter-Struktur 1 verbunden und kann über einen Kontakt S auf ein von außen vorgebbares Potential gelegt werden. Auf diese Weise kann für jeden Betriebszustand der Diode die Feldverteilung von außen beeinflußt und optimiert werden. Zum Beispiel kann über einen Spannungsteiler das Potential am Kontakt S auf die Hälfte der Spannung zwischen Anode A und Kathode K festgelegt werden, was unabhängig vom Potential des Bauelements oder des Substrats eine sehr günstige Feldverteilung bewirkt.
Die in Fig. 3b dargestellte Anordnung entspricht bis auf die Kontak­ tierung der leitfähigen Schicht 11 der Anordnung gem. Fig. 2b. Die äußere Kontaktierung der Schicht 11 entspricht derjenigen des in Fig. 3a dargestellten Ausführungsbeispiels. Die Schichten 11 und 7a, 7b sind nicht miteinander verbunden.
Es sind Zonen erhöhter Dotierung 7a, 7b auf dem Boden der n-Schicht 4 und auf den Seitenwänden der Gräben eingebracht, während die Tiefen der Zonen 8 und 10 geringer sind als die Dicke der n-Schicht 4. Bei dieser Ausführungsform muß die Spannung zwischen Anode A und Kontakt S vertikal unter der Schicht 8 bis zur Grenzfläche 13 aufgenommen werden, während sich der Spannungsabfall unter der Kathode K um diesen Betrag reduziert. Die Dotierung der Schichten 4 ist so gewählt, daß beim vollständigen Verarmen der Schicht 4 bis zu der Zone 7a die kritische Feldstärke nicht überschritten wird.
Die Anordnung gem. Fig. 3c entspricht bis auf die Kontaktierung der leitfähigen Schicht 11 der Anordnung gem. Fig. 2c. Die äußere Kontak­ tierung der Schicht 11 entspricht derjenigen der in Fig. 3a und 3b dargestellten Ausführungsbeispiele. Die Schichten sind nicht miteinander verbunden. Die Tiefen der Zonen 8 und 10 sind geringer als die Dicke der n-Schicht 4. Die Dotierung der n-Schicht 4 ist so gewählt, daß beim vollständigen Verarmen der n-Schicht 4 die kritische Feldstärke nicht überschritten wird. Der erreichbare Wert der Durchbruchsspannung beträgt etwa doppelt so viel wie bei den bekannten Anordnungen nach Fig. 6 oder Fig. 7.
Die in Fig. 4a gezeigte Anordnung besteht aus einer durch die Verbindung eines Silizium-Halbleitersubstrats 1a und eines n-Si-Substrats 1b nach Direktverbindungstechnik gebildeten Halbleiterstruktur 1 mit einer an der Verbindungsgrenzfläche 3 erzeugten Schichtenfolge eines Oxidfilms 2, einer elektrisch leitenden Schicht 11, z. B. aus polykristallinem Silizium, und eines zweiten Oxidfilms 12. Zur lateralen Isolation ist ein Teil des n-Substrats 1b als Graben bis zum Oxidfilm 12 (bzw. 2) geätzt, so daß eine inselförmige n-Schicht 4 gebildet wird. Der Graben ist durch einen Oxidfilm 5 und durch eine Schicht aus polykristallinem Silizium 6 gefüllt. In der n-Schicht 4 ist eine p⁺-Schicht 8, umgeben von einer p-Schicht 9 angeordnet, so daß eine Diode gebildet wird. In einem Flächenteil der n-Schicht 4 wird eine n⁺-Schicht 10 zur besseren Kontaktierung der Kathode K gebildet.
Insofern entspricht die Anordnung bis auf die Kontaktierung der Schicht 11 gem. Fig. 4a derjenigen von Fig. 3a.
Die elektrisch leitfähige Schicht 11 ist nicht kontaktiert. Beim Betrieb des Bauelements stellt sie sich durch Influenzladungen auf ein mittleres Potential ein, das einerseits durch das Flächenladungsverhältnis der p- Schichten 8, 9 und der n-Schichten 4, 10 und andererseits durch das Verhältnis der Dicke der Oxidschichten 2 und 12 bestimmt wird. Die Wirkungsweise ist entsprechend der des Ausführungsbeispiels aus Fig. 3, wobei das von außen vorgegebene Potential durch das sich von allein einstellende mittlere Potential der elektrisch leitfähigen Schicht 11 ersetzt wird.
Die in Fig. 4b dargestellte Anordnung weist bis auf einen Unterschied den in Fig. 1b dargestellten Aufbau auf. Der Unterschied ist der gleiche wie zwischen den in Fig. 1a und 4a dargestellten Anordnungen und bezieht sich auf die elektrisch leitfähige Schicht 11. Es sind Zonen erhöhter Dotierung 7a, 7b auf dem Boden der n-Schicht 4 und an den Seitenwänden der Gräben eingebracht, während die Tiefen der Zonen 8 und 10 geringer sind als die Dicke der n-Schicht 4. Bei dieser Ausführungsform muß die Spannung zwischen Anode A und dem Potential der elektrisch leitfähigen Schicht 11 vertikal unter der p⁺-Schicht 8 bis zur Grenzfläche 13 aufgenommen werden, während sich der Spannungsabfall unter der Kathode K um diesen Betrag reduziert. Zum Erreichen der maximalen Sperrspannung sind die Dotierungen der Schichten 4 und 7a so gewählt, daß beim vollständigen Verarmen dieser Schichten 4 und 7a die kritische Feld­ stärke nicht überschritten wird.
Die Anordnung gem. Fig. 4c ist eine weitere Variation der Anordnung gem. Fig. 4a, wobei die Tiefen der Zonen 8 und 10 geringer sind als die Dicke der n-Schicht 4. Zwischen der in Fig. 4c dargestellten Anordnung und der Anordnung gem. Fig. 3c besteht ein Unterschied in der Größe der Schicht 11. Die Schicht 11 ist gem. Fig. 3c von außen kontaktiert, während die Schicht 11 gem. Fig. 4c isoliert ist und nur unterhalb der von der n⁻- Schicht 4 eingenommenen Insel verläuft.
Die Dotierung der n-Schicht 4 ist so gewählt, daß beim vollständigen Verarmen der n-Schicht 4 die kritische Feldstärke nicht überschritten wird. Der erreichbare Wert der Durchbruchsspannungen ist gegenüber den bekannten Anordnungen nach Fig. 6 oder Fig. 7 etwa um den Wert des Potentials der elektrisch leitfähigen Schicht 11 angehoben.
Die in Fig. 5a dargestellte Anordnung besteht aus einer durch die Verbindung eines Si-Substrats 1a und eines n-Si-Substrats 1b nach Direktverbindungstechnik gebildeten Struktur 1 mit einer an der Verbindungsgrenzfläche 3 erzeugten Schichtenfolge eines Oxidfilms 2, einer elektrisch leitenden Schicht 11, insbesondere aus polykristallinem Silizium, und eines zweiten Oxidfilms 12. Zur lateralen Isolation ist ein Teil des n-Substrats 1b als Graben bis zum Oxidfilm 12 (bzw. 2) geätzt, so daß eine inselförmige n-Schicht 4 gebildet wird. Der Graben ist durch einen Oxidfilm 5 und durch eine Schicht aus polykristallinem Silizium 6 gefüllt. In der n-Schicht 4 ist eine p⁺-Schicht 8, umgeben von einer p-Schicht 9 angeordnet, so daß die Diode gebildet wird. In einem Flächenteil der n-Schicht 4 wird eine n⁺-Schicht 10 zur besseren Kontaktierung der Kathode gebildet.
Die Schichten 8 und 10 weisen einen Anodenanschluß A und einen Kathodenanschluß K auf.
Die elektrisch leitfähige Schicht 11 ist in einzelne, voneinander isolierte Teilbereiche 11a, 11b, 11c . . . 11n unterteilt. Beim Betrieb des Bauelements stellt sich jeder Teilbereich durch Influenzladungen auf ein mittleres Potential ein, das hauptsächlich durch das Verhältnis der Dicken der Oxidschichten 2 und 12 und das Potential des über dem Teilbereich liegenden Halbleiterbereichs festgelegt ist. Dadurch kann der Spannungsabfall unter der Kathode K stark reduziert werden, ohne einen zusätzlichen Spannungsabfall unter der Anode A hervorzurufen. Bei geeigneter Wahl der Oxiddicken der Schichten 2 und 12 kann ein Verlauf des elektrischen Felds erreicht werden, der dem gem. Fig. 1 sehr nahe kommt, wobei zur Erreichung dieses Feldverlaufs kein erhöhter Sperrstrom zwischen den Kontakten A und K hervorgerufen wird.
Die Anordnung gem. Fig. 5b ist eine Variation der Anordnung gem. Fig. 7a, dahingehend, daß Zonen erhöhter Dotierung 7a, 7b auf dem Boden der n-Schicht 4 und an den Seitenwänden der Gräben eingebracht sind, während die Tiefen der Zonen 8 und 10 geringer sind als die Dicke der n-Schicht 4. Zum Erreichen der maximalen Sperrspannung werden die Dotierungen der Schichten 4 und 7a so gewählt, daß beim vollständigen Verarmen dieser Schichten 4 und 7a die kritische Feldstärke nicht überschritten wird.
Die Anordnung gem. Fig. 5c ist eine weitere Variation der Anordnung in Fig. 5a, wobei die Tiefen der Zonen 8 und 10 geringer sind als die Dicke der n-Schicht 4. Die Dotierung der n-Schicht 4 ist so gewählt, daß beim vollständigen Verarmen der n-Schicht 4 die kritische Feldstärke nicht überschritten wird. Der erreichbare Wert der Durchbruchsspannungen ist annähernd so hoch wie bei der Ausführungsform nach Fig. 1.
Das Substrat 1a besteht vorzugsweise aus Silizium. Die elektrisch leitfähige Schicht 11 besteht insbesondere aus halbleitendem, sauer­ stoffreichem Silizium (SIPOS) oder siliziumreichem Siliziumnitrid. Die Vorteile der leitfähigen Schicht 11 ergeben sich auch, wenn die Schicht 11 aus polykristallinem Silizium oder Metall-Siliziden besteht. Die dielektrische Schicht 2, 12 besteht vorzugsweise aus Siliziumdioxid, Si3N4, Al2O3 oder AlN.

Claims (23)

1. Halbleiterstruktur mit wenigstens einem lateralen, eine hohe Durchbruchsspannung aufweisenden Halbleiterbauelement in einem Halbleiter aus einem Substrat, einer an das Substrat angrenzenden dielektrischen Schicht, einer auf der dielektrischen Schicht angeordneten, als homogen dotierte Driftzone ausgebildeten Halblei­ terzone und mit stark dotierten Halbleiterzonen des Halbleiter­ bauelements, die in die Driftzone von der Oberfläche des Halbleiters her hineinragen, dadurch gekennzeichnet, daß innerhalb der an das Substrat (1a) angrenzenden dielektrischen Schicht (2, 12) wenigstens gegenüber demjenigen Bereich der Driftzone, der im Sperrzustand des Halbleiterbauelements gegenüber dem Substrat ein hohes Potential aufweist, eine elektrisch leit­ fähige Schicht (11) eingelagert ist, die die elektrische Feldstärke im sperrenden Bauelement reduziert.
2. Halbleiterstruktur nach Anspruch 1, dadurch gekennzeichnet, daß in die Driftzone eine erste Halbleiterzone, die einen ersten Leitfähigkeitstyp mit einer höheren Fremdatomkonzentration als die Driftzone aufweist und sich bis zur dielektrischen Schicht (12) erstreckt, und eine zweite Halbleiterzone, die den ersten Leitfähig­ keitstyp und eine niedrigere Fremdatomkonzentration als die erste Halbleiterzone aufweist und an dieser anliegt, und eine dritte Halbleiterzone eingelassen ist, die einen zweiten Leitfähigkeitstyp mit einer Fremdatomkonzentration, die höher ist als diejenige der Driftzone ist, aufweist und die außerhalb der zweiten Halbleiter­ zone liegt und sich bis zur dielektrischen Schicht erstreckt.
3. Halbleiterstruktur nach Anspruch 2, dadurch gekennzeichnet, daß die erste und dritte Halbleiterzone über Ausnehmungen (12a, 12b, 12c) in der dielektrischen Schicht (12) mit der leitfähigen Schicht (11) verbunden sind.
4. Halbleiterstruktur nach Anspruch 2, dadurch gekennzeichnet, daß die Driftzone zwischen der ersten und dritten Halbleiterzone über Ausnehmungen (15, 16) in der dielektrischen Schicht (12) mit der leitfähigen Schicht (11) verbunden ist.
5. Halbleiterstruktur nach Anspruch 2, dadurch gekennzeichnet, daß die leitfähige Schicht (11) von der Driftzone und der ersten und dritten Halbleiterzone elektrisch isoliert und extern kontak­ tiert ist.
6. Halbleiterstruktur nach Anspruch 2, dadurch gekennzeichnet, daß die leitfähige Schicht (11) innerhalb der dielektrischen Schicht elektrisch isoliert angeordnet ist.
7. Halbleiterstruktur nach Anspruch 1, dadurch gekennzeichnet, daß in die Driftzone eine erste Halbleiterzone, die einen ersten Leitfähigkeitstyp mit einer höheren Fremdatomkonzentration als die Driftzone aufweist und sich nicht bis zur dielektrischen Schicht (2) erstreckt, und eine zweite Halbleiterzone, die bei gleichem Leitfähigkeitstyp eine niedrigere Fremdatomkonzentration als die erste Halbleiterzone aufweist und an dieser anliegt, und eine dritte Halbleiterzone von einem zweiten Leitfähigkeitstyp eingelas­ sen sind, deren Fremdatomkonzentration höher ist als diejenige der Driftzone, und daß vierte Halbleiterzonen die Driftzone umschlie­ ßend angeordnet sind.
8. Halbleiterstruktur nach Anspruch 7, dadurch gekennzeichnet, daß die vierten Halbleiterzonen jeweils durch Ausnehmungen (12d, 12e) in der dielektrischen Schicht (2) mit der leitfähigen Schicht (11) verbunden sind und daß die Dotierung der Driftzone so eingestellt ist, daß beim vollständigen Verarmen der Driftzone bis zur vierten Halbleiterzone die kritische Feldstärke nicht über­ schritten wird.
9. Halbleiterstruktur nach Anspruch 8, dadurch gekennzeichnet, daß die vierte Halbleiterzone am Boden der Driftzone mit der leitfähigen Schicht (11) verbunden ist.
10. Halbleiterstruktur nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die vierte Halbleiterzone nahe an der seitlichen Isolierschicht mit der leitfähigen Schicht verbunden ist.
11. Halbleiterstruktur nach Anspruch 7, dadurch gekennzeichnet, daß die leitfähige Schicht (11) von der vierten Halbleiterzone isoliert ist.
12. Halbleiterstruktur nach Anspruch 11, dadurch gekennzeichnet, daß die leitfähige Schicht (11) extern kontaktiert ist.
13. Halbleiterstruktur nach Anspruch 1, dadurch gekennzeichnet, daß in die Driftzone eine erste Halbleiterzone, die einen ersten Leitfähigkeitstyp mit einer höheren Fremdatomkonzentration als die Driftzone aufweist und sich nicht bis zur dielektrischen Schicht (2) erstreckt und eine zweite Halbleiterzone, die bei gleichem Leit­ fähigkeitstyp eine niedrigere Fremdatomkonzentration als die erste Halbleiterzone aufweist und an dieser anliegt, und eine dritte Halbleiterzone von einem zweiten Leitfähigkeitstyp, deren Frem­ datomkonzentration höher als diejenige der Driftzone ist, eingelas­ sen sind.
14. Halbleiterstruktur nach Anspruch 13, dadurch gekennzeichnet, daß die leitfähige Schicht (11) über Ausnehmungen (12a, 12b, 12c) unterhalb der ersten und der dritten Halbleiterzonen mit der Driftzone verbunden ist.
15. Halbleiterstruktur nach Anspruch 13, dadurch gekennzeichnet, daß die leitfähige Schicht (11) über Ausnehmungen (15, 16) in der dielektrischen Schicht (2) mit der Driftzone verbunden ist.
16. Halbleiterstruktur nach Anspruch 13, dadurch gekennzeichnet, daß die leitfähige Schicht (11) von der Driftzone elektrisch isoliert ist.
17. Halbleiterstruktur nach Ansprüchen 13, 14 oder 15, dadurch gekennzeichnet, daß die leitfähige Schicht (11) extern kontaktiert ist.
18. Halbleiterstruktur nach Ansprüchen 2, 7 oder 13, dadurch gekennzeichnet, daß die leitfähige Schicht (11) aus einzelnen voneinander isolier­ ten Teilbereichen (11a, 11b, 11c . . . 11n) besteht.
19. Halbleiterstruktur nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Substrat (1a) aus Silizium besteht.
20. Halbleiterstruktur nach Ansprüchen 2, 7 oder 13, dadurch gekennzeichnet, daß die elektrisch leitfähige Schicht (11) aus halbleitendem, sauerstoffreichem Silizium (SIPOS) oder siliziumreichem Silizium­ nitrid besteht.
21. Halbleiterstruktur nach Ansprüchen 2, 7 oder 13, dadurch gekennzeichnet, daß die elektrisch leitfähige Schicht (11) aus polykristallinem Silizium oder Metall-Siliziden besteht.
22. Halbleiterstruktur nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die dielektrische Schicht (2, 12) aus Siliziumdioxid besteht.
23. Halbleiterstruktur nach einem oder mehreren der Ansprüche 2 bis 21, dadurch gekennzeichnet, daß die dielektrische Schicht (2, 12) aus Si3N4, Al2O3 oder AlN besteht.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999059208A1 (de) 1998-05-11 1999-11-18 Dieter Silber Hochspannungs-halbleiter-bauelement und verfahren zu seiner herstellung sowie verwendung des halbleiter-bauelements

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE522812C2 (sv) * 1997-03-27 2004-03-09 Ericsson Telefon Ab L M Anordning och förfarande för att reducera elektriska fältkoncentrationer i elektriska komponenter
DE102007029756A1 (de) 2007-06-27 2009-01-02 X-Fab Semiconductor Foundries Ag Halbleiterstruktur zur Herstellung eines Trägerwaferkontaktes in grabenisolierten SOI-Scheiben

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1298633B (de) * 1964-10-19 1969-07-03 Philco Ford Corp Halbleiterkoerper fuer integrierte Halbleiterschaltungen
US3858237A (en) * 1972-05-13 1974-12-31 Tokyo Shibaura Electric Co Semiconductor integrated circuit isolated through dielectric material
JPS60144951A (ja) * 1984-01-09 1985-07-31 Nec Corp 半導体装置
JPH0216751A (ja) * 1988-07-04 1990-01-19 Toshiba Corp 高耐圧半導体素子
DE3806164C2 (de) * 1987-02-26 1991-03-14 Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa, Jp
EP0490437A1 (de) * 1990-12-14 1992-06-17 Koninklijke Philips Electronics N.V. Integrierte Schaltungsanordnung, insbesondere geeignet für Hochspannungsanwendungen

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3990102A (en) * 1974-06-28 1976-11-02 Hitachi, Ltd. Semiconductor integrated circuits and method of manufacturing the same
JPS60225469A (ja) * 1984-04-23 1985-11-09 Toshiba Corp 絶縁基板上mos形電界効果トランジスタ
JPS61184843A (ja) * 1985-02-13 1986-08-18 Toshiba Corp 複合半導体装置とその製造方法
JPH0233966A (ja) * 1988-07-23 1990-02-05 Fujitsu Ltd 半導体集積回路装置の入力保護装置
JPH02102569A (ja) * 1988-10-12 1990-04-16 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JPH0656865B2 (ja) * 1988-10-13 1994-07-27 株式会社東芝 高耐圧素子用接着基板
US5151768A (en) * 1990-02-22 1992-09-29 Oki Electric Industry Co., Ltd. Dielectric isolation substrate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1298633B (de) * 1964-10-19 1969-07-03 Philco Ford Corp Halbleiterkoerper fuer integrierte Halbleiterschaltungen
US3858237A (en) * 1972-05-13 1974-12-31 Tokyo Shibaura Electric Co Semiconductor integrated circuit isolated through dielectric material
JPS60144951A (ja) * 1984-01-09 1985-07-31 Nec Corp 半導体装置
DE3806164C2 (de) * 1987-02-26 1991-03-14 Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa, Jp
JPH0216751A (ja) * 1988-07-04 1990-01-19 Toshiba Corp 高耐圧半導体素子
EP0490437A1 (de) * 1990-12-14 1992-06-17 Koninklijke Philips Electronics N.V. Integrierte Schaltungsanordnung, insbesondere geeignet für Hochspannungsanwendungen

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Conf. Report ISPDS 1991, Baltimore, S. 27-30 *
HUANG, Y.S., BALIGA, B.J.: Extension of Resurf Principle to Dielectrically Isolated Power Devices *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999059208A1 (de) 1998-05-11 1999-11-18 Dieter Silber Hochspannungs-halbleiter-bauelement und verfahren zu seiner herstellung sowie verwendung des halbleiter-bauelements

Also Published As

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EP0596264B1 (de) 1998-04-29
EP0596264A1 (de) 1994-05-11
DE4233773C2 (de) 1996-09-19

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