DE4200623C2 - Spannungspegeldetektorschaltkreis - Google Patents
SpannungspegeldetektorschaltkreisInfo
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Description
Die vorliegende Erfindung betrifft einen Spannungspegeldetek
torschaltkreis.
Ein solcher Schaltkreis soll ein Logiksignal entsprechend
einem detektierten Spannungspegel eines Eingangsignals abge
ben. Der dazu benötigte Energieverbrauch soll möglichst ge
ring sein.
Ein bekannter Spannungspegeldetektorschaltkreis, wie er in
Fig. 1 dargestellt ist, umfaßt einen Bezugspegelerzeugungs
schaltkreis 1 zum Erzeugen eines Bezugspegelsignals V1 ent
sprechend einer externen Bezugsspannung Vp sowie einen Ver
gleichsausgabeschaltkreis 2 zum Vergleichen eines Eingangs
signals Vs mit dem Bezugspegelsignal V1 von dem Bezugspegel
erzeugungsschaltkreis 1 und Ausgeben eines Logikpegelsignals
V2 entsprechend dem Vergleichsergebnis.
Der Bezugspegelerzeugungsschaltkreis 1 ist mit einem PMOS-
Transistor PM1 ausgerüstet, dessen Quellenanschluß mit einem
Versorgungsquellenanschluß verbunden ist und dessen Toran
schluß und Senkenanschluß gemeinsam mit einem Bezugspegelaus
gabepunkt n1 verbunden sind, sowie mit einem NMOS-Transistor
NM1, dessen Toranschluß mit einem externen Bezugsspannungs
anschluß verbunden ist, dessen Quellenanschluß mit einem
Masseanschluß verbunden ist und des sen Senkenanschluß mit
einem Bezugspegelausgabepunkt n1 verbunden ist.
Der Vergleichsausgabeschaltkreis 2 ist mit einem PMOS-Transi
stor PM2 ausgestattet, dessen Toranschluß mit dem Bezugspe
gelausgabepunkt n1 des Bezugspegelerzeugungsschaltkreises 1
verbunden ist, dessen Quellenanschluß mit dem Versorgungs
quellenanschluß verbunden ist und dessen Senkenanschluß mit
einem Logikquellenausgabeanschluß n2 verbunden ist, sowie mit
einem NMOS-Transistor NM2, dessen Toranschluß mit einem Ein
gangssignalanschluß verbunden ist, dessen Quellenanschluß mit
einem Masseanschluß verbunden ist und dessen Toranschluß mit
dem Logikpegelausgabepunkt n2 verbunden ist.
Hierin ist die Quellenspannung Vcc eine Betriebsspannung, die
von der Stromversorgungsquelle geliefert wird, und eine Span
nung Vss ist eine Massespannung. Weiterhin ist die externe
Bezugsspannung Vp ein Bezugswert zur Bestimmung des Ausgabe
logikwerts, und das Eingabesignal Vs ist ein Spannungssignal,
das in den Spannungspegeldetektorschaltkreis eingespeist
wird. Andererseits ist das Logikpegelsignal V2 eine Spannung,
die in logisch "1" (high) oder logisch "0" (low) übergeht,
wenn der Spannungswert des Eingangssignals Vs nahe dem Wert
der Bezugsspannung Vp ist.
Die Betriebsweise des oben beschriebenen bekannten Spannungs
pegeldetektorschaltkreises wird nun unter Bezugnahme auf die
Fig. 2A und 2B erläutert, welche zeitliche Verläufe von
Strömen und Spannungen in dem Schaltkreis darstellen.
Zunächst wird bei Beaufschlagung des Toranschlusses des NMOS-
Transistors NM1 mit der Bezugsspannung Vp unter der Bedin
gung, daß die Betriebsspannung Vcc auf den Quellenanschluß
des PMOS-Transistors PM1 gegeben ist, eine Stärke des in dem
Bezugspegelerzeugungsschaltkreises 1 fließenden Stroms durch
die Bezugsspannung bestimmt, die den NMOS-Transistor NM1
beaufschlagt, was in einer Bestimmung der Leitwiderstände des
NMOS-Transistors NM1 und PMOS-Transistors PM1 resultiert. Die
Betriebsspannung Vcc wird durch ein Verhältnis der Leitwider
stände des NMOS-Transistors NM1 und des PMOS-Transistors PM1
geteilt. Als Ergebnis wird die geteilte Spannung als das
Bezugspegelsignal V1 von dem Bezugspegelausgabepunkt n1 an
den Senkenanschluß des NMOS-Transistors NM1 und des PMOS-
Transistors PM1 abgegeben. Das Bezugspegelsignal V1 wird an
den Toranschluß des PMOS-Transistors PM2 in dem Vergleichsaus
gabeschaltkreis 2 gelegt.
Zu dieser Zeit wird in dem Fall, in dem die Eingangssignal
spannung Vs den Toranschluß des NMOS-Transistors NM2 beauf
schlagt und über den Zeitpunkt t1 verläuft, d. h. der Logik
pegel der Eingangssignalspannung Vs 2 von "0" auf "1" über
geht, wenn die Eingangssignalspannung Vs niedriger als die
Bezugsspannung Vp ist, der Betrag des durch den PMOS-Transi
stor PM2 geleiteten Stroms größer als derjenige des NMOS-Tran
sistors NM2. Als Ergebnis wird ein Strom I1, der an den Tor
anschluß des PMOS-Transistors PM2 abgegeben wird, betragsmä
ßig kleiner als ein Strom I2, der durch den PMOS-Transistor
PM2 fließt, wie in Fig. 2A gezeigt. Deswegen wird von dem
Logikpegelausgabepunkt n2 das Logikpegelsignal V2 der logi
schen "1", wie in Fig. 2B gezeigt, abgegeben.
Danach ist das Gleichgewicht unterbrochen, wenn die Eingangs
signalspannung Vs sich der Bezugsspannung Vp nähert, wodurch
der Strom I2 veranlaßt wird, plötzlich durch den PMOS-Tran
sistor PM2 und den MNOS-Transistor NM2 zu fließen. Deswegen
geht der Übergang des Logiksignalpegels V2 bei dem Logikpegel
ausgabepunkt n2 kurzzeitig in die logische "0" über.
Auch wird, wenn die Eingangssignalspannung Vs höher als die
Bezugsspannung Vp (Dauer zwischen dem Zeitpunkt t1 und dem
Zeitpunkt t2) ist, der durch den PMOS-Transistor PM2 und den
NMOS-Transistor NM2 fließende Strom I2 betragsmäßig größer
als der Bezugsstrom I1, wie in Fig. 2A gezeigt, der durch den
PMOS-Transistor PM1 und den NMOS-Transistor NM1 fließt. Des
wegen wird von dem Logikpegelausgabepunkt n2 das Logikpegel
signal V2 der logischen "0", wie in Fig. 2B gezeigt, abgege
ben.
Danach wird zu dem Zeitpunkt t2, zu dem die Eingangssignal
spannung Vs nahe an die Bezugsspannung Vp heranreicht, der
NMOS-Transistor NM2 abgeschaltet, wodurch der Strom I2 auf
hört zu fließen. Deswegen geht das Logikpegelsignal V2 an dem Logikpegel
ausgabepunkt n2 plötzlich in eine logische "1" über.
Jedoch hat der bekannte Spannungspegeldetektorschaltkreis
einen Nachteil, weil der PMOS-Transistor PM2 und der NMOS-
Transistor NM2 in ihren leitenden Zuständen in dem Falle
sind, in dem die Eingangssignalspannung Vs höher als die
Bezugsspannung Vp (Dauer zwischen den Zeitpunkten t1 und t2)
ist, wie in Fig. 2A dargestellt, wodurch der Strom I2, der
betragsmäßig größer als der Bezugsstrom I1 ist, weiterfließt
und dadurch einen großen Energieverbrauch verursacht.
Zum Stand der Technik gehört ein Spannungsdetektorschaltkreis
mit einem Eingangsschaltkreis, in dem eine Eingangssignal
spannung eingespeist wird, und einer an einem Ausgang des
Eingangsschaltkreises angeschlossenen Sourcefolgeschaltung
(JP 2-190021 A2 Abstract). Mit dieser Schaltungsanordnung, in
der eine Signalspannung mit einer Bezugsspannung verglichen
wird, soll die Verstärkung erhöht werden, jedoch wird die
Betriebsspannung sowohl in den Eingangschaltkreis als auch in
die Sourcefolgeschaltung direkt eingespeist.
Weiterhin ist ein Schwellenverstärker in CMOS-Technik be
kannt, welcher zwei Reihenschaltungen, die je zwei Schalt
elemente (p-leitend und n-leitend) aufweisen, umfaßt
(DE 33 22 794 A1). Die beiden Reihenschaltungen liegen je
weils zwischen der positiven Klemme der Versorgungsspannung
und einer gemeinsamen Klemme. In eine erste der beiden Rei
henschaltungen ist zwar ein weiterer Feldeffekttransistor
eingefügt, dieser dient jedoch dazu, den Strom in dieser
ersten Reihenschaltung einzustellen.
Bekannt ist es auch, die Spannungsänderungsgeschwindigkeit
von Ausgangssignalen einander gleich zu machen, ohne die
Energieaufnahme zu erhöhen, indem ein Vergleichsausgabe
schaltkreis bestehend aus einem Differenzverstärker und ein
Bezugspegelerzeugungsschaltkreis vorgesehen werden (JP 1-
130619 A2 Abstract). Durch den Bezugspegelerzeugungsschalt
kreis werden die Impedanz von Transistoren in den Lastzweigen
des Differenzverstärkers und diejenigen von Transistoren in
den Ansteuerungszweigen des Differenzverstärkers, die mit
zwei Eingangssignalspannungen angesteuert werden, einander
nahezu gleich gemacht und die Verstärkung wird maximiert.
Dazu wird die Bezugsspannung, die in nur einen Transistor des
Bezugspegelerzeugungsschaltkreises eingespeist wird, auf die
Anfangspegel der beiden Eingangssignalspannungen eingestellt.
Aufgabe der vorliegenden Erfindung ist es, einen Spannungs
pegeldetektor zu schaffen, bei dem der Strom in dem Ver
gleichsausgabeschaltkreis abgeschaltet ist, wenn die Ein
gangssignalspannung größer als die Bezugsspannung ist und bei
dem der Strom auch dann relativ klein ist, wenn die Eingangs-
Signalspannung kleiner als die oder gleich der Bezugsspannung
ist, so daß insgesamt der Energieverbrauch gering ist.
Entsprechend der vorliegenden Erfindung wird diese Aufgabe
durch einen Spannungspegeldetektorschaltkreis gelöst, der die
Merkmale des Patentanspruches aufweist.
Im folgenden wird die Erfindung anhand einer Zeichnung mit
vier Figuren detaillierter beschrieben, wobei von einem be
kannten Schaltkreis ausgegangen wird, der eingangs ebenfalls
anhand der Zeichnung erläutert wurde. Es zeigt
Fig. 1 ein Schaltbild eines bekannten Spannungspegel
detektorschaltkreises;
Fig. 2A und 2B
Zeitdiagramme von Strömen und Spannungen in
dem Spannungspegeldetektorschaltkreis nach
Fig. 1;
Fig. 3 ein Schaltbild eines Spannungspegeldetektor
schaltkreises gemäß der vorliegenden Erfin
dung;
Fig. 4A und 4B
Zeitdiagramme von Strömen und Spannungen in
dem Spannungspegeldetektorschaltkreis nach
Fig. 2 gemäß der vorliegenden Erfindung und
Fig. 5 eine Tabelle, welche einen Vergleich des größ
ten Stromverbrauchs zwischen den Schaltkreisen
nach den Fig. 1 und 3 darstellt.
Zunächst wird ein Aufbau eines Spannungspegeldetektorschalt
kreises gemäß der vorliegenden Erfindung unter Bezugnahme auf
Fig. 3 beschrieben.
In Fig. 3 ist ein Schaltbild eines Spannungspegeldetektors
gemäß der vorliegenden Erfindung dargestellt. Wie in der
Zeichnung gezeigt, umfaßt der Spannungspegeldetektorschalt
kreis gemäß der vorliegenden Erfindung einen Bezugspegelerzeu
gungsschaltkreis 1 zum Erzeugen eines Bezugspegelsignals V1
entsprechend einer externen Bezugsspannung Vp, einen Ver
gleichsausgabeschaltkreis 2 zum Vergleichen eines Eingangs
signals Vs mit dem Bezugspegelsignal V1 aus dem Bezugspegel
erzeugungsschaltkreis 1 und zur Ausgabe eines Logiksignalpe
gels V2 entsprechend dem Vergleichsergebnis, einen PMOS-Tran
sistor PM11 zum Versorgen des Bezugspegelschaltkreises 1 mit
einer Quellenspannung Vcc entsprechend der Bezugsspannung Vp
und einen PMOS-Transistor PM12 zur Versorgung des Vergleichs
ausgabeschaltkreises 2 mit einer Quellenspannung Vcc entspre
chend der Eingangssignalspannung Vs.
Der Bezugspegelerzeugungsschaltkreis 1 umfaßt einen PMOS-
Transistor PM1, dessen Quellenanschluß (Source-Anschluß) mit
dem Senkenanschluß (Drain-Anschluß) des PMOS-Transistors PM11
verbunden ist, wobei der Toranschluß (Gate-Anschluß) und
Senkenanschluß des PMOS-Transistors PM1 gemeinsam an einen Bezugspegelausgangspunkt n1
angeschlossen sind, und er umfaßt weiter einen NMOS-Transistor
NM1, dessen Toranschluß mit einem externen Bezugsspannungsan
schluß verbunden ist, dessen Quellenanschluß mit einem Masse
anschluß verbunden ist und dessen Senkenanschluß mit einem
Bezugspegelausgangspunkt n1 verbunden ist.
Der Vergleichsausgabeschaltkreis 2 ist mit einem PMOS-Tran
sistor PM2 versehen, dessen Toranschluß mit dem Bezugsspan
nungsausgabepunkt n1 des Bezugspegelerzeugungsschaltkreises 1
verbunden ist, dessen Quellenanschluß mit dem Senkenanschluß
des PMOS-Transistors PM12 verbunden ist und dessen Senkenan
schluß mit einem Logikpegelausgabepunkt n2 verbunden ist, und
ist weiter mit einem NMOS-Transistor NM2 versehen, dessen
Toranschluß mit einem Eingangssignalanschluß verbunden ist,
dessen Quellenanschluß mit einem Masseanschluß verbunden ist
und dessen Senkenanschluß mit dem Logikpegelausgabepunkt n2
verbunden ist.
Weiterhin ist bei dem PMOS-Transistor PM11 dessen Toranschluß
mit dem Bezugsspannungsanschluß verbunden, dessen Quellenan
schluß mit einem Stromversorgungsanschluß verbunden und dessen
Senkenanschluß mit einem Quellenanschluß des PMOS-Transistors
PM1 in dem Bezugspegelerzeugungsschaltkreis 1 verbunden, um
den Bezugspegelerzeugungsschaltkreis 1 mit der Quellenspannung
Vcc entsprechend der Bezugsspannung Vp zu versorgen.
Andererseits ist bei dem PMOS-Transistor PM12 dessen Toran
schluß mit dem Eingangssignalanschluß verbunden, dessen Quel
lenanschluß mit dem Stromversorgungsanschluß verbunden und
dessen Senkenanschluß mit dem Quellenanschluß des PMOS-Tran
sistors PM2 in dem Vergleichsausgabeschaltkreis 2 verbunden,
um den Vergleichsausgabeschaltkreis 2 mit der Quellenspannung
Vcc entsprechend der Eingangssignalspannung Vs zu versorgen.
Die Fig. 4A und 4B stellen Funktionsdiagramme der Ströme
und Spannungen entsprechender Komponenten in dem Spannungs
pegeldetektorschaltkreis in Fig. 3 gemäß der vorliegenden
Erfindung dar, und Fig. 5 ist eine Tabelle, welche einen Ver
gleich des größten Stromverbrauchs zwischen den Spannungspegel
dektorschaltkreisen in Fig. 1 und 3 darstellt. Im folgenden
wird die Betriebsweise des Spannungspegeldetektorschaltkreises
des oben beschriebenen Aufbaus gemäß der vorliegenden Erfin
dung im einzelnen unter Bezugnahme auf die Fig. 4A, 4B und
5 beschrieben.
Zunächst wird, wenn die Bezugsspannung Vp gemeinsam den Tor
anschluß des NMOS-Transistors NM1 in dem Bezugspegelschalt
kreis 1 sowie den Toranschluß des PMOS-Transistors PM11 be
aufschlagt, unter der Bedingung, daß die Betriebsspannung
oder Quellenspannung Vcc an den Quellenanschlüssen der PMOS-
Transistoren PM11 und PM12 anliegt, die Stärke des Stroms
durch den PMOS-Transistor PM11 und den NMOS-Transistor NM1
durch die Größe der Bezugsspannung Vp bestimmt. Weiterhin
ist die Stärke des durch den NMOS-Transistor NM1 fließenden
Stroms maßgeblich für die Stärke des Stroms, der durch den
PMOS-Transistor PM1 geleitet wird.
Im Ergebnis werden entsprechend dem Pegel der Bezugsspannung
Vp Leitwiderstände des PMOS-Transistors PM11, des PMOS-Tran
sistors PM1 und des NMOS-Transistors NM1 bestimmt. Die Be
triebsspannung Vcc wird durch ein Verhältnis der Leitwider
stände des NMOS-Transistors NM1, des PMOS-Transistors PM1
und des PMOS-Transistors PM11 geteilt. Folglich wird von dem
Bezugspegelausgabepunkt n1 bei dem Senkenanschluß des NMOS-
Transistors NM1 und des PMOS-Transistors PM1 die geteilte
Spannung als Bezugspegelsignal V1 ausgegeben, wie in Fig. 4B
für den in Fig. 4A gezeigten Strom dargestellt.
Das Bezugspegelsignal V1, dessen Pegel entsprechend dem Pegel
der Bezugsspannung Vp, wie oben erwähnt, bestimmt wird, liegt
an dem Toranschluß des PMOS-Transistors PM2 in dem Vergleichs
ausgabeschaltkreis 2 an, wobei das Gleichgewicht ständig auf
rechterhalten wird. Wenn der PMOS-Transistor PM2 eingeschaltet
ist, wird die Quellenspannung Vcc durch den PMOS-Transistor
PM12 auf den Logikpegelausgabepunkt n2 übertragen.
Während dieser Zeit wird, wenn die Eingangssignalspannung Vs
zur Detektion des Spannungspegels, wie in Fig. 4B gezeigt,
gemeinsam die Toranschlüsse des NMOS-Transistors NM2 in dem
Vergleichsausgabeschaltkreis 2 und des PMOS-Transistors PM12
beaufschlagt, das Einschalten des PMOS-Transistors PM12 und
des NMOS-Transistors NM2 zueinander reziprok gemäß der Ein
gangssignalspannung Vs bestimmt.
Das heißt, daß in dem Fall, in dem die Eingangssignalspannung
Vs nahe an die Vergleichsspannung Vp heranreicht, wenn also
die Eingangssignalspannung Vs von dem Zeitpunkt t0 kommend
nahe dem Zeitpunkt t1 gelangt, der PMOS-Transistor PM12 ein
geschaltet und der NMOS-Transistor NM2 abgeschaltet wird.
Deswegen erscheint das Logikpegelsignal V2 der logischen "1"
bei dem Logikpegelausgabepunkt n2 des Vergleichsausgabeschalt
kreises 2.
Danach steigt zu dem Zeitpunkt t1, zu dem die Eingangssignal
spannung Vs gleich der Bezugsspannung Vp ist, der Strom I2 in
dem Vergleichsausgabeschaltkreis 2 plötzlich an, wie in Fig.
4A dargestellt. Wenn die Eingangssignalspannung Vs höher als
die Bezugsspannung Vp nach dem Zeitpunkt t1 ist, erscheint
der Logiksignalpegel V2 der logischen "0" an dem Logikpegel
ausgabepunkt n2 des Vergleichsausgabeschaltkreises 2.
Dies bedeutet, daß dann, wenn die Eingangssignalspannung Vs
höher als die Bezugsspannung Vp ist, der NMOS-Transistor NM2
eingeschaltet und der PMOS-Transistor PM12 abgeschaltet wird.
Deswegen fällt der Strom I2 nach dem Zeitpunkt t1 steil ab,
so daß er dann nicht mehr fließt. Weiterhin wird der Logik
pegelausgabepunkt n2 über den eingeschalteten NMOS-Transistor
NM2 auf den Masseanschluß Vss gelegt. Im Ergebnis erscheint
der Logiksignalpegel V2 der logischen "0" an dem Logikpegel
ausgabepunkt n2.
Dementsprechend wird der Bezugspegelerzeugungsschaltkreis 1
dadurch gesteuert, daß die Bezugsspannung Vp zugleich an die
Toranschlüsse des NMOS-Transistors NM1 und des PMOS-Transi
stors PM11 angelegt wird, in ähnlicher Weise wie die Betriebs
weise eines integrierten CMOS-Schaltkreises. Dies bedeutet,
daß die Stärke des Stroms I1, der zwischen dem Stromversor
gungsanschluß Vcc und dem Masseanschluß Vss fließt, dadurch
gesteuert wird, daß die Bezugsspannung Vp zugleich die Toran
schlüsse des NMOS-Transistors NM1 und des PMOS-Transistors
PM11 beaufschlagt. Deswegen ist der maximale Verbrauch von
Strom I1, der durch den Bezugspegelerzeugungsschaltkreis 1
gemäß der vorliegenden Erfindung fließt, kleiner als derjenige
nach dem Stand der Technik (Fig. 1) über eine anwachsende
Bezugsspannung Vp, z. B. von 1 V, 2 V, 3 V, wie in Fig. 5
gezeigt.
Andererseits ist der Vergleichsausgabeschaltkreis 2 dadurch
gesteuert, daß die Eingangssignalspannung Vs gemeinsam an die
Toranschlüsse des NMOS-Transistors NM2 und des PMOS-Transi
stors PM12 abgegeben wird. Dies bedeutet, daß der Betrag von
Strom I2, der zwischen der Betriebsspannungsquelle Vcc und
dem Masseanschluß Vss fließt, dadurch gesteuert wird, daß die
Eingangssignalspannung Vs gemeinsam die Toranschlüsse des
NMOS-Transistors NM2 und des PMOS-Transistors PM12 beaufschlagt.
Deswegen werden nur zu den Zeitpunkten t1 und t2, bei denen
die Eingangssignalspannung Vs nahe an die Bezugsspannung Vp
heranreicht, der PMOS-Transistor PM12, der PMOS-Transistor
PM2 bzw. der NMOS-Transistor NM2 eingeschaltet, woraus ein
Fließen des Stroms I2 folgt. Andererseits wird der PMOS-Tran
sistor PM12 oder NMOS-Transistor NM2 abgeschaltet, wenn die
Eingangssignalspannung Vs höher oder niedriger als die Schwell
wertspannung VTHL des PMOS-Transistors PM12 und des NMOS-
Transistors NM2 ist, woraus ein Abschalten des Stromkreises
von I2 folgt. Daraus resultiert, wie in Fig. 5 gezeigt, daß
der Strom I2, der durch den Vergleichsausgabeschaltkreis 2
gemäß der vorliegenden Erfindung fließt, einen wesentlich
kleineren maximalen Verbrauchwert darstellt als derjenige
nach dem Stand der Technik (Fig. 1), wenn die Eingangssignal
spannung Vs gleich der Schwellwertspannung VTHL oder der Be
zugsspannung Vp ist. Auch wird gemäß der vorliegenden Erfin
dung der PMOS-Transistor PM12 abgeschaltet, wenn die Eingangs
signalspannung Vs höher als die Bezugsspannung Vp ist (für
die Dauer zwischen den Zeitpunkten t1 und t2), woraus ein
Abschalten der Quellenspannung Vcc und somit kein Fließen des
Stroms I2, wie in Fig. 4A gezeigt, folgen. Demgemäß verbraucht
im Vergleich mit dem Schaltkreis gemäß dem Stand der Technik
in Fig. 1 der Schaltkreis nach der vorliegenden Erfindung in
Fig. 3 wesentlich weniger Leistung.
Wie voranstehend beschrieben, kann gemäß der vorliegenden
Erfindung der Spannungspegeldetektorschaltkreis mit einem
minimalen Strom auskommen, indem der Betriebsstrom gesteuert
wird, wenn der Schaltkreis den Eingangssignalpegel mit dem
Bezugspegel vergleicht und das Logiksignal gemäß dem Ver
gleichsergebnis ausgibt. Deswegen wird unnötiger Energiever
brauch in dem Spannungspegeldetektorschaltkreis signifikant
zu dessen nützlicher Anwendung in einer Halbleiterschaltkreis
architektur herabgesetzt.
Claims (1)
- Spannungspegeldetektorschaltkreis, umfassend:
einen Bezugspegelerzeugungsschaltkreis (1) zum Erzeugen eines Bezugspegelsignals entsprechend einer Bezugsspan nung (Vp);
einen Vergleichsausgabeschaltkreis (2) zum Vergleichen einer Eingangssignalspannung (Vs) mit dem Bezugspegelsignal aus dem Bezugspegelerzeugungsschaltkreis (1) und Ausgeben eines Logikpegelsignals (V2) entsprechend dem Vergleichs ergebnis;
einen PMOS-Transistor (PM11), dessen Toranschluß mit einem Bezugsspannungsanschluß (Vp) verbunden ist, dessen Quellenanschluß mit einem Stromversorgungsanschluß (Vcc) verbunden ist und dessen Senkenanschluß mit dem Bezugspegel erzeugungsschaltkreis (1) verbunden ist, um diesen mit einer Quellenspannung entsprechend der Bezugsspannung (Vp) zu versorgen,
und einen weiteren PMOS-Transistor (PM12), dessen Toran schluß mit dem Eingangssignalanschluß verbunden ist, dessen Quellenanschluß mit einem Stromversorgungsanschluß (Vcc) verbunden ist und dessen Senkenanschluß mit dem Vergleichs ausgabeschaltkreis (2) erbunden ist, um diesen Vergleichs ausgabeschaltkreis (2) mit einer Quellenspannung entspre chend der Eingangssignalspannung (Vs) zu versorgen.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910000386A KR930008658B1 (ko) | 1991-01-12 | 1991-01-12 | 전압레벨 검출회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4200623A1 DE4200623A1 (de) | 1992-09-10 |
DE4200623C2 true DE4200623C2 (de) | 1996-11-28 |
Family
ID=19309687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4200623A Expired - Fee Related DE4200623C2 (de) | 1991-01-12 | 1992-01-13 | Spannungspegeldetektorschaltkreis |
Country Status (3)
Country | Link |
---|---|
JP (1) | JPH0587841A (de) |
KR (1) | KR930008658B1 (de) |
DE (1) | DE4200623C2 (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100475896B1 (ko) * | 1997-12-12 | 2005-07-18 | 주식회사 하이닉스반도체 | 고전압레귤레이션회로 |
FR2822956B1 (fr) | 2001-04-02 | 2003-06-06 | St Microelectronics Sa | Dispositif de detection d'alimentation |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4453094A (en) * | 1982-06-30 | 1984-06-05 | General Electric Company | Threshold amplifier for IC fabrication using CMOS technology |
JP2514988B2 (ja) * | 1987-11-17 | 1996-07-10 | 株式会社東芝 | センスアンプ回路 |
JP2695891B2 (ja) * | 1989-01-19 | 1998-01-14 | 沖電気工業株式会社 | コンパレータ回路 |
-
1991
- 1991-01-12 KR KR1019910000386A patent/KR930008658B1/ko not_active IP Right Cessation
-
1992
- 1992-01-10 JP JP4003080A patent/JPH0587841A/ja not_active Withdrawn
- 1992-01-13 DE DE4200623A patent/DE4200623C2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE4200623A1 (de) | 1992-09-10 |
KR930008658B1 (ko) | 1993-09-11 |
JPH0587841A (ja) | 1993-04-06 |
KR920015728A (ko) | 1992-08-27 |
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OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
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|
8327 | Change in the person/name/address of the patent owner |
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8339 | Ceased/non-payment of the annual fee |