DE4135147A1

DE4135147A1 - Halbleitereinrichtung und verfahren zu ihrer herstellung

Info

Publication number: DE4135147A1
Application number: DE19914135147
Authority: DE
Inventors: Takashi Tagami; Tomonori Yamaoka; Keiji Oyoshi; Yasunori Arima; Shuhei Tanaka
Original assignee: Nippon Sheet Glass Co Ltd
Current assignee: Nippon Sheet Glass Co Ltd
Priority date: 1990-10-24
Filing date: 1991-10-24
Publication date: 1992-04-30

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitereinrichtung auf einer Basis sowie zur Herstellung eines dreidimen sionalen Schaltungselements, das Halbleitereinrichtungen enthält, die ge schichtet auf einer Basis angeordnet sind. Insbesondere bezieht sich die Erfin dung auf ein Verfahren zur Herstellung einer Halbleitereinrichtung auf einer Basis durch Ionenimplantation sowie zur Herstellung eines dreidimensionalen Schaltungselements, ebenfalls mit Hilfe der Ionenimplantation.

Nachfolgend wird unter Bezugnahme auf die Fig. 7a bis 7d ein herkömmliches Verfahren zur Herstellung einer Halbleitereinrichtung näher beschrieben, bei spielsweise zur Herstellung eines MOS-Transistors auf einer Basis, die durch ein isolierendes Substrat gebildet sein kann. Zuerst wird gemäß Fig. 7a ein Film 2 aus Polysilicium, der einen Halbleiterfilm (Halbleiterschicht) bildet, auf ei nem isolierenden Substrat 1 hergestellt, und zwar durch Feststoffkörperkri stallisation oder durch ein Chemical-Vapor-Deposition-Verfahren (CVD-Ver fahren). Sodann wird auf dem Film 2 aus Polysilicium (polykristallinem Silici um) ein Film 3 aus Siliciumdioxid (SiO₂) gebildet, und zwar wiederum durch ein CVD-Verfahren, wobei dieser Film 3 einen Gateisolationsfilm bildet. Zuletzt wird auf den Gateisolationsfilm (Gateisolationsschicht) ein strukturierter Poly siliciumfilm 4 (Polysiliciumschicht) vom n-Typ aufgebracht, der einen Gatebe reich 10 bildet. Der Polysiliciumfilm 4 wird ebenfalls durch ein Feststoff-Pha sen-Epitaxieverfahren oder durch ein CVD-Verfahren erzeugt.

Gemäß Fig. 7b werden dann Ionen von Phosphor 5, Arsen oder anderen Verun reinigungselementen vom n-Typ in die gesamte Oberfläche des isolierenden Substrats 1 implantiert, um den Polysiliciumfilm 2 in einen Polysiliciumfilm vom n-Typ umzuwandeln. Die Phosphorionen werden in den Polysiliciumfilm 2 und in den Polysiliciumfilm 4 vom n-Typ implantiert, jedoch nicht in den Be reich des Siliciumfilms 2, welcher sich unmittelbar unterhalb des Polysilicium films 4 vom n-Typ befindet.

Entsprechend der Fig. 7c wird das so erhaltene Schichtsystem in einem elektri schen Ofen bei etwa 600°C getempert bzw. geglüht, um die implantierten Phos phorionen 5 zu aktivieren. Im Ergebnis werden ein Sourcebereich 6 und ein Drainbereich 7 erhalten, die durch Siliciumfilme vom n-Typ mit niedrigem Wi derstand (geringem spezifischem Widerstand) gebildet werden. Sodann wird entsprechend der Fig. 7d ein Film 8 aus Siliciumdioxid auf die gesamte Oberflä che des isolierenden Substrats 1 niedergeschlagen, wonach Kontaktöffnungen im Film 8 gebildet werden, die oberhalb des Sourcebereichs 6 und des Drainbe reichs 7 zu liegen kommen. Diese Kontaktöffnungen durchragen auch den Film 3. Innerhalb der Kontaktöffnungen befinden sich Kontaktelektroden 9 aus z. B. Aluminium oder dergleichen. Schließlich wird die so erhaltene Schichtstruktur bei etwa 400°C thermisch behandelt, wonach das Verfahren zur Herstellung des MOS-Transistors auf dem isolierenden Substrat im wesentlichen abge schlossen ist. Werden anstatt der Siliciumfilme vom n-Typ Siliciumfilme vom p-Typ verwendet, so werden Borionen, die Verunreinigungselemente vom p-Typ darstellen, anstelle der Phosphorionen implantiert.

Beim herkömmlichen und oben beschriebenen Herstellungsverfahren ist es er forderlich, die Schichtstruktur innerhalb eines elektrischen Ofens bei Tempe raturen von 600°C oder darüber zu tempern bzw. zu glühen, um die implantier ten Verunreinigungselemente von n-Typ, beispielsweise Phosphorionen, oder die implantierten Verunreinigungselemente vom p-Typ, beispielsweise Borio nen, zu aktivieren, um den Polysiliciumfilm 2 zu erhalten, der einen niedrigen Widerstand (niedrigen spezifischen Widerstand) aufweisen soll. Darüber hin aus müssen beim konventionellen Herstellungsverfahren die Feststoffkörper kristallisation oder das Chemical-Vapor-Deposition-Verfahren benutzt wer den, um den Polysiliciumfilm 4 vom n-Typ und den Polysiliciumfilm 2 zu erzeu gen, durch die jeweils der Gatebereich 10 einerseits und der Sourcebereich 6 sowie der Drainbereich 7 andererseits gebildet werden. Bei der Herstellung die ser Polysiliciumfilme ist es erforderlich, das isolierende Substrat 1 oberhalb von 600°C zu halten.

Es können somit nur isolierende Substrate aus Materialien verwendet werden, die einen hohen Schmelzpunkt aufweisen, beispielsweise Quarzglas, oder sol che Filme aus Siliciumdioxid, die durch thermische Oxidation der Oberfläche von Einkristallen aus Silicium gebildet werden. Bisher war es nicht möglich, als isolierendes Substrat Kalknatronglas zu verwenden, welches ein kostengünsti ger Isolator mit niedrigem Erweichungs- bzw. Schmelzpunkt ist. Darüber hin aus ruft die thermische Behandlung bei erhöhten Temperaturen eine Umvertei lung bzw. Neuverteilung der Verunreinigungselemente hervor, so daß sich die Halbleitereinrichtung nicht mit befriedigenden elektrischen Eigenschaften herstellen läßt.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Halbleitereinrichtung auf einer Basis anzugeben, bei dem es nicht erforderlich ist, die Basis bei hohen Temperaturen thermisch zu behandeln, so daß es mög lich wird, Kalknatronglas (soda-lime glass) oder andere ähnliche Materialien zu verwenden, die kostengünstige Isolatoren mit niedrigem Erweichungs- bzw. Schmelzpunkt darstellen. Ferner soll es nicht zu einer Um- bzw. Neuverteilung der Verunreinigungselemente kommen, wie dies normalerweise bei der thermi schen Behandlung auftritt. Dadurch sollen Verschlechterungen der elektri schen Eigenschaften der Halbleitereinrichtung reduziert bzw. ausgeschlossen werden.

Ein weiteres Ziel der Erfindung ist es, ein dreidimensionales Schaltungsele ment mit Halbleitereinrichtungen zu schaffen, die auf einer Basis schichtför mig angeordnet sind, bei dem es möglich ist, die Basis aus Kalknatronglas (so da-lime glass) oder einem anderen kostengünstigen Isolator mit niedrigem Er weichungs- bzw. Schmelzpunkt herzustellen, und zwar dadurch, daß es nicht mehr erforderlich ist, die zuvor erwähnte thermische Behandlung bei hohen Temperaturen vorzunehmen. Die elektrischen Eigenschaften der Halbleiter einrichtungen des dreidimensionalen Schaltungselements sollen sich darüber hinaus nicht mehr durch eine Um- bzw. Neuverteilung der Verunreinigungsele mente infolge thermischer Behandlung verschlechtern können.

Verfahrensseitige Lösungen der gestellten Aufgabe sind in den kennzeichnen den Teilen der nebengeordneten Patentansprüche 1 und 15 angegeben, wäh rend vorrichtungsseitige Lösungen der gestellten Aufgabe den kennzeichnen den Teilen der nebengeordneten Patentansprüche 45 bis 51 zu entnehmen sind.

Vorteilhafte Ausgestaltungen der Erfindung sind in den jeweils nachgeordne ten Unteransprüchen gekennzeichnet.

Nach einem Aspekt der vorliegenden Erfindung weist eine Halbleitereinrich tung auf einer Basis einen Halbleiter auf, der mit Verunreinigungen dotiert ist und einen niedrigen spezifischen Widerstand besitzt. Dieser niedrige spezifi sche Widerstand wird dadurch erzeugt, daß in den schichtförmigen Halbleiter Ionen implantiert werden.

Nach einem anderen Aspekt der Erfindung enthält eine Halbleitereinrichtung sowohl eine mit Verunreinigungen dotierte und einen niedrigen spezifischen Widerstand aufweisende Halbleiterschicht als auch eine kristallisierte Halblei terschicht auf einer Basis. Die Halbleiterschicht mit niedrigem spezifischem Widerstand und die kristallisierte Halbleiterschicht werden durch Ionenim plantation gebildet.

Nach einem weiteren Aspekt der Erfindung werden Halbleitereinrichtungen, die verunreinigungsdotierte Halbleiterschichten mit niedrigem spezifischem Widerstand aufweisen, schichtförmig auf einer Basis angeordnet, um ein drei dimensionales Schaltungselement zu erhalten. Wenigstens eine der Halbleiter schichten mit niedrigem spezifischem Widerstand ist durch Ionenimplantation gebildet.

Nach einem zusätzlichen Aspekt der Erfindung werden Halbleitereinrichtun gen mit verunreinigungsdotierten Halbleiterschichten, die einen niedrigen spe zifischen Widerstand aufweisen, und mit kristallisierten Halbleiterschichten schichtförmig auf einer Basis angeordnet, um ein dreidimensionales Schal tungselement zu erhalten. Wenigstens eine der Halbleiterschichten mit niedri gem spezifischem Widerstand und wenigstens eine der kristallisierten Halblei terschichten werden durch Ionenimplantation erzeugt. Die Halbleitereinrich tungen liegen übereinander.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung näher beschrieben. Es zeigen:

Fig. 1a bis 1e Querschnitte durch einen MOS-Transistor nach der Erfindung in verschiedenen Herstellungsstufen gemäß Beispiel 1,

Fig. 2a bis 2f Querschnitte durch Verbindungen und Widerstände nach der Er findung in verschiedenen Herstellungsstufen gemäß Beispiel 2,

Fig. 3a bis 3g Querschnitte durch einen CMOS-Transistor nach der Erfindung in verschiedenen Herstellungsstufen gemäß Beispiel 3,

Fig. 4a bis 4f Querschnitte durch einen MOS-Transistor nach der Erfindung in verschiedenen Herstellungsstufen gemäß Beispiel 4,

Fig. 5a bis 5h Querschnitte durch ein Paar von CMOS-Transistoren nach der Erfindung in verschiedenen Herstellungsstufen gemäß Beispiel 5, wo bei die CMOS-Transistoren die dreidimensionalen Schaltungselemen te darstellen,

Fig. 6 eine Ersatzschaltung des Schaltungselements nach Fig. 5h und

Fig. 7a bis 7d Querschnitte durch einen MOS-Transistor nach dem Stand der Technik in verschiedenen Herstellungsstufen.

In Übereinstimmung mit der vorliegenden Erfindung erfolgt eine Ionenimplan tation zur Reduzierung des Widerstandes der Halbleiterschichten oder zum Kristallisieren amorpher Halbleiterschichten oder für beide Zwecke. Vorzugs weise sind die implantierten Ionen solche, die sich nicht schädlich auf die die Halbleiterfilme (oder Halbleiterschichten) bildenden Elemente oder die Halblei terfilme selbst auswirken. Besteht ein Film aus einem Siliciumhalbleiter, so enthalten Beispiele implantierter Ionenarten Silicium und Seltene Gase. Für Halbleiterverbindungen enthalten Beispiele von implantierten Ionenarten die Grundelemente, z. B. Ga und As im Falle eines GaAs-Halbleiters, und Seltene Gase. Bei einem aus Silicium bestehenden Halbleiterfilm sind solche Elemente, die mit Silicium reagieren und Verbindungen bilden, beispielsweise Sauerstoff und Stickstoff, nicht erwünscht. Auch solche Elemente, die die Eigenschaften des Siliciumhalbleiterfilms nachteilig beeinflussen, z. B. Schwermetallelemen te, sind unerwünscht.

Die Beschleunigungsenergie für die Ionen und die Dosis lassen sich, falls erfor derlich, in Übereinstimmung mit der gewünschten Implantationstiefe und der Art des Halbleiterfilms einstellen. Normalerweise liegt die Beschleunigungs energie vorzugsweise im Bereich zwischen 1 keV und 5 MeV, wobei die ge wünschte Dosis bei 1·10¹⁴ bis 1·10¹⁸/cm² liegt. Vorzugsweise werden die Ionen so tief implantiert, daß sie sowohl in einen Film mit niedrigem spezifi schem Widerstand als auch in einen kristallisierten Halbleiterfilm eindringen können. Werden die Ionen in den Film mit niedrigem spezifischem Widerstand und in den kristallisierten Halbleiterfilm nur seicht bzw. mit geringer Tiefe im plantiert, so ergeben sich der niedrige spezifische Widerstand und die Kristalli sation nur bis zur Implantationstiefe, so daß auch in diesem Fall die Vorteile der Erfindung erhalten werden. Vorzugsweise wird die Dosis der Ionen so ge wählt, daß das Verunreinigungselement aktiviert wird und daß der Widerstand des Halbleiterfilms auf einen gewünschten Wert reduziert wird. Ist die Dosis kleiner als dieser Wert, so wird das Verunreinigungselement nicht hinreichend aktiviert, was zur Folge hat, daß sich der Widerstand nicht genügend vermin dern läßt. In diesem Fall werden die Vorteile der Erfindung nicht voll erhalten.

Das oben beschriebene Verunreinigungselement, das zuvor zum Halbleiterfilm hinzugefügt worden ist, kann durch Ionenimplantation aktiviert werden, um ei nen Halbleiterfilm mit niedrigem spezifischem Widerstand zu erhalten. Alter nativ lassen sich Ionen vom n-Typ oder vom p-Typ als Verunreinigungselemen te in einen eigenleitenden Halbleiterfilm implantieren. Im zuletzt genannten Fall wird das Hinzufügen des Verunreinigungselements nur dadurch erzielt, daß die Ionenimplantation vorgenommen wird. Gleichzeitig läßt sich eine Re duktion des Widerstandes der Halbleiterschicht durch Aktivierung der Verun reinigungselemente erhalten. Beispielsweise lassen sich Ionen von Phosphor oder Bor in einen undotierten Silicium-Halbleiterfilm implantieren, um durch Ionenimplantation eine Siliciumschicht vom n- oder p-Typ zu erhalten, die ei nen niedrigen spezifischen Widerstand aufweist. Beispiele nach der Erfindung werden nachfolgend beschrieben.

Beispiel 1

Die Herstellungsschritte gemäß vorliegendem Beispiel 1 sind in den Fig. 1a bis 1e dargestellt. Das Beispiel betrifft die Herstellung eines MOS-Transistors auf einem isolierenden Substrat. Ionen werden in die Halbleiterschicht und in die amorphe Halbleiterschicht implantiert, um einerseits den Widerstand der Halbleiterschicht zu reduzieren und um andererseits die amorphe Schicht zu kristallisieren. Auch im vorliegenden Beispiel werden Verunreinigungselemen te zur Halbleiterschicht hinzugefügt, bevor die Ionenimplantation erfolgt.

Für den Fall des Beispiels 1 wird Bor als Verunreinigungselement verwendet. Durch implantiertes Bor läßt sich die Schwellenspannung des MOS-Transis tors einstellen.

Die Fig. 1a bis 1e zeigen jeweils Querschnitte durch einen n-Kanal MOS-Tran sistor vom Anreicherungstyp in verschiedenen Herstellungsstufen.

Entsprechend der Fig. 1a wird zunächst Siliciumdioxid bis zu 1 µm Dicke auf ei ner Schicht aus Kalknatronglas (soda-lime glass bzw. Natronkalkglas) nieder geschlagen, die 13% Na₂O enthält, um ein isolierendes Substrat 1 zu erhalten. Sodann wird durch Sputtern oder mit einem anderen geeigneten Verfahren ein etwa 100 nm dicker amorpher Siliciumfilm 11 auf dem Substrat 1 erzeugt, der zur Bildung eines Halbleiterfilms dient. Dieser amorphe Siliciumfilm 11 auf dem Substrat 1 wird anschließend photolithographisch strukturiert. Sodann werden Borionen 17 in die gesamte Oberfläche des isolierenden Substrats 1 im plantiert, und zwar mit einer Dosis von 1·10³/cm² sowie mit einer Beschleu nigungsenergie von 10 keV, um die Schwellenspannung einzustellen.

Im Anschluß daran werden gemäß Fig. 1b Siliciumionen 12 in die gesamte Oberfläche implantiert, und zwar mit einer Dosis von 1·10¹⁷/cm² bei einer Beschleunigungsenergie von 100 keV sowie mit einer Strahlstromdichte von 10 µA/cm². Auf diese Weise wird die amorphe Siliciumschicht 11 in eine polykri stalline Schicht umgewandelt. Darüber hinaus werden auch die implantierten Borionen 17 aktiviert. Im Ergebnis wird ein leicht dotierter Polysiliciumfilm 18 vom p-Typ erhalten.

Entsprechend der Fig. 1c wird mit Hilfe des CVD-Verfahrens oder durch ein an deres geeignetes Verfahren unter Erhitzung des Substrats auf etwa 400°C ein etwa 100 nm dicker Siliciumdioxidfilm 3 auf dem Substrat 1 gebildet, um einen Gateisolationsfilm zu erhalten. Sodann wird ein etwa 300 nm dicker amorpher Siliciumfilm 13 vom n-Typ durch Sputtern oder in anderer geeigneter Weise nie dergeschlagen, der etwa 1% Phosphor enthält. Dieser Film 13 kommt auf dem Film 3 zu liegen. In einem nächsten Schritt wird der amorphe Siliciumfilm 13 photolithographisch strukturiert, um einen Gatebereich 10 zu erhalten. Phos phorionen 5 als Verunreinigungselemente vom n-Typ werden dann in die ge samte Oberfläche des Substrats 1 implantiert, und zwar bei einer Dosis von 5·10¹⁵/cm² sowie bei einer Beschleunigungsenergie von 130 keV, zwecks Bil dung von Source- und Drainbereichen. Bei dieser genannten Beschleunigungs energie werden die Phosphorionen 5 in den Polysiliciumfilm 18 durch den Silici umdioxidfilm 3 hindurch implantiert. Zur selben Zeit werden die Ionen auch in den amorphen Siliciumfilm 13 vom n-Typ implantiert, jedoch nicht in diejeni gen Bereiche des Siliciumdioxidfilms 3 und des Polysiliciumfilms 18, die unmit telbar unterhalb des amorphen Siliciumfilms 13 liegen.

Um den Phosphor innerhalb des Polysiliciumfilms 18 und innerhalb des amor phen Siliciumfilms 13 vom n-Typ zu aktivieren, werden entsprechend Fig. 1d Siliciumionen 12 in die gesamte Oberfläche des isolierenden Substrats 1 im plantiert, und zwar bei einer Dosis von 1·10¹⁷/cm², einer Strahlstromdichte von 5 µA/cm² und einer Beschleunigungsenergie von 180 keV. Da die Phos phorionen 5 durch die implantierten Siliciumionen 12 aktiviert werden, sinkt der Schichtwiderstand des phosphordotierten Polysiliciumfilms 18 von 10⁷ Ω/ auf 10²Ω/. Der Schichtwiderstand des amorphen Siliciumfilms 13 vom n-Typ sinkt von 10⁷Ω/ auf 50 Ω/. Im Ergebnis werden ein Sourcebereich 6, ein Drainbereich 7 und der Gatebereich 10 erhalten, die Siliciumschichten vom n-Typ darstellen und einen niedrigen Widerstand bzw. niedrigen spezifischen Widerstand aufweisen.

In einem nächsten Schritt wird gemäß Fig. 1 je ein Siliciumdioxidfilm 8 mit Hilfe des CVD-Verfahrens oder mit Hilfe eines anderen geeigneten Verfahrens unter Erhitzung des Substrats auf 400°C auf die gesamte Oberfläche des Substrats 1 niedergeschlagen, und zwar mit einer Dicke bis herauf zu 200 nm. Sodann wer den Kontaktöffnungen oberhalb des Sourcebereichs 6 und oberhalb des Drain bereichs 7 eingebracht, die zur Aufnahme von Kontaktelektroden 9 aus Alumi nium dienen, welche mit dem Sourcebereich 6 und dem Drainbereich 7 in Kon takt stehen. Die gesamte Schichtstruktur wird zuletzt thermisch bei etwa 400°C behandelt, um auf dem Substrat 1 einen n-Kanal MOS-Transistor vom Anreicherungstyp zu erhalten.

Nach Messung der elektrischen Eigenschaften dieses MOS-Transistors hat sich herausgestellt, daß der auf dem Kalknatronglas gebildete MOS-Transistor nach dem vorliegenden Beispiel 1 ähnliche elektrische Eigenschaften wie ein MOS-Transistor aufweist, der in herkömmlicher Weise auf Quarzglas bei Tem peraturen von 800°C gebildet wird. Es sei jedoch darauf hingewiesen, daß im vorliegenden Beispiel 1 die Maximaltemperatur des Substrats bei oder unter halb von 400°C liegt.

Im vorliegenden Ausführungsbeispiel wird der Halbleiterfilm oder die Halblei terschicht durch einen Siliciumhalbleiter gebildet. Hierfür kann aber auch eine Halbleiterverbindung verwendet werden, beispielsweise GaAs, oder derglei chen. Ferner wurde beispielsweise ein n-Kanal MOS-Transistor vom Anreiche rungstyp beschrieben. Hierauf ist die Erfindung ebenfalls nicht beschränkt. Mit ihr lassen sich vielmehr auch coplanare n-Kanal MOS-Transistoren, ver setzten (staggered) n-Kanal MOS-Transistoren, inverse coplanare n-Kanal MOS-Transistoren, inverse versetzte n-Kanal MOS-Transistoren, n-Kanal MOS-Transistoren vom Verarmungstyp, p-Kanal MOS-Transistoren vom Anrei cherungstyp und p-Kanal MOS-Transistoren vom Verarmungstyp herstellen.

Beim vorliegenden Ausführungsbeispiel ist es darüber hinaus möglich, das Substrat auf eine Temperatur aufzuheizen, die niedriger als der Erweichungs- bzw. Schmelzpunkt des Isolators ist, der das Substrat bildet, wenn Ionen im plantiert werden. Enthält das Substrat Kalknatronglas, wie im vorliegenden Beispiel, so wird das Substrat vorzugsweise auf Temperaturen zwischen 100°C und 450°C aufgeheizt und besonders vorzugsweise auf Temperaturen zwischen 200°C und 400°C.

Im Beispiel 1 lassen sich die leicht dotierte kristalline Halbleiterschicht und die Halbleiterschicht mit niedrigem spezifischem Widerstand durch Ionenimplan tation herstellen. Daher können n- oder p-Kanal MOS-Transistoren, deren Schwellenspannung sich steuern läßt und die exzellente elektrische Eigen schaften aufweisen, auf einer kostengünstigen isolierenden Basis gebildet wer den, die Kalknatronglas oder dergleichen enthält.

Beispiel 2

Nachfolgend werden Herstellungsschritte für das vorliegende Beispiel unter Bezugnahme auf die Fig. 2a bis 2f näher beschrieben. Gemäß diesem Beispiel 2 wird eine Halbleitereinrichtung auf einem isolierenden Substrat hergestellt. Eine Verringerung des Widerstandes der Halbleiterschicht sowie eine Kristalli sation der amorphen Halbleiterschicht werden dadurch realisiert, daß Ionen in die oben beschriebene Halbleiterschicht und in die amorphe Halbleiterschicht implantiert werden. Die Halbleiterschicht mit niedrigem spezifischem Wider stand bildet Verbindungen und Widerstände.

Die Fig. 2a bis 2f zeigen Querschnitte durch das vorliegende Ausführungsbeispiel, das Verbindungen und Widerstände betrifft, die aus Siliciumschichten hergestellt werden, deren spezifischer Widerstand durch Ionenimplantation verringert wird.

Gemäß Fig. 2a wird ein Siliciumdioxidfilm mit einer Dicke bis zu 1 pm auf Kalk natronglas (soda-lime glass) aufgebracht, das 13% Na₂O enthält, um ein isolie rendes Substrat 1 zu erhalten. Sodann wird ein 100 nm dicker amorpher Silici umfilm 11 durch Sputtern auf dem Substrat 1 gebildet, wobei dieser Film 11 zur Herstellung eines Widerstandes dient. Gemäß Fig. 2b werden Siliciumionen 12 in die gesamte Oberfläche des Substrats 1 implantiert, und zwar mit einer Dosis von 1·10¹⁷/cm², einer Strahlstromdichte von 10 µA/cm² und bei einer Be schleunigungsenergie von 100 keV. Auf diese Weise wird der amorphe Silicium film 11 in einen polykristallinen Film umgewandelt. Der polykristalline Film 2 wird sodann photolithographisch strukturiert.

In Übereinstimmung mit Fig. 2c wird Siliciumdioxid mit Hilfe des CVD-Verfah rens oder mit Hilfe eines anderen geeigneten Verfahrens niedergeschlagen, und zwar als 100 nm dicker Film 3, um einen Gateisolationsfilm zu erhalten, wobei das Substrat bei 400°C gehalten wird. Sodann wird amorphes Silicium vom n-Typ mit einem Anteil von 1% Phosphor zur Bildung eines 300 nm dicken Films 13 aufgesputtert, wobei anschließend der amorphe Siliciumfilm 13 vom n-Typ, der eine Verbindung bildet, photolithographisch strukturiert wird.

In Übereinstimmung mit Fig. 2d werden Phosphorionen 5 in die gesamte Ober fläche des isolierenden Substrats 1 implantiert, und zwar bei einer Dosis von 5·10¹⁵/cm² und bei einer Beschleunigungsenergie von 130 keV, um eine do tierte Schicht vom n-Typ zu erhalten. Bei dieser Beschleunigungsenergie wer den die Phosphorionen 5 durch den Siliciumdioxidfilm 3 hindurch in den Poly siliciumfilm 2 implantiert. Zur selben Zeit werden die Ionen auch in den amor phen Siliciumfilm 13 vom n-Typ implantiert.

Wie die Fig. 2e erkennen läßt, gelangen Siliciumionen 12 in die gesamte Ober fläche des Substrats 1, und zwar bei einer Dosis von 1·10¹⁷/cm², bei einer Strahlstromdichte von 5 µA/cm² und bei einer Beschleunigungsenergie von 180 keV, um den Widerstand des Polysiliciumfilms 2 und den des amorphen Si liciumfilms 13 vom n-Typ zu verringern, und zwar durch Aktivierung des Phos phors innerhalb dieser Filme 2 und 13. Diese Ionenimplantation reduziert den Schichtwiderstand des phosphordotierten Polysiliciumfilms 2 von 10⁷ Ω/ auf 10² Ω/. Darüber hinaus reduziert diese Ionenimplantation auch den Schicht widerstand des amorphen Siliciumfilms 13 vom n-Typ von 10⁷ Ω/ auf 50 Ω/. Im Ergebnis werden Widerstände 14 und Verbindungen 15 erhalten, und zwar durch die Siliciumschicht vom n-Typ, die einen niedrigen spezifischen Wider stand aufweist.

Siliciumdioxid wird dann gemäß Fig. 2f als ca. 300 nm dicker Film 8 auf die ge samte Oberfläche des isolierenden Substrats aufgebracht, und zwar mit Hilfe des CVD-Verfahrens oder mit Hilfe eines anderen geeigneten Verfahrens, wäh rend das Substrat bei etwa 400°C gehalten wird. Sodann werden Kontaktöff nungen oberhalb der Widerstände 14 und der Verbindungen 15 gebildet, und zwar innerhalb des Films 8, die zur Aufnahme von Kontaktelektroden 9 dienen. Diese Kontaktelektroden 9 und metallische Verbindungen 16 können aus Alu minium hergestellt sein. Im vorliegenden Ausführungsbeispiel ist eine Doppel schicht-Leitungsverbindung möglich, und zwar unter Verwendung der Verbin dungen 15, die aus den Siliciumschichten gebildet werden, sowie mit Hilfe der metallischen Verbindungen 16. Die Widerstände, die Verbindungen oder beide Elemente des vorliegenden Ausführungsbeispiels können vor, nach oder wäh rend der Herstellung des MOS-Transistors gemäß Beispiel 1 gebildet werden.

Die Widerstände und/oder Verbindungen des Beispiels 2 können mit dem MOS- Transistor gemäß Beispiel 1 auch in anderer als der dargestellten Weise ver bunden sein.

Auch im vorliegenden Beispiel kann das Substrat auf einer Temperatur gehal ten werden, die niedriger als der Erweichungs- bzw. Schmelzpunkt des Isola tors ist, der das Substrat bildet, wenn Ionen implantiert werden. Enthält im vorliegenden Beispiel das Substrat Kalknatronglas, so wird das Substrat 1 vor zugsweise auf Temperaturen zwischen 100°C und 450°C aufgeheizt, noch be vorzugter auf Temperaturen zwischen 200°C und 400°C.

Gemäß dem Beispiel 2 werden die leicht dotierte kristalline Halbleiterschicht und die Halbleiterschicht mit geringem spezifischem Widerstand durch Ione nimplantation hergestellt. Widerstände und/oder Verbindungen, die exzellen te elektrische Eigenschaften aufweisen, können daher auf einem kostengünsti gen isolierenden Substrat erzeugt werden, das Kalknatronglas oder derglei chen enthält.

Beispiel 3

Die Herstellungsschritte dieses Ausführungsbeispiels werden nachfolgend un ter Bezugnahme auf die Fig. 3a bis 3g näher beschrieben. Das Ausführungsbei spiel 3 ist auf die Herstellung eines komplementären MOS (CMOS)-Transistors auf einem Isolator gerichtet. Eine Verminderung des Widerstands der Halblei terschichten und die Kristallisation der amorphen Halbleiterschichten werden dadurch erreicht, daß in diese Schichten Ionen implantiert werden.

Im vorliegenden Ausführungsbeispiel werden Verunreinigungselemente zur Steuerung bzw. Einstellung der Schwellenspannung des MOS-Transistors in die Halbleiterschichten eingebracht, bevor die Ionenimplantation erfolgt. Die Halbleiterschichten mit geringem spezifischem Widerstand sind jeweils Halb leiterschichten eines ersten Leitungstyps und eines zweiten Leitungstyps des komplementären Transistors. Die Widerstände der Halbleiterschichten vom er sten und zweiten Leistungstyp werden gleichzeitig reduziert.

Die Fig. 3a bis 3g zeigen Querschnitte durch den CMOS-Transistor in verschie denen Herstellungsstufen.

Entsprechend der Fig. 3a wird Siliciumdioxid mit einer Dicke bis zu 1 µm auf ein Kalknatronglas niedergeschlagen, das 13% Na₂O enthält, um ein isolierendes Substrat 1 zu erhalten. Sodann wird ein 100 nm dicker amorpher Siliciumfilm 11 zur Bildung eines Halbleiterfilms auf die gesamte Oberfläche des Substrats aufgesputtert. In Übereinstimmung mit Fig. 3b werden Siliciumionen 12 in die gesamte Oberfläche des Substrats 1 implantiert, und zwar bei einer Dosis von 1·10¹⁷/cm², bei einer Strahlstromdichte von 10 µA/cm² und bei einer Be schleunigungsenergie von 100 keV. Auf diese Weise wird der amorphe Silicium film 11 in einen polykristallinen Film umgewandelt. Sodann werden durch pho tolithographische Strukturierung gemäß Fig. 3c Polysiliciumfilme 2 und 2′ in Bereichen gebildet, in denen n- und p-Kanal MOS-Transistoren erzeugt werden sollen. In einem nächsten Schritt wird Siliciumdioxid mit einer Dicke von 100 nm als Film 3 niedergeschlagen, und zwar mit Hilfe des CVD-Verfahrens oder mit Hilfe eines anderen geeigneten Verfahrens, wobei das Substrat bei einer Temperatur von 400°C gehalten wird. Der Film 3 dient zur Bildung eines Gate isolationsfilms. Danach wird amorphes Silicium vom n-Typ mit einem Anteil von 1% Phosphor als 300 nm dicker Film auf die so erhaltene Struktur nieder geschlagen, und zwar durch Sputtern oder mit Hilfe eines anderen geeigneten Verfahrens. Dieser zuletzt genannte Film wird photolithographisch struktu riert, um amorphe Siliciumfilme 13 und 13′ vom n-Typ zu erhalten, durch die je weils Gatebereiche 10 und 10′ gebildet werden.

Gemäß Fig. 3d wird eine Schicht 19 aus Photoresist 1 µm dick auf das Laminat aufgebracht, jedoch nicht in den Bereichen, die zur Bildung eines p-Kanal MOS-Transistors dienen. Sodann wird die gesamte Oberfläche des isolierenden Substrats 1 mit Borionen 17 bestrahlt, um diese zu implantieren. Die Borionen 17 werden bei einer Dosis von 1·10¹⁵/cm² und bei einer Beschleunigungs energie von 40 keV eingebracht, wobei anschließend der Photoresist 19 entfernt wird. Bei der genannten Beschleunigungsenergie werden die Borionen 17 durch den Siliciumdioxidfilm 3 hindurch in den Polysiliciumfilm 2′ implantiert. Gleichzeitig werden auch Borionen 17 in den amorphen Siliciumfilm 13′ im plantiert, jedoch nicht in diejenigen Teile des Siliciumdioxidfilms 3 und des Po lysiliciumfilms 2′, die unmittelbar unterhalb des amorphen Siliciumfilms 13′ liegen.

Entsprechend der Fig. 3e für die Schichtstruktur wiederum mit einem Photore sist 19′ bedeckt, mit Ausnahme des Bereichs, der zur Bildung des n-Kanal MOS-Transistors dient. Sodann werden Phosphorionen 5 in die gesamte Ober fläche des Substrats 1 implantiert, und zwar bei einer Dosis von 5·10¹⁵/1 cm² sowie bei einer Beschleunigungsenergie von 130 keV. Sodann wird der Photore sist 19′ entfernt. Bei der genannten Beschleunigungsenergie werden die Phos phorionen 5 durch den Siliciumdioxidfilm 3 hindurch in den Polysiliciumfilm 2 implantiert. Zur selben Zeit werden Phosphorionen 5 auch in den amorphen Si liciumfilm 13 vom n-Typ implantiert, jedoch nicht in diejenigen Bereiche des Si liciumdioxidfilms 3 und des Polysiliciumfilms 2, die unmittelbar unterhalb des amorphen Siliciumfilms 13 von n-Typ liegen.

Um Phosphor und Bor innerhalb der Polysiliciumfilme 2 und 2′ einerseits sowie Phosphor innerhalb der amorphen Siliciumfilme 13 und 13′ vom n-Typ anderer seits aktivieren zu können, werden Siliciumionen 12 in die gesamte Oberfläche des Substrats 1 implantiert, und zwar bei einer Dosis von 1·10¹⁷/cm², bei ei ner Strahlstromdichte von 5 µA/cm² und bei einer Beschleunigungsenergie von 180 keV. Durch die Implantation der Siliciumionen 12 reduziert sich der Schichtwiderstand des phosphordotierten Polysiliciumfilms 2 von 10⁷ Ω/ auf 100 Ω/. Auch der Schichtwiderstand des bordotierten Polysiliciumfilms 2′ reduziert sich von 10⁷ Ω/ auf 300 Ω/. Auf diese Weise werden der Sourcebe reich 6 und der Drainbereich 7, die n-Typ Siliciumschichten mit niedrigem spe zifischem Widerstand darstellen, sowie der Sourcebereich 6′ und der Drainbereich 7′ erhalten, die p-Typ Siliciumschichten mit niedrigem spezifischem Wi derstand darstellen. Darüber hinaus wird der Schichtwiderstand der amor phen Siliciumfilme 13 und 13′ vom n-Typ von 10⁷ Ω/ auf 50 Ω/ herabgesetzt. Hierdurch lassen sich die Gatebereiche 10 und 10′ bilden.

Gemäß Fig. 3g wird Siliciumdioxid als 300 nm dicker Film 8 auf die gesamte Oberfläche des isolierenden Substrats 1 aufgebracht, und zwar mit Hilfe des CVD-Verfahrens oder durch ein anderes geeignetes Verfahren, wobei das Sub strat auf einer Temperatur von 400°C gehalten wird. Sodann werden Kontakt öffnungen oberhalb des Sourcebereiches 6 und oberhalb des Drainbereiches 7 des n-Kanal MOS-Transistors gebildet. Ebenfalls werden Kontaktöffnungen oberhalb des Sourcebereiches 6′ und des Drainbereiches 7′ des p-Kanal MOS- Transistors gebildet. In diese Kontaktöffnungen werden Kontaktelektroden 9 aus z. B. Aluminium eingebracht. Sie stehen jeweils mit den Source- und Drain bereichen in Kontakt. Die Schichtstruktur wird dann bei etwa 400°C thermisch behandelt, wonach die Herstellung des CMOS-Transistors auf dem Substrat 1 abgeschlossen ist.

Es wurden die elektrischen Eigenschaften des so hergestellten CMOS-Transi stors gemessen. Dabei hat sich herausgestellt, daß ein auf Kalknatronglas ge bildeter CMOS-Transistor ähnliche elektrische Eigenschaften aufweist wie ein herkömmlich hergestellter CMOS-Transistor (gemäß Fig. 7), der bei Tempera turen von oberhalb 600°C erzeugt wird. Es sei darauf hingewiesen, daß beim vorliegenden Ausführungsbeispiel die höchste Temperatur des Substrats bei 400°C lag oder darunter.

Beim vorliegenden Beispiel 3 werden der Widerstand der Halbleiterschicht des ersten Leitungstyps und der Widerstand der Halbleiterschicht des zweiten Lei tungstyps zur selben Zeit durch Ionenimplantation reduziert, wie in Fig. 3f zu erkennen ist. Die Widerstände dieser Halbleiterschichten vom ersten und zwei ten Leitungstyp können jeweils aber auch separat durch Ionenimplantation re duziert werden, wie nachfolgend beschrieben wird. Es sei angenommen, daß der amorphe Siliciumfilm 13′ in Fig. 3 ein Film vom p-Typ ist. Die Photoresist schicht 19 wird im Schritt d hergestellt, wobei anschließend Borionen 17 im plantiert werden. Sodann werden Siliciumionen 12 implantiert, um den Sourcebereich 6′, den Drainbereich 7′ und den Gatebereich 10′ zu erhalten. Der Sourcebereich 6′ und der Drainbereich 7′ werden durch eine p-Typ Silicium schicht mit niedrigem spezifischem Widerstand gebildet. Der Gatebereich 10′ wird durch Verminderung des Widerstandes der amorphen Siliciumschicht 13′ vom p-Typ erhalten. Sodann wird der Photoresist 19 entfernt. Entsprechend der Fig. 3e wird eine Photoresistschicht 19′ gebildet, woraufhin Phosphorionen 5 implantiert werden. Anschließend werden Siliciumionen 12 implantiert. Auf diese Weise lassen sich der Sourcebereich 6 und der Drainbereich 7 herstellen, die n-Typ Siliciumschichten mit niedrigem spezifischem Widerstand sind, als auch der Gatebereich 10. Schließlich wird der Photoresist 19′ entfernt. Wie oben ausgeführt, können somit die p-Typ Siliciumschicht und die n-Typ Silici umschicht separat gebildet werden.

Im vorliegenden Ausführungsbeispiel waren die beschriebenen Halbleiterfilme Siliciumhalbleiter. Selbstverständlich können auch Halbleiterverbindungen zur Bildung dieser Filme herangezogen werden, bespielsweise Halbleiterver bindungen aus GaAs. Mit Hilfe des Verfahrens gemäß Beispiel 3 lassen sich auch nicht nur CMOS-Transistoren herstellen. Es kann auch bei der Herstel lung anderer Transistoren zum Einsatz kommen, beispielsweise bei der Her stellung bipolarer Transistoren, die sowohl n-Typ- als auch p-Typ-Halbleiter schichten aufweisen.

Es sei darauf hingewiesen, daß beim vorliegenden Ausführungsbeispiel das Substrat auf eine Temperatur erwärmt wird, die unterhalb des Erweichungs- bzw. Schmelzpunktes des Isolators liegt, der das Substrat bildet, wenn Ionen implantiert werden. Im vorliegenden Beispiel wird bei einem Substrat, das Kalknatronglas enthält, die Substrattemperatur vorzugsweise im Bereich zwi schen 100°C und 450°C gehalten, noch vorzugsweiser im Bereich zwischen 200°C und 400°C.

Wie beschrieben, lassen sich eine leicht dotierte kristalline Halbleiterschicht und eine Halbleiterschicht mit niedrigem spezifischem Widerstand auf einem isolierenden Substrat durch Ionenimplantation herstellen. Komplementäre MOS-Transistoren, deren Schwellenspannung sich einstellen läßt, und die ex zellente elektrische Eigenschaften aufweisen, lassen sich somit auf einem rela tiv kostengünstigen isolierenden Substrat erzeugen, das Kalknatronglas oder dergleichen enthält.

Beispiel 4

Anhand der Fig. 4a bis 4f wird nachfolgend die Herstellung eines MOS-Transis tors auf einem isolierenden Substrat näher beschrieben. Eine Reduktion des Widerstandes der Halbleiterschicht sowie eine Kristallisation der amorphen Halbleiterschicht werden dadurch erreicht, daß in diese Schichten Ionen im plantiert werden. Die Gateelektrode des MOS-Transistors besteht entweder aus einem einlagigen Film (monolayer film) aus einem Material, das mehr als 90% Aluminium enthält, oder aus einem Mehrlagenfilm (multilayer film), der wenig stens eine Schicht enthält, die aus einem Material besteht, das mehr als 90% Aluminium enthält.

Im vorliegenden Beispiel 4 wurden Verunreinigungsionen in die Halbleiter schicht eingebracht, bevor die Ionenimplantation erfolgt. Das oben beschriebe ne Verunreinigungselement dient zur Einstellung der Schwellenspannung.

Die Fig. 4a bis 4f zeigen Querschnitte durch einen MOS-Transistor in verschie denen Herstellungsschritten.

Entsprechend der Fig. 4a wird Siliciumdioxid als etwa 1 µm dicker Film auf ein Kalknatronglas (soda-lime glass) aufgebracht, das 13% Na₂O enthält, um ein isolierendes Substrat 1 zu erhalten. Sodann wird ein 100 nm dicker amorpher Siliciumfilm 11 zur Bildung eines Halbleiterfilms auf das Substrat 1 aufgesput tert. Gemäß Fig. 4b werden Siliciumionen implantiert, und zwar in die gesamte Oberfläche des Substrats 1 sowie bei einer Dosis von 1·17¹⁷/cm², einer Strahlstromdichte von 10 µA/cm² und einer Beschleunigungsenergie von 100 keV. Auf diese Weise wird der amorphe Siliciumfilm 11 in einen polykristallinen Film umgewandelt. Sodann wird nach Fig. 4c der genannte polykristalline Film durch photolithographische Maßnahmen so strukturiert, daß der Polysilicium film 2 erhalten wird. Anschließend wird Siliciumdioxid als 100 nm dicker Film 3 auf die so erhaltene Struktur niedergeschlagen, und zwar mit Hilfe des CVD-Verfahrens oder mit Hilfe anderer Verfahren, wobei das Substrat aufgeheizt ist und bei einer Temperatur von 400°C gehalten wird. Der Film 3 dient zur Bildung des Gateisolationsfilms. Im nächsten Schritt wird Aluminium aufgesputtert, um einen 1 µm dicken Film 20 zu erhalten, der zur Bildung einer Gateelektrode dient. Danach wird amorphes Silicium aufgesputtert, und zwar mit einer Dicke von 500 nm, um einen Schutzfilm 21 für das Aluminium zu erhalten. In einem anschließenden Schritt werden der amorphe Siliciumfilm 21 und der Alumini umfilm 20 auf photolithographischem Wege strukturiert.

Wie die Fig. 4d zeigt, werden im Anschluß daran Phosphorionen 5 in die gesam te Oberfläche des isolierenden Substrats 1 implantiert, und zwar bei einer Do sis von 5·10¹⁵/cm² und bei einer Beschleunigungsenergie von 130 keV, um eine Verunreinigungsschicht vom n-Typ in denjenigen Bereichen zu erhalten, die den Sourcebereich 6 und den Drainbereich 7 bilden. Bei dieser Beschleuni gungsenergie werden die Phosphorionen 5 durch den Siliciumdioxidfilm 3 hin durch in den Polysiliciumfilm 2 implantiert. Zur selben Zeit werden Ionen (Phosphorionen) in den amorphen Siliciumfilm 21 implantiert, jedoch nicht in denjenigen Bereich der Aluminiumschicht 20, der unmittelbar unterhalb des amorphen Siliciumfilms 21 liegt.

Siliciumionen 12 werden dann gemäß Fig. 4e in die gesamte Oberfläche des Substrats 1 implantiert, und zwar bei einer Dosis von 1·10¹⁷/cm², bei einer Strahlstromdichte von 5 µA/cm² und bei einer Beschleunigungsenergie von 180 keV, um den Phosphor zu aktivieren, der innerhalb des Polysiliciumfilms 2 vorhanden ist. Auf diese Weise wird der Widerstand dieses Films 2 herabge setzt. Die Implantation der Siliciumionen 12 reduziert den Schichtwiderstand des Polysiliciumfilms 2 von 10⁷ Ω/ auf 10² Ω/. Auf diese Weise lassen sich der Sourcebereich 6 und der Drainbereich 7 mit niedrigem spezifischem Wider stand aus den Siliciumschichten vom n-Typ bilden. Der Sourcebereich 6 und der Drainbereich 7 sind bezüglich der aus Aluminium 20 bestehenden Gate elektrode selbstausrichtend. Sodann wird der amorphe Siliciumfilm 21, der zum Schutz gegen implantierte Ionen gebildet worden war, selektiv entfernt, und zwar durch Plasmaätzen unter Verwendung von Tetrafluorkohlenstoff (CF₄).

Schließlich wird gemäß Fig. 4f Siliciumdioxid als 300 nm dicker Film 8 auf die gesamte Oberfläche des Substrats aufgebracht, und zwar durch ein CVD-Ver fahren oder durch ein anderes geeignetes Verfahren, wobei das Substrat auf ei ner Temperatur von etwa 400°C gehalten wird. Kontaktöffnungen werden ober halb des Sourcebereichs 6 und oberhalb des Drainbereichs 7 gebildet und mit aus Aluminium bestehenden Kontaktelektroden 9 ausgefüllt. Die Schicht struktur wird dann thermisch bei etwa 400°C behandelt. Damit ist die Herstel lung des MOS-Transistors auf dem Substrat 1 beendet. Es sei darauf hingewie sen, daß im vorliegenden Ausführungsbeispiel die maximale Temperatur, auf der das Substrat gehalten wurde, unterhalb von 400°C lag. Eine Beschädigung der aus Aluminium bestehenden Gateelektrode oder eine Änderung des Metalli sierungsmusters konnten somit nicht auftreten.

Die elektrischen Eigenschaften des gemäß Beispiel 4 hergestellten MOS-Tran sistors wurden gemessen. Dabei hat sich herausgestellt, daß der auf Kalkna tronglas gebildete MOS-Transistor imstande ist, mit höherer Geschwindigkeit als der herkömmlich gefertigte und in Fig. 7 dargestellte MOS-Transistor zu ar beiten, der bei Temperaturen hergestellt wird, die 600°C überschreiten.

Im vorliegenden Beispiel 4 kann das Substrat bei der Ionenimplantation auf ei ne Temperatur aufgeheizt werden, die unterhalb der Erweichungstemperatur des Aluminiums, das zur Bildung der Gateelektrode dient, und der Erwei chungstemperatur des Substrats liegt.

Enthält das Substrat im vorliegenden Beispiel 4 Kalknatronglas, so wird es vor zugsweise auf eine Temperatur zwischen 100°C und 450°C aufgeheizt, noch vorzugsweiser auf eine Temperatur zwischen 200°C und 400°C.

Die genannte Gateelektrode läßt sich ohne weiteres aus Aluminium herstellen, dessen Erweichungs- bzw. Schmelzpunkt bei 660°C liegt. In der Vergangenheit war es schwierig, die Gateelektrode aus Aluminium zu fertigen, da zur thermi schen Behandlung eine sehr viel höhere Temperatur erforderlich war. Es ist so mit möglich, die Gateelektrode des MOS-Transistors, der mit hoher Geschwin digkeit arbeitet, durch kostengünstiges Aluminium herzustellen. Die Source- und Drainbereiche sind darüber hinaus bezüglich der aus Aluminium beste henden Gateelektrode selbstausrichtend.

Wie erwähnt, kann die Gateelektrode aus reinem Aluminium bestehen. Es ist aber auch möglich, sie aus Aluminium herzustellen, dem Silicium hinzugefügt ist oder sie aus Aluminium herzustellen, dem Silicium und Kupfer hinzugefügt sind. Diese Materialien werden häufig in Herstellungsprozessen von Silicium halbleitern verwendet. Die Gateelektrode kann auch aus einem Schichtsystem eines Materials bestehen, das im wesentlichen Aluminium und ein Material mit niedrigem spezifischem Widerstand enthält, beispielsweise Polysilicium vom n- oder p-Typ.

Beim vorliegenden Ausführungsbeispiel wird der amorphe Siliciumfilm nach Bildung des Sourcebereichs und des Drainbereichs entfernt. Da jedoch der amorphe Siliciumfilm in einen n-Typ-Polysiliciumfilm mit niedrigem spezifi schem Widerstand umgewandelt wird, und zwar durch die Implantation von Phosphorionen oder Siliciumionen, kann der Siliciumfilm auch als Teil der Gateelektrode weiterverwendet werden, ohne daß er entfernt zu werden braucht.

Um den Betrieb des MOS-Transistors zu stabilisieren, kann zwischen dem Sili ciumdioxidfilm, der als Gateisolationsfilm dient, und der Aluminiumgateelek trode ein weiterer Film aus phosphordotiertem Polysilicium liegen, der mit Hilfe des CVD-Verfahrens oder mit Hilfe eines anderen geeigneten Verfahrens herge stellt worden ist.

Beispiel 5

Im nachfolgenden werden die Herstellungsschritte dieses Beispiels unter Be zugnahme auf die Fig. 5a bis 5h näher beschrieben. Gemäß diesem Beispiel wird ein CMOS-Transistorpaar auf einem isolierenden Substrat hergestellt, wobei dieses Paar ein dreidimensionales Schaltungselement bildet. Eine Ver minderung des Widerstands der Halbleiterschichten sowie die Kristallisation der amorphen Halbleiterschichten erfolgt dadurch, daß in diese genannten Schichten Ionen implantiert werden.

Beim vorliegenden Ausführungsbeispiel werden Teile der Halbleiterschichten mit niedrigem spezifischem Widerstand entweder als Verbindungen innerhalb der MOS-Transistoren verwendet, die das CMOS-Transistorpaar bilden, oder als Verbindungen, die zwischen beiden MOS-Transistoren verlaufen, die das Transistorpaar bilden oder als Verbindungen sowohl der einen als auch der an deren Art. Ein Verunreinigungselement wird hinzugefügt, bevor die Ionenim plantation erfolgt.

Die Fig. 5a bis 5h zeigen Querschnitte des CMOS-Transistorpaars in verschie denen Herstellungsstufen. Gemäß diesem Beispiel sind ein n-Kanal MOS-Tran sistor und ein p-Kanal MOS-Transistor auf einem Isolator angeordnet.

Entsprechend der Fig. 5a wird Siliciumdioxid als 1 µm dicker Film auf Kalkna tronglas niedergeschlagen, welches 13% Na₂O enthält, um ein isolierendes Substrat 1 zu bilden. Sodann wird auf das Substrat 1 amorphes Silicium vom p-Typ als 100 nm dicker Film aufgebracht, der einen Halbleiterfilm bildet, und zwar durch Sputtern. Anschließend werden Siliciumionen in die gesamte Ober fläche des Substrats 1 implantiert, und zwar bei einer Dosis von 1·10¹⁷/cm², einer Strahlstromdichte von 10 µA/cm² und einer Beschleunigungsenergie von 100 keV, so daß der amorphe Siliciumfilm vom p-Typ in einen polykristallinen Film 18 umgewandelt wird. Danach wird der p-Typ-Polysiliciumfilm 18 in dem jenigen Bereich durch photolithographische Maßnahmen strukturiert, in wel chem ein n-Kanal MOS-Transistor 39 gebildet werden soll. Siliciumdioxid wird als 100 nm dicker Film 3 niedergeschlagen, um einen Gateisolationsfilm zu er halten, und zwar durch ein CVD- oder durch ein anderes geeignetes Verfahren, während das Substrat auf einer Temperatur von etwa 400°C gehalten wird. So dann wird amorphes Silicium mit 1% Phosphor durch Sputtern als 300 nm dicker Film 13 auf die so erhaltene Struktur aufgebracht, wonach der n-Typ amorphe Siliciumfilm 13, der phosphordotiert ist, photolithographisch struk turiert wird, um einen Gatebereich 10 zu erhalten.

Gemäß Fig. 5b werden Phosphorionen 5 in die gesamte Oberfläche des Sub strats 1 implantiert, und zwar bei einer Dosis von 5·10¹⁵/cm² und bei einer Beschleunigungsenergie von 40 keV. Bei dieser Beschleunigungsenergie wer den die Phosphorionen 5 durch den Siliciumdioxidfilm 3 hindurch in den p-Typ Polysiliciumfilm 18 implantiert. Gleichzeitig werden die Phosphorionen 5 auch in den amorphen Siliciumfilm 13 vom n-Typ implantiert. Es erfolgt jedoch keine Implantation von Ionen in die Bereiche des Siliciumdioxidfilms 3 und des Poly siliciumfilms 18 vom p-Typ, die unmittelbar unterhalb des amorphen Silicium films 13 vom n-Typ liegen.

Um den Phosphor, der in den Polysiliciumfilm 18 vom p-Typ implantiert worden ist, und den Phosphor, der im amorphen Siliciumfilm 13 vom n-Typ enthalten ist, zu aktivieren, wird gemäß Fig. 5c die gesamte Oberfläche des Substrats 1 mit Siliciumionen 12 bestrahlt, welche in diese Oberfläche implantiert werden, und zwar bei einer Dosis von 1·10¹⁷/cm², bei einer Strahlstromdichte von 5 µA/cm² und bei einer Beschleunigungsenergie von 180 keV. Durch die Implan tation der Siliciumionen 12 wird der Schichtwiderstand des phosphordotierten Polysiliciumfilms 18 vom p-Typ von 10⁷ Ω/ auf 10² Ω/ reduziert. Im Ergeb nis werden ein Sourcebereich 6 und ein Drainbereich 7 mit niedrigem spezifi schem Widerstand durch die Siliciumschichten vom n-Typ gebildet. Auch der Schichtwiderstand des amorphen Siliciumfilms 13 vom n-Typ fällt von 10⁷ Ω/ auf 50 Ω/, was zur Bildung des Gatebereichs 10 führt. Auf diese Weise wird ein n-Kanal MOS-Transistor auf dem isolierenden Substrat 1 hergestellt.

Im nachfolgenden wird das Verfahren zur Herstellung eines p-Kanal MOS- Transistors auf diesem n-Kanal MOS-Transistor näher beschrieben. Ferner wird ein Verfahren zur Bildung einer Polysiliciumschicht mit niedrigem spezifi schem Widerstand beschrieben, die eine Verbindung zwischen diesen beiden MOS-Transistoren bildet.

Gemäß Fig. 5d wird Siliciumdioxid als 300 nm dicker Film 22 auf die gesamte Oberfläche des n-Kanal MOS-Transistors aufgebracht, und zwar mit Hilfe eines CVD-Verfahrens oder mit Hilfe eines anderen geeigneten Verfahrens, wobei das Substrat geheizt und bei einer Temperatur von etwa 400°C gehalten wird. So dann werden Kontaktöffnungen oberhalb des Sourcebereichs 6 und des Drain bereichs 7 des n-Kanal MOS-Transistors gebildet. Anschließend wird amor phes Silicium vom n-Typ, das 1% Phosphor enthält, als 400 nm dicker Film auf gesputtert. Dabei werden n-Typ Siliciumschichten 23 und 23′ nur innerhalb der Kontaktöffnungen geformt, und zwar durch einen geeigneten Rückätzpro zeß.

Wie die Fig. 5e zeigt wird in einem nächsten Schritt amorphes Silicium vom n-Typ auf die so erhaltene Struktur aufgesputtert und zwar mit einer Filmdicke von 100 nm. Sodann werden Siliciumionen 12 in die gesamte Oberfläche des isolierenden Substrats 1 implantiert, und zwar bei einer Dosis von 1·10¹⁷/cm², bei einer Strahlstromdichte von 5 µA/cm² und bei einer Be schleunigungsenergie von 180 keV. Diese Ionenimplantation bewirkt, daß die amorphen Siliciumschichten 23 und 23′ in polykristallines Silicium umgewan delt werden. Der Schichtwiderstand dieser Siliciumschichten 23 und 23′ redu ziert sich dabei von 10⁷ Ω/ auf 40 Ω/. Auf diese Weise lassen sich die Polysi liciumschichten 24 und 24′ vom n-Typ herstellen. Zur selben Zeit wird auch der amorphe Siliciumfilm vom n-Typ, der auf dem Siliciumdioxidfilm 22 liegt, in ei nen polykristallinen Film umgewandelt. Es wird mit anderen Worten der Polysi liciumfilm 25 vom n-Typ erhalten.

Gemäß Fig. 5f wird der Polysiliciumfilm 25 vom n-Typ in einem Bereich photoli thographisch strukturiert, in welchem ein p-Kanal MOS-Transistor gebildet werden soll. Siliciumdioxid wird als 100 nm dicker Film 26 niedergeschlagen, um einen Gateisolationsfilm bilden zu können, und zwar mit Hilfe des CVD-Ver fahrens oder mit Hilfe eines anderen geeigneten Verfahrens, wobei das Substrat auf einer Temperatur von 400°C gehalten wird. Sodann wird amorphes Silicium mit einem Anteil von 1% Bor auf die so erhaltene Struktur als 300 nm dicker Film 27 durch Sputtern oder in anderer geeigneter Weise aufgebracht. Danach wird der bordotierte amorphe Siliciumfilm 27 vom p-Typ photolithographisch strukturiert. Der Film 27 dient zur Bildung eines Gatebereichs. Im nächsten Schritt werden Borionen 17 in die gesamte Oberfläche des isolierenden Sub strats 1 implantiert, und zwar bei einer Dosis von 5·10¹⁵/cm² und bei einer Beschleunigungsenergie von 40 keV. Bei dieser Beschleunigungsenergie wer den die Borionen 17 durch den Siliciumdioxidfilm 26 hindurch in den Polysilici umfilm 25 vom n-Typ implantiert. Zur selben Zeit werden die Borionen 17 auch in den amorphen Siliciumfilm 27 vom p-Typ implantiert. Die Borionen werden allerdings nicht in diejenigen Bereiche des Siliciumdioxidfilms 26 und des Poly siliciumfilms 25 vom n-Typ implantiert, die unmittelbar unterhalb des amor phen Siliciumfilms 27 vom p-Typ liegen.

Wie die Fig. 5g zeigt, werden Siliciumionen 12 in die gesamte Oberfläche des Substrats 1 implantiert, und zwar bei einer Dosis von 1·10¹⁷/cm², bei einer Strahlstromdichte von 5 µA/cm² und bei einer Beschleunigungsenergie von 180 keV, um die Borionen zu aktivieren, die in den Polysiliciumfilm 25 vom n-Typ implantiert worden sind, und um die Borionen zu aktivieren, die in den amorphen Siliciumfilm 27 vom p-Typ implantiert worden sind. Durch die Im plantation der Siliciumionen reduziert sich der Schichtwiderstand des borim plantierten Polysiliciumfilms 25 vom n-Typ von 10⁷ Ω/ hin auf 300 Ω/. Auf diese Weise werden ein Sourcebereich 28 und ein Drainbereich 29 erhalten, und zwar aus den Polysiliciumschichten mit niedrigem spezifischem Widerstand. Auch der Schichtwiderstand des amorphen Siliciumfilms 27 vom p-Typ wird von 10⁷ Ω/ auf 150 Ω/ herabgesetzt, so daß schließlich ein Gatebereich 30 erhalten wird. Da eine Polysiliciumschicht 31 vom p-Typ auf der Polysiliciumschicht 24′ vom n-Typ liegt, wird der verbleibende Bereich zu einer Polysiliciumschicht 32 vom n-Typ.

Gemäß Fig. 5h wird anschließend Siliciumdioxid als 300 nm dicker Film 33 auf die gesamte Oberfläche des isolierenden Substrats 1 niedergeschlagen, und zwar mit Hilfe eines CVD-Verfahrens oder mit Hilfe eines anderen Verfahrens, wobei das Substrat auf einer Temperatur von 400°C gehalten wird. Kontaktöff nungen werden oberhalb des Sourcebereichs 28 und oberhalb des Drainbe reichs 29 des p-Kanal MOS-Transistors und auch oberhalb der Polysilicium schicht 31 vom p-Typ gebildet. Sodann wird die Siliciumschicht 31 entfernt. Hierdurch wird die Polysiliciumschicht 32 vom n-Typ innerhalb der Kontaktöff nungen freigelegt. Muster aus Aluminium oder anderem Material für Verbin dungen 34, 35 und 36 werden hergestellt. Das Muster 34 bildet eine Stromver sorgungsverbindung mit dem Sourcebereich 28 des p-Kanal MOS-Transistors. Das Muster 35 bildet die andere Stromversorgungsverbindung mit dem Source bereich 6 des n-Kanal MOS-Transistors. Das Muster 36 stellt eine Kontaktelek trode dar, die mit dem Drainbereich 29 des p-Kanal MOS-Transistors verbun den ist. Der Drainbereich 29 ist mit dem Drainbereich 7 des n-Kanal MOS-Tran sistors über die Polysiliciumschicht 24 vom n-Typ verbunden, die eine Verbin dung zwischen diesen Drainbereichen bildet.

Wie anhand des Ersatzschaltbildes von Fig. 6 zu erkennen ist, befindet sich eine Vorwärtsdiode 37 zwischen der Kontaktelektrode 36 und dem n-Kanal MOS- Transistor 39. Da diese Diode 37 während der gesamten Zeit in Vorwärtsrich tung arbeitet, wird die Schaltung durch die Diode nicht nachteilig beeinflußt. Der Gatebereich 30 des p-Kanal-MOS-Transistors 38 ist mit dem Gatebereich 10 des n-Kanal MOS-Transistors 39 über die Aluminiumverbindung verbun den. Es erfolgt zuletzt eine thermische Behandlung bei 400°C, womit der we sentliche Herstellungsprozeß des CMOS-Transistorpaares beendet ist.

Die elektrischen Eigenschaften des CMOS-Transistorpaares nach dem fünften Beispiel wurden gemessen. Es hat sich herausgestellt, daß das CMOS-Transi storpaar bessere Eigenschaften gegenüber dem herkömmlich hergestellten CMOS-Transistorpaar aufweist, das gemäß Fig. 7 aufgebaut ist und bei dem ei ne thermische Behandlung oberhalb von 600°C erfolgt. Dieser Vorteil wird da durch erhalten, daß die maximale Temperatur des erhitzten Substrats bei 400°C liegt oder darunter.

Im vorliegenden Ausführungsbeispiel wurde das Substrat durch einen Isolator gebildet. Es ist aber auch möglich, einen Halbleiter als Substrat zu verwenden. Das Substrat braucht während der Ionenimplantation nur auf eine Temperatur erhitzt zu werden, die unterhalb des Erweichungspunkts des Substrats liegt.

Beim vorliegenden Beispiel wird das Substrat, wenn es Kalknatronglas (soda- lime glass) enthält, vorzugsweise auf eine Temperatur zwischen 100°C und 450°C erhitzt, noch bevorzugter auf eine Temperatur zwischen 200°C und 400°C.

Vorliegend wurde ein CMOS-Transistorpaar als Ausführungsbeispiel eines dreidimensionalen Schaltungselements beschrieben. Hierauf ist die Erfindung jedoch nicht beschränkt. Nach der Erfindung lassen sich auch dreidimensiona le Schaltungselemente herstellen, die drei oder mehr übereinandergeschichte te Halbleitereinrichtungen enthalten.

Das dreidimensionale Schaltungselement läßt sich auf einem Substrat herstel len, ohne daß es erforderlich ist, eine thermische Behandlung bei zu hoher Tem peratur vornehmen zu müssen. Hierdurch wird im wesentlichen eine Um- bzw. Neuverteilung der Verunreinigungselemente verhindert. Daher läßt sich ein dreidimensionales Schaltungselement mit exzellenten elektrischen Eigen schaften erzeugen. Das Substrat kann darüber hinaus ein kostengünstiger Iso lator sein, beispielsweise Kalknatronglas (soda-lime glass bzw. Natronkalk glas) .

Claims

1. Verfahren zur Herstellung einer Halbleitereinrichtung auf einer Basis (1) oder auf einem Substrat, wobei die Halbleitereinrichtung eine oder mehrere Halbleiterschichten (6, 6′, 7, 7′, 10, 10′, 14, 15, 28, 29, 30) mit niedrigem spezi fischem Widerstand aufweist, die mit einem Verunreinigungselement dotiert sind, dadurch gekennzeichnet, daß in wenigstens eine der Halbleiterschich ten Ionen (12) implantiert werden, um den Widerstand der Halbleiterschichten zu verringern.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Verun reinigungselement in die genannte eine der Halbleiterschichten eingebracht wird, bevor der Schritt zur Implantierung von Ionen (12) in die genannte eine der Halbleiterschichten ausgeführt wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor dem Schritt zur Implantierung von Ionen (12) in die genannte eine der Halbleiter schichten kein Verunreinigungselement zu der genannten einen der Halbleiter schichten hinzugefügt wird, sondern daß während des Schrittes zur Implantie rung von Ionen auch das Verunreinigungselement in die genannte eine der Halbleiterschichten eingebracht wird, um den Widerstand der Halbleiter schicht zu verringern.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Basis (1) eine isolierende Platte oder Tafel ist, und daß wenigstens die eine der genannten Halbleiterschichten entweder Verbindungen (15) und/oder Widerstände (14) bildet.

5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Basis (1) eine isolierende Platte oder Tafel ist, und daß die isolierende Platte oder Tafel während der Implantation der Ionen auf eine Temperatur auf geheizt wird, die niedriger ist als der Erweichungspunkt der isolierenden Platte oder Tafel.

6. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Basis (1) aus Kalknatronglas (soda-lime glass) hergestellt ist, und daß die Basis während der Implantation der Ionen auf eine Temperatur zwischen 100°C und 450°C aufgeheizt wird.

7. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Basis (1) aus Kalknatronglas hergestellt ist, und daß die Basis während der Implantation der Ionen auf eine Temperatur zwischen 200°C und 400°C aufgeheizt wird.

8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Halblei tereinrichtung als dreidimensionales Schaltungselement hergestellt wird.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Basis (1) ein Halbleiter ist.

10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Basis (1) eine isolierende Platte oder Tafel ist.

11. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß der Halblei ter während der Implantation der Ionen auf eine Temperatur aufgeheizt wird, die niedriger ist als der Erweichungspunkt des Halbleiters.

12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die isolie rende Platte oder Tafel während der Ionenimplantation auf eine Temperatur aufgeheizt wird, die niedriger ist als ihr Erweichungspunkt.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die isolie rende Platte oder Tafel aus Kalknatronglas hergestellt ist, und daß diese Basis während der Ionenimplantation auf eine Temperatur aufgeheizt wird, die zwi schen 100°C und 450°C liegt.

14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die isolie rende Platte oder Tafel aus Kalknatronglas hergestellt ist, und daß diese Basis während der Ionenimplantation auf eine Temperatur aufgeheizt wird, die zwi schen 200°C und 400°C liegt.

15. Verfahren zur Herstellung einer Halbleitereinrichtung auf einer Basis (1), wobei die Halbleitereinrichtung eine oder mehrere kristalline Halbleiter schichten (6, 6′, 7, 7′, 10, 10′, 14, 15, 28, 29, 30) mit niedrigem spezifischem Wi derstand aufweist, die mit einem Verunreinigungselement dotiert sind, da durch gekennzeichnet, daß wenigstens in eine der Halbleiterschichten Ionen (12) implantiert werden, um einerseits den Widerstand der Halbleiterschicht zu verringern und andererseits diese Halbleiterschicht zu kristallisieren.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß das Ver unreinigungselement in die genannte eine der Halbleiterschichten hineinge bracht wird, bevor die Ionen (12) in die genannte eine der Halbleiterschichten implantiert werden.

17. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß vor der Im plantation von Ionen (12) in die genannte eine der Halbleiterschichten kein Ver unreinigungselement in die genannte eine der Halbleiterschichten eingebracht wird, sondern daß während des Schrittes der Ionenimplantation das Verunrei nigungselement in die genannte eine der Halbleiterschichten hineingebracht wird, um den Widerstand der Halbleiterschicht herabzusetzen.

18. Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeich net, daß die Basis (1) eine isolierende Platte oder Tafel ist, und daß wenigstens die genannte eine der Halbleiterschichten entweder Verbindungen (15) und/oder Widerstände (14) bildet.

19. Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeich net, daß die Basis (1) eine isolierende Platte oder Tafel ist, und daß die isolie rende Platte oder Tafel während der Ionenimplantation auf eine Temperatur aufgeheizt wird, die niedriger ist als ihr Erweichungspunkt.

20. Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeich net, daß die Basis (1) aus Kalknatronglas hergestellt ist, und daß diese Basis während der Ionenimplantation auf eine Temperatur aufgeheizt wird, die zwi schen 100°C und 450°C liegt.

21. Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeich net, daß die Basis (1) aus Kalknatronglas hergestellt ist, und daß diese Basis während der Ionenimplantation auf eine Temperatur aufgeheizt wird, die zwi schen 200°C und 400°C liegt.

22. Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeich net, daß die genannte eine der Halbleiterschichten eine Schicht eines ersten Leitungstyps ist.

23. Verfahren nach einem der Ansprüche 15 bis 17, dadurch gekennzeich net, daß die genannte eine der Halbleiterschichten eine Halbleiterschicht eines ersten Leitungstyps und eine Halbleiterschicht eines zweiten Leitungstyps ent hält.

24. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Halb leitereinrichtung als dreidimensionales Schaltungselement hergestellt wird.

25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß die Basis (1) ein Halbleiter ist.

26. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß die Basis (1) eine isolierende Platte oder Karte ist.

27. Verfahren nach Anspruch 25, dadurch gekennzeichnet, daß der Halb leiter während der Ionenimplantation auf eine Temperatur aufgeheizt wird, die niedriger ist als sein Erweichungspunkt.

28. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß die isolie rende Platte oder Tafel während der Ionenimplantation auf eine Temperatur aufgeheizt wird, die niedriger ist als ihr Erweichungspunkt.

29. Verfahren nach Anspruch 28, dadurch gekennzeichnet, daß die isolie rende Platte oder Tafel aus Kalknatronglas hergestellt ist, und daß diese Basis während der Ionenimplantation auf eine Temperatur aufgeheizt wird, die zwi schen 100°C und 450°C liegt.

30. Verfahren nach Anspruch 28, dadurch gekennzeichnet, daß die isolie rende Platte oder Tafel aus Kalknatronglas hergestellt ist, und daß diese Basis während der Ionenimplantation auf eine Temperatur aufgeheizt wird, die zwi schen 200°C und 400°C liegt.

31. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Halb leitereinrichtung ein MOS-Transistor ist, daß die Basis (1) eine isolierende Plat te oder Tafel ist und daß das Verunreinigungselement zur Steuerung der Schwellenspannung des MOS-Transistors dient.

32. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Halb leitereinrichtung ein MOS-Transistor ist, daß die Basis (1) eine isolierende Plat te oder Tafel ist und daß das Verunreinigungselement zur Steuerung der Schwellenspannung des MOS-Transistors sowie zur Bildung des Sourcebe reichs (6, 6′) und des Drainbereichs (7, 7′) des MOS-Transistors dient.

33. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die Halb leitereinrichtung komplementäre MOS-Transistoren enthält, die Basis (1) eine isolierende Platte oder Tafel ist und daß die genannte eine der Halbleiterschich ten Halbleiterschichten eines ersten und zweiten Leitungstyps aufweist, die in nerhalb der komplementären MOS-Transistoren vorhanden sind.

34. Verfahren nach Anspruch 31, dadurch gekennzeichnet, daß die Gate elektrode (20) des MOS-Transistors aus einem einlagigen Film besteht, der aus einem Material hergestellt ist, welches mehr als 90% Aluminium enthält.

35. Verfahren nach Anspruch 31, dadurch gekennzeichnet, daß die Gate elektrode (20) des MOS-Transistors aus einem mehrlagigen Film besteht, der eine Schicht aus einem Material enthält, das mehr als 90% Aluminium auf weist.

36. Verfahren nach Anspruch 34, dadurch gekennzeichnet, daß die isolie rende Platte oder Tafel während der Ionenimplantation auf eine Temperatur aufgeheizt wird, die unterhalb des niedrigsten Erweichungspunkts von Gate elektrode (20) und isolierender Platte oder Tafel liegt.

37. Verfahren nach Anspruch 35, dadurch gekennzeichnet, daß die isolie rende Platte oder Tafel während der Ionenimplantation auf eine Temperatur aufgeheizt wird, die unterhalb des niedrigsten Erweichungspunkts von Gate elektrode und isolierender Platte oder Tafel liegt.

38. Verfahren nach Anspruch 32, dadurch gekennzeichnet, daß die Gate elektrode (20) des MOS-Transistors einen einlagigen Film aus einem Material enthält, das mehr als 90% Aluminium aufweist.

39. Verfahren nach Anspruch 38, dadurch gekennzeichnet, daß die isolie rende Platte oder Tafel während der Ionenimplantation auf eine Temperatur aufgeheizt wird, die unterhalb des niedrigsten Erweichungspunkts von Gate elektrode (20) und isolierender Platte oder Tafel liegt.

40. Verfahren nach Anspruch 32, dadurch gekennzeichnet, daß die Gate elektrode (20) des MOS-Transistors aus einem mehrlagigen Film besteht, der eine Schicht aus einem Material aufweist, das mehr als 90% Aluminium ent hält.

41. Verfahren nach Anspruch 40, dadurch gekennzeichnet, daß die isolie rende Platte oder Tafel während der Ionenimplantation auf eine Temperatur aufgeheizt wird, die unterhalb des niedrigsten Erweichungspunkts von Gate elektrode (20) und isolierender Platte oder Tafel liegt.

42. Verfahren nach einem der Ansprüche 36, 37, 39 und 41, dadurch ge kennzeichnet, daß die isolierende Platte oder Tafel aus Kalknatronglas (soda- lime glass bzw. Natronkalkglas) hergestellt ist.

43. Verfahren nach Anspruch 33, dadurch gekennzeichnet, daß der Wider stand der Halbleiterschicht vom ersten Leitungstyp und der Widerstand der Halbleiterschicht vom zweiten Leitungstyp gleichzeitig verringert werden.

44. Verfahren nach Anspruch 33, dadurch gekennzeichnet, daß der Wider stand der Halbleiterschicht vom ersten Leitungstyp und der Widerstand der Halbleiterschicht vom zweiten Leitungstyp separat bzw. zu getrennten Zeiten verringert werden.

45. Dreidimensionales Schaltungselement mit einer Mehrzahl von Halblei tereinrichtungen, die auf einer Basis (1) schichtförmig oder übereinanderlie gend angeordnet sind, wobei jede Halbleitereinrichtung eine oder mehrere Halbleiterschichten (6, 7, 10, 28, 29, 30) mit geringem spezifischem Widerstand aufweist, die mit einem Verunreinigungselement dotiert sind, dadurch ge kennzeichnet, daß in wenigstens eine der Halbleiterschichten zur Verringe rung ihres Widerstandes Ionen (12) implantiert sind.

46. Dreidimensionales Schaltungselement nach Anspruch 45, dadurch ge kennzeichnet, daß die Basis (1) ein Halbleiter ist.

47. Dreidimensionales Schaltungselement nach Anspruch 45, dadurch ge kennzeichnet, daß die Basis (1) eine isolierende Platte oder Karte ist.

48. Dreidimensionales Schaltungselement nach Anspruch 46 oder 47, da durch gekennzeichnet, daß die genannte eine der Halbleiterschichten eine Verbindung (34) innerhalb der Halbleitereinrichtungen und/oder eine Verbin dung (35) zwischen den Halbleitereinrichtungen bildet.

49. Dreidimensionales Schaltungselement nach Anspruch 45, dadurch ge kennzeichnet, daß das Verunreinigungselement in die genannte eine der Halb leiterschichten eingebracht wird, bevor in diese Ionen (12) implantiert werden.

50. Dreidimensionales Schaltungselement nach Anspruch 45, dadurch ge kennzeichnet, daß vor der Implantation von Ionen (12) in die genannte eine der Halbleiterschichten kein Verunreinigungselement in die genannte eine der Halbleiterschichten eingebracht wird, sondern daß während der Implantation von Ionen (12) auch das Verunreinigungselement in die genannte eine der Halb leiterschichten hineingebracht wird, um den Widerstand dieser Halbleiter schicht zu verringern.

51. Dreidimensionales Schaltungselement mit einer Mehrzahl von Halblei tereinrichtungen, die auf einer Basis (1) schichtförmig angeordnet sind, wobei jede Halbleitereinrichtung eine oder mehrere kristalline Halbleiterschichten mit niedrigem spezifischem Widerstand aufweist, die mit einem Verunreini gungselement dotiert sind, dadurch gekennzeichnet, daß in wenigstens eine der Halbleiterschichten (6, 7, 10, 28, 29, 30) Ionen (12) implantiert sind, um einerseits den Widerstand dieser Halbleiterschicht zu reduzieren und anderer seits diese Halbleiterschicht zu kristallisieren.

52. Dreidimensionales Schaltungselement nach Anspruch 51, dadurch ge kennzeichnet, daß die Basis (1) ein Halbleiter ist.

53. Dreidimensionales Schaltungselement nach Anspruch 51, dadurch ge kennzeichnet, daß die Basis (1) eine isolierende Platte oder Karte ist.

54. Dreidimensionales Schaltungselement nach Anspruch 52 oder 53, da durch gekennzeichnet, daß wenigstens die genannte eine der Halbleiter schichten eine Verbindung (34) innerhalb der Halbleitereinrichtungen und/oder eine Verbindung (35) zwischen den Halbleitereinrichtungen bildet.

55. Dreidimensionales Schaltungselement nach Anspruch 51, dadurch ge kennzeichnet, daß das Verunreinigungselement in die genannte eine der Halb leiterschichten eingebracht wird, bevor in diese Schicht Ionen (12) implantiert werden.

56. Dreidimensionales Schaltungselement nach Anspruch 51, dadurch ge kennzeichnet, daß vor der Implantation von Ionen (12) in die genannte eine der Halbleiterschichten kein Verunreinigungselement in die genannte eine der Halbleiterschichten eingebracht wird, sondern daß gleichzeitig während der Io nenimplantation (12) das Verunreinigungselement der genannten einen der Halbleiterschichten zugeführt wird, um deren Widerstand zu verringern.