DE4133820A1 - Verfahren zur herstellung von halbleiterelementen - Google Patents

Verfahren zur herstellung von halbleiterelementen

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Description

Stand der Technik
Die Erfindung betrifft ein Verfahren zur Herstel­ lung von Halbleiterbauelementen, insbesondere Di­ oden.
Aus der DE-OS 38 15 615 ist ein Verfahren zur Her­ stellung einer hochsperrenden Leistungsdiode be­ kannt, bei dem die Dotierung des Halbleitermateri­ als durch Diffusion erfolgt. Ein Halbleiterkörper wird an seinen beiden Hauptoberflächen mit Bor be­ ziehungsweise mit Phosphor belegt und dann werden diese beiden Dotierungssubstanzen in einem ersten Diffusionsschritt durch Erwärmen des so belegten Halbleiterkörpers auf eine bestimmte Diffusionstem­ peratur gebracht, bis eine bestimmte Diffusions­ tiefe vorliegt. Es ist ferner bekannt, zum Aufbrin­ gen der Dotierstoffe Dotierfolien zu verwenden, die auf den Halbleiterkörper aufgelegt werden. Ge­ eignete Bedingungen für den ersten Diffusions­ schritt sind eine Diffusionstemperatur von zum Bei­ spiel 1200°C und eine Diffusionszeit von 30 Stun­ den unter oxidierender Atmosphäre. An diesen Diffu­ sionsprozeß schließt sich ein Getterprozeß an, der für eine ausreichend hohe Ladungsträgerlebensdauer sorgt. Anschließend werden auf die beiden freilie­ genden Oberflächen des Halbleiterkörpers dünne Me­ tallschichten aufgebracht, wobei sich die Art der Metallschichten nach dem Einsatzgebiet richtet. Für Lötvorgänge ist zum Beispiel die Schichtfolge Al/Ni (Aluminium/Nickel) oder Cr/Ni/Ag (Chrom/Nickel/Sil­ ber) geeignet. Anschließend wird der Halbleiterkör­ per durch Sägen oder andere Trennverfahren in ein­ zelne Chips unterteilt. Nach der Zerteilung werden die einzelnen Chips zwischen jeweils zwei An­ schlüsse gelötet, die vorzugsweise aus Kupfer be­ stehen. Nach diesem Lötvorgang sind beide Chip- Stirnflächen durch das Lot und die Anschlüsse voll­ ständig abgedeckt. Der beim Zersägen seitlich frei­ gelegte und durch den Sägevorgang beschädigte pn- Übergang wird anschließend zum Beispiel naßchemisch in heißer Kalilauge oder im Plasma geätzt, um die Beschädigungen abzutragen. Aufgrund der Abdeckung der Chip-Stirnflächen durch das Lot und die An­ schlüsse sind diese während des Ätzvorgangs gegen Abtragung geschützt. Anschließend kann die fertige Leistungsdiode zum Beispiel mit Kunststoff umhüllt werden, so daß sie passiviert und gegenüber Umge­ bungseinflüssen geschützt ist. Erst wenn so die fertig montierte und verpackte Leistungsdiode fer­ tiggestellt ist, kann sie elektrisch gemessen und damit geprüft werden.
Für die Herstellung von Zener-Dioden sind folgende Verfahren bekannt:.
Bei Mesa-Dioden wird ein Herstellungsverfahren mit Epitaxie- und Fotolithographie-Schritten angewen­ det. Ferner werden V-förmige Gräben geätzt, wobei die gesamte Herstellung unter Reinraumbedingungen durchgeführt wird. Die Einhaltung der Reinraumbe­ dingungen führt zu relativ hohen Kosten. Zur Her­ stellung von Schottky-Dioden werden ebenfalls Fo­ tolithographie-Schritte und Reinraumbedingungen benötigt. Kritisch für eine Serienfertigung ist auch der Kontakt zwischen Metall und Silicium (Si), da dieser einen sehr gut definierten Zustand der Si-Oberfläche bedingt. Schottky-Dioden weisen re­ lativ hohe Sperrströme auf und sind nicht impuls­ fest.
Schließlich ist es bei der Herstellung von Planar- Dioden ebenfalls bekannt, daß Epitaxie-Schichten sowie Fotolithographie-Schritte unter Reinraumbe­ dingungen notwendig sind.
Bei bekannten Verfahren zur Herstellung hochsper­ render Dioden werden zunächst im Diffusionsverfah­ ren die gewünschten Dotierungen erzeugt und an­ schließend beide Waferseiten zum Beispiel mit Ni/Au (Nickel/Gold) metallisiert. Anschließend werden beide Seiten zum Schutz der Metallisierung gegen­ über den weiteren nachfolgenden Verfahrensschrit­ ten, mit Lack versehen. Anschließend wird ein Ra­ ster gesägt, wobei die Trennschnitte aufgrund einer speziellen Säge V-Form erhalten. Es folgt dann eine Säure-Ätzung innerhalb der Gräben. Schließlich wird zum Passivieren eine Auffüllung der Gräben mit Po­ lyimid-Lack mittels einer Rakel vorgenommen. An­ schließend wird der Lack auf der Metallisierung durch Plasmastripper entfernt. Letztlich erfolgt dann noch ein Vereinzeln durch Sägen.
Vorteile der Erfindung
Das erfindungsgemäße Herstellungsverfahren mit den im Hauptanspruch genannten Merkmalen hat demgegen­ über den Vorteil, daß anstelle einer Diffusion das Silicium-Verschmelzungs-Verbindungsverfahren (Sili­ con-Fusion-Bonding, SFB) eingesetzt wird, das deut­ lich niedrigere Temperaturen für wesentlich kürzere Zeiten benötigt. Ferner erfolgt die Metallisierung beim Gegenstand der Erfindung erst am Ende des Pro­ zesses, was dazu führt, daß die pn-Übergänge insbe­ sondere auch durch thermische Oxidation passiviert werden können. Dies ist nicht mehr möglich, wenn sich bereits Metall auf dem Wafer befindet. Beim Gegenstand der Erfindung ist es im allgemeinen mög­ lich, höhere Temperaturen für die Passivierung zu­ zulassen. Beim Überätzen der Gräben (pn-Übergänge) besteht überdies beim Gegenstand der Erfindung nicht die Gefahr, daß Metall angegriffen wird da noch keine Metallisierung vorhanden ist. Dies könnte bei dem geschilderten, bekannten Lack-Ab­ deckverfahren erfolgen, wenn der Lack nicht hinrei­ chend dicht ist oder die Lackhaftung nicht aus­ reicht. Erfindungsgemäß werden also zunächst min­ destens zwei Halbleiterkörper unterschiedlichen Leitungstyps (p-Leitung, n-Leitung) nach dem SFB- Verfahren miteinander verbunden. Es erfolgt dann ein Separieren einer Vielzahl von Halbleiterelemen­ ten durch Erzeugung von Gräben, deren Tiefe min­ destens bis zum pn-Übergang reicht. Vorzugsweise Durchdringen die Gräben einen der beiden Halblei­ terkörper vollständig und setzen sich im zweiten Halbleiterkörper derart fort, daß nur ein Teilab­ schnitt der gesamten Dicke dieses Halbleiterkörpers von den Gräben durchsetzt wird. Durch anschließen­ des Passivieren der seitlich durch die Gräben frei­ gelegten pn-Übergänge wird ein Schutz erzeugt. Dann werden die Oberflächen der Halbleiterkörper metal­ lisiert und schließlich eine Vereinzelung der Halb­ leiterelemente vorgenommen. Vorzugsweise kann nach dem Passivieren, das heißt, dem Auffüllen der Grä­ ben zum Beispiel mit einem Polyimid-Lack, ein Schleifverfahren zur Einebnung der Oberflächen der Halbleiterkörper durchgeführt werden. Wäre bereits eine Metallisierung vorhanden - wie das beim Stand der Technik der Fall ist - so dürfte kein der Passi­ vierung dienender Polyimid-Lack auf den bereits me­ tallisierten und durch Lack geschützten Flächen verbleiben. Dies bedeutet jedoch, daß keine Mög­ lichkeit der mechanischen Entfernung mehr besteht, das heißt, das genannte Schleifverfahren könnte beim Gegenstand des Standes der Technik nicht durchgeführt werden. Beim Gegenstand der Erfindung besteht überdies der Vorteil, daß die Lötfähigkeit der Metallisierung nicht beeinträchtigt oder gar unmöglich wird. Dies kann jedoch beim Gegenstand des Standes der Technik dadurch erfolgen, daß Po­ lyimid-Reste verbleiben oder - wenn die Goldschicht nicht völlig dicht ist - es kann durch Plasmastrip­ pen das Benetzungsverhalten des Nickels (Ni) beim Lötprozeß verschlechtert werden. Überdies muß bei den bekannten Diffusionsverfahren die Waferdicke möglichst gering gewählt werden, was nur eine ge­ ringe mechanische Stabilität beim Handling zur Folge hat. Beim Gegenstand der Erfindung ist es hingegen möglich, auch Halbleiterkörper entspre­ chender Dicke und Stabilität einzusetzen, da nach dem SFB-Verfahren gearbeitet wird. Der Gegenstand der Erfindung verlangt nicht den Einsatz spezieller Sägen (die zum Beispiel für die Erstellung V-förmi­ ger Gräben erforderlich sind). Es sind Standard­ sägen für die Separations- und Trennprozesse ein­ setzbar. Der Gegenstand der Erfindung verlangt auch keine aufwendigen fotolithographischen Pro­ zeßschritte. Überdies ist für die Waferprozessie­ rung kein Reinraum erforderlich. Der SFB-Pro­ zeßschritt kann unter einer Laminar-Flow-Box oder einer geeigneten abgeschlossenen Apparatur durchge­ führt werden. Die SFB-Technik führt gegenüber Dif­ fusionsprozessen zu wesentlich geringeren Herstel­ lungskosten. Beim Gegenstand der Erfindung ist es ferner möglich, Gräben mit im wesentlichen senk­ rechten Wandungen zu erstellen, die erheblich weni­ ger Waferfläche als die aus dem Stand der Technik bekannten V-förmigen Gräben benötigen. Diese erfin­ dungsgemäß nur sehr schmalen Trenngräben zwischen den einzelnen Halbleiterelementen (Chips) sparen jedoch nicht nur Silicium-Fläche, sondern sie kön­ nen auch mit konventionellen Sägen und mit hoher Schnittgeschwindigkeit angelegt werden. Ferner sind sie sehr einfach mit Lacken, wie zum Beispiel Poly­ imiden, wieder auffüllbar, um eine plane Oberfläche für die nachfolgende Metallisierung zu schaffen. Vorteilhaft sind Grabenbreiten zwischen 100 µm bis 150 µm nach Durchführung des Ätzprozesses. Ferner ist es vorteilhaft, wenn bei den Wafern eine <111<­ Orientierung vorgesehen wird, da die Waferober­ flächen relativ zu den vorzugsweise gesägten Gräben in Kalilauge nur extrem schwach angeätzt (gedünnt) werden. Es kann daher auf eine teure Oberflächen­ maskierung des Wafers während des Überätzens der Gräben in Lauge verzichtet werden. Da durch die SFB-Methode an den pn-Übergängen bereits eine hohe Borkonzentration zu finden ist (zum Beispiel <1019cm-3) wird der Ätzprozeß dort automatisch ge­ stoppt. Durch die freie Wahl der Dicke der Wafer, zum Beispiel des p⁺-Wafers, kann - wie bereits er­ wähnt - eine ausreichende mechanische Stabilität für das Waferhandling auch für größere Waferdurchmesser als zum Beispiel 100 mm gewährleistet werden. Dies wird erfindungsgemäß nicht durch drastisch ver­ längerte Diffusionszeiten erkauft. Ferner kann die relativ große Dicke zum Beispiel des p⁺-Wafers als Wärmepuffer für Leistungsdioden (insbesondere im Impulsbetrieb) genutzt werden. Durch die "wählbare" mechanische Stabilität des Wafersystems ist es auch möglich, die Metallisierung in einem Simultan-Sput­ ter-Durchlaufverfahren durchzuführen. Beide Seiten des Wafersystems werden simultan in einer Schicht­ folge beschichtet, wobei aufgrund des Durchlaufver­ fahrens mit einer Durchlaufanlage vollautomatisch gearbeitet werden kann. Das genannte Sputter-Metal­ lisierungsverfahren ist mit speziellen Metallen und Metallfolgen - wie beim Gegenstand der Erfindung vorliegend - gerade auf nicht polierten Si-Ober­ flächen, also auch auf den beim erfindungsgemäßen Herstellungsverfahren geschliffenen Si-Oberflächen bestens geeignet. Besonders vorteilhaft ist es, daß aufgrund der Erfindung die einzelnen Chips bereits nach dem Vereinzeln (Sägen oder andere Trennverfah­ ren) elektrisch gemessen werden können, da die Chips schon in diesem Zustand passiviert sind. Der­ artig passivierte Chips können auch ohne Einzelmon­ tage und -Verpackung (wie das im Gegensatz dazu beim Stand der Technik notwendig ist) direkt in einen geeigneten Kühlkörper eingelötet werden. Das erfindungsgemäße Herstellungsverfahren eignet sich sowohl für die Erstellung von hochsperrenden Lestungsdioden als auch von Zenerleistungsdioden. Besonders rationell kann gearbeitet werden, da Wafer mit großen Durchmessern, zum Beispiel von 150 mm einsetzbar sind, ohne daß länger dauernde Diffusionsschritte auftreten.
Nach einer Weiterbildung der Erfindung wird das Si­ licium-Verschmelzungs-Verbindungsverfahren vorzugs­ weise bei Temperaturen über 1000°C für mehr als eine Stunde, insbesondere bei 1080°C für zwei Stun­ den unter Stickstoffatmosphäre, durchgeführt. Die Separation der einzelnen Halbleiterelemente (Chips) durch das Einbringen von Gräben erfolgt vorzugs­ weise durch Einsägen. Wie bereits erwähnt, wird die Tiefe der Sägeschnitte derart gewählt, daß der eine Wafer vollständig und der andere Wafer teilweise zersägt beziehungsweise eingesägt wird. Die Ätzung zum Abtragen der durch den Sägevorgang erfolgten Beschädigung der pn-Übergänge wird bevorzugt naßchemisch, insbesondere mit heißer Kalilauge, durchgeführt.
Für das Passivieren sind verschiedene Varianten durchführbar: Das Passivieren kann mit in die Grä­ ben eingebrachten Polyesterimid-Lack oder derglei­ chen erfolgen. Dieser Lack kann mit Wasser verdünnt werden. Das Passivieren ist auch durch thermisches Oxidieren, insbesondere bei über 1000°C, und an­ schließendes Einbringen von Lack, insbesondere Po­ lyesterimid-Lack, möglich. Das Passivieren ist auch durch Abscheidung einer Substanz, insbesondere mit­ tels eines pyrolytischen Abscheideverfahrens, vor­ zugsweise durch Abscheiden von Silicium-Nitrid, möglich. Schließlich kann das Passivieren auch durch Einbringen von Polyimid-Lack in die Gräben erfolgen.
Nachdem vor dem Metallisieren die Oberfläche des aus den beiden Wafern gebildeten Wafersystems durch einen mechanischen Schleifprozeß derart abgetragen wurde, daß nur noch das reine Wafermaterial vorhan­ den ist, wird Metall auf die Oberfläche aufgedampft und/oder aufgesputtert. Wie erwähnt, werden vor­ zugsweise die Oberflächen beider Wafer gleichzeitig metallisiert.
Beim anschließenden Vereinzeln der Chips durch Her­ austrennen aus dem Wafersystem werden die erforder­ lichen Trennfugen innerhalb der durch Passivieren gefüllten Gräben derart ausgebildet, daß sie beide Wafer vollständig durchsetzen und Passivierungsma­ terial zum Abdecken der Seitenflanken der Halblei­ terelemente (zum Schutze der pn-Übergänge) stehen bleibt. Diese Trennfugen werden vorzugsweise durch Zersägen des Wafersystems erstellt. Sie haben parallel verlaufende Schnittkanten und benötigen daher nur wenig Raum.
Zeichnung
Die Erfindung wird im folgenden anhand der Figuren näher erläutert. Es zeigt
Fig. 1 Abschnitte zweier Wafer, die miteinander zu verbinden sind,
Fig. 2 die nach dem Silicium-Verschmelzungs-Ver­ bindungsverfahren (SFB) zusammengefügten Wafer gemäß 1,
Fig. 3 in das Wafersystem eingebrachte Gräben zur Separation einer Vielzahl von Halbleitere­ lementen (Chips),
Fig. 4 Verbreiterung der Gräben durch ein Ätzver­ fahren,
Fig. 5 Passivierung der durch die Gräben freige­ legten pn-Übergänge durch Einbringen eines Lacks,
Fig. 6 das Wafersystem mit durch mechanisches Schleifen eingeebneter Oberfläche,
Fig. 7 das Wafersystem mit auf die Oberflächen aufgebrachter Metallisierung,
Fig. 8 das Wafersystem mit Trennschnitten zum Heraustrennen der einzelnen Halbleitere­ lemente und
Fig. 9 ein Diagramm, das bei einer nach dem er­ findungsgemäßen Verfahren hergestellten Diode den Einfluß der p⁺-Dicke auf die Flußspannung zeigt.
Beschreibung eines Ausführungsbeispiels
Anhand der Figuren wird nachfolgend das Verfahren zur Herstellung von Halbleiterbauelementen, nämlich am Beispiel einer hochsperrenden PIN-Leistungsdi­ ode, erläutert. Ausgangsmaterial sind zwei Wafer 1 und 2 aus Silicium, die eine Orientierung <111< aufweisen. Bei dem Wafer 1 handelt es sich um einen sogenannten n-Typ mit einer Gesamtdicke von 245 µm. Er weist eine Schicht 3 mit einer Dicke von 170 µm auf, wobei die Dotierung n<1·1020cm-3 (n⁺-Typ; Phosphor) ist. Ferner ist eine Schicht 4 mit einer Dicke von 75 µm mit n=7·1013cm-3 vor­ gesehen. Beim Wafer 1 handelt es sich somit um einen sogenannten Rückseiten-diffundierten Wafer.
Der Wafer 2 ist homogen dotiert, er weist eine Dicke von 350 µm auf und ist ein p-Typ mit p=8·1019cm-3 (Bor). Die Oberflächen 5 und 6 der Wafer 1 und 2 sind poliert.
Die Wafer 1 und 2 werden einer RCA-Reinigung unter­ zogen, bevor sie miteinander verbunden werden. Das Verbinden erfolgt in partikelfreier Atmosphäre (La­ minar-Flow-Box oder entsprechender Apparatur) mit einer Temperaturbehandlung von 1080°C, zwei Stunden in N2-Atmosphäre nach dem Silicium-Fusion-Bonding (SFB, Silicium-Verschmelzungs-Verbindungsverfah­ ren). Die miteinander verbundenen Wafer 1 und 2 sind in der Fig. 2 als nunmehr entstandenes Wafer­ system 7 dargestellt.
Der Wafer 2 (p⁺-Wafer) kann - ebenso wie der Wafer 1 - einen Durchmesser von zum Beispiel 150 mm haben. Gegenüber der vorstehenden Angabe kann er auch dün­ ner gewählt werden, wenn er zum Beispiel lediglich einen Durchmesser von 100 mm aufweist. Eine Dicke von zum Beispiel 250 µm wäre dann ausreichend. Der Wafer 2 sorgt für eine mechanische Stabilität beim Handling des Wafersystems 7.
Gemäß Fig. 3 wird das Wafersystem 7 in eine Viel­ zahl von Halbleiterelementen (Chips 8) durch Erzeu­ gung von Gräben 9 separiert. Dies erfolgt mit einer üblichen Si-Säge mit Diamantsägeblatt. Das durch das Sägen gebildete Raster wird entsprechend der gewünschten Diodenfläche, zum Beispiel 3,8 mm×3,8 mm in Kantenlänge, gewählt. Die Tiefe des Säge­ schnittes beträgt im dargestellten Ausführungsbei­ spiel ca. 260 µm; sie ist so tief, daß in den unte­ ren p⁺-Wafer 2 mit eingesägt wird. Mithin werden die pn-Übergänge freigelegt. Die Breite der Gräben beträgt ca. 30 µm bis 35 µm.
Im nachfolgenden Verfahrensschritt (Fig. 4) werden die durch das Sägen seitlich freigelegten und dabei beschädigten pn-Übergänge naßchemisch, insbesondere in heißer Kalilauge (zum Beispiel 30% KOH bei 80°C, 25 Min.) geätzt, um die Beschädigungen abzutragen. Dies führt zu einem seitlichen Abtrag von ca. 30 µm. Durch das Entfernen eines seitlichen Bereichs von ca. 30 µm sind alle Beschädigungen mit Sicherheit beseitigt, so daß die entstehende Diode später dann auch bei hohen Sperrspannungen (zum Beispiel 750V) nur kleine Leckströme aufweist. Die Kalilauge ätzt die <111<-Flächen relativ zu allen anderen Orien­ tierungen am langsamsten, so daß beim seitlichen Abtragen der Gräben 9 die Oberflächen 10 und 11 des Wafersystems 7 so gut wie nicht abgetragen werden. Besteht eine Oberflächenrauhigkeit (geläppte Flä­ chen) so wird diese durch das Ätzen etwas ein­ geebnet. Beim Durchführen des Verfahrens mit einem seitlichen Ätzabtrag in den Gräben 9 von ca. 30 µm werden die geläppten Oberflächen 10 und 11 des Wa­ fersystems lediglich um ca. 5 µm abgetragen, so daß die Gesamtdicke des Wafersystems 7 lediglich um 10 µm abnimmt.
Nunmehr erfolgt ein Passivieren der durch die Grä­ ben 9 freigelegten pn-Übergänge und Auffüllen der entstandenen Gräben 9. Dies ist auf verschiedene Arten möglich:
  • a) Das Auffüllen der Gräben 9 erfolgt mit Polyes­ terimid-Lack 12. Dieser Lack wird mit Wasser ver­ dünnt, so daß seine Eigenschaften dem Verfahren sehr gut anpaßbar sind. Sofern eine Polyesterimid- Lackschicht aufgebracht wird, so sollte diese sehr dünn, vorzugsweise zwischen 5 µm und 15 µm sein, um eine Blasenbildung beim Aushärten zu vermeiden. Der Lack wird vorzugsweise auf die waagerecht mit den Gräben nach oben liegenden, verbundenen Wafer 1,2 aufgetropft und mit einer Rakel in die Gräben 9 verteilt. Wenn die Tiefe der Gräben 9 im Verhältnis zur Breite bei etwa 3:1 oder mehr liegt, werden die Graben 9 durch Kapillarwirkung sehr homogen aufge­ füllt. Dies wird unterstützt durch eine niedrige Viskosität und geeignete Oberflächenspannung des Lacks. Beides wird durch die Auswahl der Lösemittel gesteuert. Besonders vorteilhaft ist eine Mischung aus Wasser und N-Methylpyrrolidon (NMP) im folgen­ den Verhältnis: Polyesterimid 10% bis 20%, insbesondere 17%
    Wasser 40% bis 50%, insbesondere 50%
    NMP 30% bis 40%, insbesondere 33%.
Die Wafer 1, 2 werden für diesen Prozeßschritt vor­ zugsweise auf 70°C erwärmt. Durch die Kapillarwir­ kung in den Gräben 9 verteilt sich dort der Lack gleichmäßig, wobei die überätzten Bereiche sehr gut benetzt werden. Anschließend werden Wasser und Lös­ sungsmittel durch einstündige Temperaturbehandlung bei vorzugsweise 120°C ausgetrieben. Dies erfolgt vorzugsweise in Kontakt mit der Luftatmosphäre. Ist dieser Verfahrensschritt durchgeführt, so sind die pn-Übergänge passiviert. Um zusätzlich (wegen der nachfolgenden Metallisierung) die Gräben 9 auch noch vollständig aufzufüllen (einzuebnen), wird der beschriebene Vorgang des Auftragens und Trocknens von Polyesterimid-Lack mindestens noch einmal, nö­ tigenfalls noch zweimal wiederholt. Anschließend erfolgt dann ein Aushärten bei vorzugsweise 260°C für vier Stunden.
  • b) Das Passivieren kann auch durch thermisches Oxi­ dieren und Auffüllen der Gräben 9 durch Lack, ins­ besondere Polyesterimid-Lack, erfolgen. Da in die­ sem Verfahrensstadium noch keine Metallisierung aufgebracht ist, kann ein Hochtemperaturprozeß, wie ihn die thermische Oxidation darstellt, durchge­ führt werden. Vorzugsweise erfolgt dieser Prozeß bei 1000°C bis 1100°C, wobei sich eine Oxydschicht von etwa 1 µm bis 1,3 µm bildet. Anschließend wird ein- bis zweimal der vorstehend beschriebene Poly­ esterimid-Lack-Aufbringschritt zur Einebnung durch­ geführt.
  • c) Das Passivieren kann ferner durch ein CVD-Nitrid (Si3N4-Schicht durch ein pyrolytisches Abscheide­ verfahren) erfolgen. Silicium-Nitrid ist als beson­ ders gute Sperre gegen Na (Natrium) bekannt. Zum Auffüllen der Gräben nach dieser durchgeführten Passivierung ist dann wieder zum Beispiel das Auf­ tragen von Polyesterimid-Lack vorgesehen.
  • d) Schließlich kann das Passivieren und Planarisie­ ren auch mit Polyimid-Lack erfolgen. Dieser Lack wird auf das Wafersystem 7 aufgebracht und mit ei­ ner Rakel verteilt, wobei es in die Gräben 9 ge­ strichen wird. Anschließend erfolgt ein Aushärten bei mindestens 260°C. Prinzipiell kann mit dem Po­ lyimid-Lack ebenso vorgegangen werden wie unter Punkt b) und c).
Nach dem Passivieren und Planarisieren liegt der Zustand gemäß Fig. 5 vor. Nunmehr wird - gemäß Fig. 6 - die Oberfläche 10 des Wafersystems 7 durch einen mechanischen Schleifprozeß eingeebnet und so­ weit abgetragen, daß das Si-Material vollständig wieder frei liegt. Vorzugsweise erfolgt ein drei­ stufiger Prozeß mit einer automatischen Schleifma­ schine, bei dem die Oberfläche 10 von Stufe zu Stufe glatter wird und zum Abschluß ein Reinigungs­ schritt (mit DI-Wasser und "Bürste") erfolgt. Wurde zur Passivierung eine thermische Oxydation durchge­ führt (wie vorstehend beschrieben), dann wird auch die Oberfläche 11 des Wafersystems 7 geschliffen, so daß auch dort die Si-Oberfläche wieder vollstän­ dig freiliegt.
Im nachfolgenden Herstellungsschritt wird - gemäß Fig. 7 - auf die Oberflächen 10 und 11 Metall auf­ gebracht. Für dieses Metallisieren werden die Si- Oberflächen 10 und 11 durch einen Dipetch in Fluß­ säure von möglicherweise noch vorhandenem Oberflä­ chenoxyd befreit und dann anschließend mit Metall beschichtet. Diese Beschichtung kann durch Aufdamp­ fen oder Sputtern erfolgen. Bevorzugte Schichtfol­ gen sind als Haftschicht Cr (Chrom) oder Ti (Titan) (Schichtdicke 50 bis 100 nm) und als lötfähige Schicht Ni (Nickel) oder Ni-V (Nickel-Vanadium) (mit ca. 7-10% Vanadium, Schichtdicke 0,25 bis 1 µm). Als Schutzschicht beziehungsweise Schicht, die beim Lötprozeß als Flußmittel dient, ist Au (Gold) oder Ag (Silber) (Schichtdicke 20-100 nm) vorgesehen. Ganz besonders vorteilhaft ist es, wenn die Oberflächen 10 und 11 des Wafersystems 7 beid­ seitig simultan mit den gleichen Metallen besput­ tert werden. In einer ersten Station wird Cr (Chrom) durch Sputtern aufgebracht und anschließend in einer nächsten Station einer Durchlaufsputter­ anlage mit Vakuum- Ni-V (Nickel-Vanadium) durch Sputtern aufgebracht. In einer dritten Station wird bevorzugt Ag (Silber) durch Sputtern aufgebracht. Insgesamt kann dieses Aufbringen vollautomatisch in relativ kurzer Taktzeit mit hoher Präzision (hoher Gleichmäßigkeit) ablaufen. Das erfindungsgemäße Verfahren, bei dem gleichzeitig beide Seiten be­ schichtet werden, hat gegenüber den bekannten Ver­ fahren, bei denen die eine Waferseite und dann erst die andere Waferseite beschichtet werden, erhebli­ che Vorteile, da zum Beispiel gegenüber einem Be­ dampfen vermieden wird, daß eine fertig beschich­ tete Oberfläche beim Beschichten der anderen Ober­ fläche mit Metallen kontaminiert wird und dadurch die Lötfähigkeit in Frage gestellt ist. Auch wird verhindert, daß beim Beschichten der ersten Ober­ fläche bereits die zweite, noch nicht beschichtete Oberfläche kontaminiert wird, so daß dann dort spä­ ter die Metallschicht nicht mehr gut haftet. Das gleichzeitige Beschichten beider Seiten hat auch den Vorteil, daß kurz nach dem Überätzen mit Fluß­ säure beide Seiten behandelt werden, so daß keine Zeit vergeht, die bereits wieder zu einer Oxydation führen kann, wenn zum Beispiel die eine Seite be­ handelt und erst später die andere Seite beschich­ tet wird. Es ist nicht erforderlich, die aufge­ brachten Metallschichtfolgen beim Gegenstand der Erfindung mit einem anschließenden Tempe­ raturbehandlungsschritt (zum Beispiel 450°C-500°C) zu behandeln, da die durch Schleifen vorbe­ reiteten Si-Oberflächen 10 und 11 sehr gut für das Aufbringen dieser Metallisierung geeignet sind.
Im letzten Verfahrensschritt werden die einzelnen Chips 8 mittels Sägeschnitten 13 vereinzelt. Die durch die Sägeschnitte 13 gebildeten Trennfugen liegen derart innerhalb der durch das Passivieren gefüllten Gräben 9, daß sie beide Wafer 1 und 2 vollständig durchsetzen und Passivierungsmaterial 14 beidseitig der Trennfuge zum Abdecken der Sei­ tenflanken der Chips 8 (Abdecken der pn-Übergänge) stehen bleibt.
Nach dem Heraustrennen der einzelnen Halbleiterele­ mente (Chips 8) liegen Halbleiterbauelemente vor, die sofort elektrisch vorgemessen und somit geprüft werden können, ohne daß sie vorher montiert oder in ein Gehäuse eingebracht beziehungsweise ummantelt werden müssen.
Die verhältnismäßig große Dicke des Wafers 2 gemäß dem erfindungsgemäßen Herstellungsverfahren kann vorteilhaft für einen Wärmepuffer bei Leistungsdi­ oden im Impulsbetrieb genutzt werden. Die dabei in Kauf zu nehmende Erhöhung der Flußspannung UF kann - gemäß Fig. 9 - ohne weiteres akzeptiert werden. Die Figur zeigt den Verlauf der Flußspannung UF als Funktion des Stroms I. Zugrundegelegt wird ein Bau­ element mit einer Chipfläche von 14,2 mm2, einer n⁻- Dicke von 75 µm und einer n⁺-Dicke von 175 µm. Ange­ geben werden drei Kurvenverläufe mit den Parametern der p⁺-Dicke von 70 µm, 200 µm und 350 µm. Es ist er­ kennbar, daß eine Erhöhung der p⁺-Dicke von 200 µm auf 350 µm die Flußspannung UF bei I=100A um etwa nur 12 mV erhöht.
Das erfindungsgemäße Verfahren läßt sich selbstver­ ständlich sinngemäß auch auf andere Ausgangs-Si-Wa­ fer übertragen, zum Beispiel auf größere schwach dotierte Zonen im n-Wafer oder zur Herstellung von Zener-Leistungsdioden, wobei der n/n⁺-Wafer durch einen geeignet hoch homogen dotierten n-Wafer er­ setzt wird.
Es kann vorteilhaft sein, keine Vereinzelung der einzelnen Chips vorzunehmen, sondern die Nahordnung auf dem Wafersystem 7 teilweise zu erhalten. Dies kann insbesondere von Vorteil sein, wenn es sich bei den Chips um Zener-Dioden für Gleichrichter ei­ nes KFZ-Drehstromgenerators handelt. Bei Load dump- Belastung eines KFZ-Gleichrichters sind mindestens zwei Zener-Dioden in Rückwärtsrichtung parallel zu­ einander geschaltet. Um die Überlastung einer Ze­ ner-Diode zu vermeiden, muß die Differenz der Ze­ nerspannung der beiden Dioden minimal sein. Zur Minimierung dieser Differenz erfolgt üblicherweise ein Sortieren der einzelnen Chips in Spannungsklas­ sen und dann eine klassenweise Verwendung im Gleichrichter. Dieser Aufwand wird eingespart, wenn erfindungsgemäß benachbarte Chips 8 nach dem Sägen auf der Sägefolie bleiben und von da - nach einem elektrischen Meßschritt - direkt in den Gleichrich­ ter eingebaut werden. Die Nahordnung auf dem Wafer­ system 7 bleibt also dann im Hinblick auf den Ein­ satz im Gleichrichter erhalten. Da erfindungsgemäß die SFB-Methode eingesetzt wird und insofern ledig­ lich eine Streuung in der n-Mittelzone übrig bleibt, weichen die Zenerspannungen der erfindungs­ gemäß hergestellten Zenerdioden benachbarter Chips 8 nur minimal voneinander ab.
Durch das SFB-Verfahren besteht eine sehr gute Einflußnahmemöglichkeit auf die Trägerlebensdauer, also auf die Ladungsträgerrekombination und damit auf die Schaltzeit der Dioden sowie auf den sehr exakt zu definierenden pn-Übergang.

Claims (18)

1. Verfahren zur Herstellung von Halbleiterbauele­ menten, insbesondere Dioden, gekennzeichnet durch in nachfolgender Reihenfolge durchzuführende Schritte:
Verbinden zweier Halbleiterkörper (Wafer 1, 2) un­ terschiedlichen Leitungstyps (p, n) und geeigneter Dotierungen insbesondere zur Herstellung hoch sper­ render oder Zener-Dioden nach dem Silicium-Ver­ schmelzungs-Verbindungsverfahren (SFB),
- Separieren einer Vielzahl von Halbleiterelementen (Chips 8) durch Erzeugung von Gräben (9), deren Tiefe mindestens bis zu den pn-Übergängen reicht,
- Überätzen und Passivieren der seitlich durch die Gräben (9) freigelegten pn-Übergänge,
- Metallisieren der Oberflächen (10, 11) der Halblei­ terkörper und
- Heraustrennen der Halbleiterelemente aus den Halb­ leiterkörpern.
2. Verfahren nach Anspruch 1, dadurch gekennzeich­ net, daß das Silicium-Verschmelzungs-Verbindungs­ verfahren bei Temperaturen über 1000°C für mehr als eine Stunde, insbesondere bei 1080°C für zwei Stun­ den unter Stickstoffatmosphäre, durchgeführt wird.
3. Verfahren nach einem der vorhergehenden Anspru­ che, dadurch gekennzeichnet, daß das Separieren durch Einsägen der Wafer (1, 2) erfolgt.
4. Verfahren nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die Tiefe der Sä­ geschnitte derart gewählt wird, daß der Wafer (1) vollständig und der andere Wafer (2) teilweise zer­ sägt beziehungsweise eingesägt wird.
5. Verfahren nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die Sägeschnitte zum Abtragen der durch den Sägevorgang erfolgten Beschädigungen der pn-Übergänge durch Ätzung erwei­ tert werden.
6. Verfahren nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die Ätzung naß­ chemisch, insbesondere mit heißer Kalilauge, er­ folgt.
7. Verfahren nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß das Passivieren mit in die Gräben (9) eingebrachtem Polyesterimid- Lack oder dergleichen erfolgt.
8. Verfahren nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß der Polyesterimid- Lack zur Durchführung des Passivierungsvorgangs mit Wasser verdünnt wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeich­ net, daß der angesägte Wafer auf eine erhöhte Tem­ peratur - vorzugsweise 70°C - gebracht wird, bevor der Polyesterimid-Lack aufgebracht wird.
10. Verfahren nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß das Passivieren durch thermisches Oxydieren, insbesondere bei über 1000°C und anschließendem Einbringen von Lack, ins­ besondere Polyesterimid-Lack oder dergleichen, er­ folgt.
11. Verfahren nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß das Passivieren durch Abscheidung einer Substanz, insbesondere mit­ tels eines pyrolytischen Abscheideverfahrens, vor­ zugsweise durch Abscheiden von Silicium-Nitrid, er­ folgt.
12. Verfahren nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß das Passivieren mit in die Gräben (9) eingebrachtem Polyimid-Lack erfolgt.
13. Verfahren nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß vor dem Metalli­ sieren die Oberfläche (10 oder 10 und 11) des aus den beiden Wafern (1, 2) gebildeten Wafersystems (7) durch einen mechanischen Schleifprozeß derart abge­ tragen wird, daß nur noch das reine Wafermaterial vorhanden ist.
14. Verfahren nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß für das Metalli­ sieren Metall auf die Oberflächen (10, 11) aufge­ dampft und/oder aufgesputtert wird.
15. Verfahren nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die Oberflächen (10, 11) beider Wafer (1, 2) gleichzeitig metalli­ siert werden.
16. Verfahren nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die Oberflächen (10, 11) beider Wafer (1, 2) gleichzeitig metalli­ siert werden mit Haftschichten aus Chrom oder Ti­ tan, lötfähigen Schichten aus Nickel oder Nickel- Vanadium und Deckschichten aus Gold oder Silber.
17. Verfahren nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß beim Heraustrennen der Chips (8) die Trennfugen innerhalb der durch Passivieren gefüllten Gräben (9) derart ausgebildet werden, daß sie beide Wafer (1, 2) vollständig durchsetzen und Passivierungsmaterial (14) zum Ab­ decken der Seitenflanken der Halbleiterelemente (Chips 8) stehen bleibt.
18. Verfahren nach Anspruch 17, dadurch gekenn­ zeichnet, daß die Trennfugen durch Durchsägen des Wafersystems (7) erzeugt werden.
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