DE3902036A1

DE3902036A1 - Interface-steuerschaltungsanordnung mit ladung oder entladung der aktiven schaltung

Info

Publication number: DE3902036A1
Application number: DE3902036A
Authority: DE
Inventors: Kun-Ming Lee; Ching-Dong Hwang
Original assignee: Acer Inc
Current assignee: Ali Corp
Priority date: 1989-01-05
Filing date: 1989-01-25
Publication date: 1990-07-26
Also published as: GB2226922B; GB2226922A; GB8900369D0; CA1331214C; US4945264A

Description

Die Erfindung bezieht sich auf eine Interface-Steuerschal tungsanordnung nach dem Oberbegriff des Anspruches 1. Derartige Steuerschaltungen werden zur Interface-Steuerung zwischen logischen Systemen für die Nachrichtenkopplung (communication-handshaking) verwendet.

Interface-Steuerschaltungsanordnungen sind bekannt. Der Eingang einer Pufferschaltung A ist dabei geerdet. Wenn der Freigabeleitung (enable line) der Pufferschaltung eine "1" aufgegeben wird, erscheint am Ausgang eine "0". Es treten jedoch Schwierigkeiten auf, wenn der Ausgang der Pufferschal tung von einem Niedrig-Zustand in einen Hoch-Zustand angeho ben werden soll. Wenn die Freigabeleitung der Pufferschaltung sich von "1" auf "0" ändert, kann der Spannungswert des Ausganges der Pufferschaltung nicht sofort auf den Hoch- Zustand gebracht werden. Statt dessen beginnt die Spannungs quelle die Leitungsstreukapazität über einen Pull-up-Wider stand aufzuladen. Die Anstiegszeit zwischen Ausgangswerten der Spannung von 10% bis 90% ist dabei relativ hoch, nämlich in der Größenordnung von 500 Nanosekunden. Wenn die Schaltung zur Nachrichtenkopplung (communication interfacing) verwendet wird, muß die logische Schaltung auf einer Seite verhältnis mäßig lange warten (lang in Maßstäben der Elektronik), während die andere Seite bereits ihre Aufgabe ausgeführt hat und den Zustand signalisiert, in dem die Steuerleitung vom Niedrig-Zustand in den Hoch-Zustand geändert wird. Damit wird die Betriebsgeschwindigkeit und Leistungsfähigkeit eines digitalen Systems nachteilig beeinflußt.

Aufgabe der Erfindung ist es, eine Interface-Steuerschal tungsanordnung der gattungsgemäßen Art so auszugestalten, daß Strom aus einer Stromquelle oder einer Senke aktiv von der Pufferschaltung oder in die Pufferschaltung in der Schalt anordnung fließt, wenn der Ausgang aus der Pufferschaltung sich von einem Niedrig-Zustand in einen Hoch-Zustand oder von einem Hoch-Zustand in einen Niedrig-Zustand ändert, je nachdem, ob die positive oder die negative Logikschaltung betroffen ist, um eine wesentlich geringere Anstiegs- oder Abfalldauer zu erzielen.

Gemäß der Erfindung wird diese Aufgabe mit den Merkmalen des Kennzeichens des Anspruches 1 gelöst. Weitere Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.

Mit der Erfindung wird erreicht, daß die Nachrichtenkopplung (communication handshaking) innerhalb der logischen Systeme wesentlich effektiver und wirksamer erfolgt, und daß die Gesamt-Betriebsgeschwindigkeit und -Leistung des digitalen Systems verbessert wird.

Nachstehend wird die Erfindung in Verbindung mit der Zeich nung anhand eines Ausführungsbeispieles erläutert. Es zeigt:

Fig. 1 eine Interface-Steuerschaltung nach dem Stande der Technik,

Fig. 2 eine Kurvenform, die die Anstiegszeit darstellt, wenn der Ausgang der Interface-Steuerschaltung nach dem Stande der Technik von einem Niedrig-Zustand in einen Hoch-Zustand übergeht,

Fig. 3 ein digitales System mit den Interface-Steuerschal tungen nach der Erfindung,

Fig. 4 eine Kurvenform, die die Anstiegszeit darstellt, wenn der Ausgang der Interface-Steuerschaltung nach der Erfindung von dem Niedrig-Zustand in den Hoch-Zustand übergeht, und

Fig. 5 ein digitales System mit einer bevorzugten Ausfüh rungsform einer Interface-Steuerschaltung mit negativer Logikschaltung nach der Erfindung.

Nach Fig. 1 (Stand der Technik) ist der Eingang der Inter face-Steuerschaltung einer Pufferschaltung A geerdet. Wird auf der Freigabeleitung (ENABLE line) eine "1" in die Pufferschaltung A gegeben, tritt eine "0" am Ausgang der Pufferschaltung A auf. Ändert die Steuerleitung der Puffer schaltung A den Zustand von "1" nach "0", kann hierbei der Spannungspegel des Pufferschaltungsausganges nicht sofort den Hoch-Zustand annehmen. Die Spannungsquelle Vcc beginnt die Leitungsstreukapazität C _s über einen Pull-up-Widerstand R ₁ aufzuladen. Die Zeitdauer von t ₁ (der Ausgang beträgt 10% der Spannung Vcc) bis t ₂ (der Ausgang beträgt 90% der Spannung Vcc) dauert etwa 3R ₁ C _s R ₁ hat beispielsweise einen Wert von 3,3 kOhm, C _s einen Wert von etwa 50 pF, so daß die Anstiegs dauer 3 × 3,3 × 10³ × 500 × 10^-12 (also etwa 500 Nanosekun den) beträgt.

In Fig. 3 ist eine Interface-Steuerschaltung zwischen zwei logischen Schaltungen angeordnet, die mit Logik 1 und Logik 2 bezeichnet sind. Der wesentliche Unterschied zu der Anordnung nach Fig. 1 besteht darin, daß ein Inverter 1, eine Verzöger ungseinrichtung 2 und ein ODER-Gatter 3 vorgesehen sind, die innerhalb eines gestrichelten Kästchens dargestellt sind und die zwischen Logik 1 bzw. Logik 2 und einen Pufferspeicher 4 geschaltet sind. Der Eingang des Inverters ist mit einer Logikschaltung wie auch mit dem Eingang der Verzögerungsein richtung und einem der Eingangsanschlüsse des ODER-Gatters 3 verbunden. Der Ausgang des Inverters 1 ist an den Eingang der Pufferschaltung 4 gelegt, während der Ausgang des ODER- Gatters 3 mit der Freigabeleitung der Pufferschaltung 4 verbunden ist.

Der Ausgang der Pufferschaltung 4 ist an eine Spannungsquelle Vcc über einen Pull-up-Widerstand R ₁ gelegt. Der Ausgang der Pufferschaltung 4 ist ferner mit der Logikschaltung über eine Leseleitung gekoppelt, um die Logikschaltung in der Weise zu nutzen, daß der Zustand des Ausganges der Pufferschaltung 4 festgestellt wird. Die Logikschaltung 2 verwendet die gleiche Interface-Steuerschaltung wie die Logikschaltung 1, wie in Fig. 3 dargestellt ist; alternativ kann auch eine herkömmli che Interface-Schaltung anstelle der Logikschaltung 2 verwendet werden, wenn die Anstiegsdauer für die Logikschal tung 2 nicht von ausschlaggebender Bedeutung ist.

Wenn die Logikschaltung 1 eine "1" abgibt, invertiert der Inverter 1 die "1" in eine "0", und der Ausgang des ODER- Gatters 3 ist eine "1", die die Pufferschaltung 4 steuert bzw. wirksam macht, so daß der Ausgang der Pufferschaltung eine "0" wird, und die Logikschaltung 2 kann den Zustand der Logikschaltung 1 über die Leseleitung feststellen. Wenn die Logikschaltung 1 ihren Ausgang in eine "0" ändert und damit eine Änderung ihres Zustandes signalisiert, reversiert der Inverter 1 seinen Eingang in eine "1", und ein Eingang in das ODER-Gatter wird eine "0". Da die Verzögerungseinrichtung 2, deren Verzögerungszeit z.B. etwa 10 Nanosekunden beträgt, den vorausgehenden Eingang, nämlich eine "1", in die Verzöger ungseinrichtung verzögert hat, steht eine "1" am Ausgang der Verzögerungseinrichtung 2, die mit dem anderen Eingang des ODER-Gatters 3 verbunden ist, eine bestimmte Zeitdauer lang an. Deshalb bleibt die Freigabeleitung der Pufferschaltung 4 immer noch wirksam und eine "1" tritt am Ausgang der Puffer schaltung auf, die die Leitungsstreukapazität aktiv ändert. Damit wird die Anstiegsdauer von einem Niedrig-Zustand in einen Hoch-Zustand erheblich reduziert, wie die Fig. 4 zeigt, so daß die Logikschaltung 2 die Änderung des Zustandes in der Logikschaltung 1 wesentlich früher erfährt und sich anschlie ßende Aktionen mit höherer Geschwindigkeit durchgeführt werden können. Dies ergibt eine wesentlich wirksamere und bessere Methode des Austausches von Nachrichten bzw. Daten zwischen den logischen Schaltungen und eine Erhöhung der gesamten Betriebsgeschwindigkeit und Leistung des digitalen Systems.

Die Anstiegsdauer kann wie folgt berechnet werden:

Q = CV
It = CV
t = CV/I

wobei Q die akkumulierten Ladungen in der Leitungsstreukapa zität C _s in Farad , V die Spannung an C _s, I die Stromstärke des durch C _s fließenden Stromes in Ampere, und t die An stiegsdauer für C _s zur Anderung von einem Niedrig-Zustand in einem Hoch-Zustand angibt. Mit TTL-Logikgattern ist der Hoch-Zustand als innerhalb der Werte 2,8 V-5,0 V liegend definiert, der Niedrig-Zustand innerhalb der Werte von 0 V-0,8 V, und der Ausgangs-Antriebsstrom der Pufferschaltung 4 beträgt etwa 15 mA. Wird V mit 3 V und C _s mit 50 pF festge legt, beträgt die Anstiegsdauer etwa:

t = CV/I = 50 × 10^-12 × 3/15 × 10^-3 = 10 Nanosekunden,

wie in Fig. 4 gezeigt; dies ist eine wesentlich geringere Anstiegsdauer als sie mit einer Anordnung nach Fig. 1 erzielt werden kann.

Die erforderliche Verzögerungsdauer der Verzögerungseinrich tung 2 hängt von der Ausgangs-Antriebskapazität der Puffer schaltung 4 ab. Je größer die Antriebskapazität der Puffer schaltung ist, desto kleiner kann die Verzögerungsdauer sein, und umgekehrt.

Vorliegende Erfindung kann auch im Betrieb mit negativer Logikschaltung, wie in Fig. 5 dargestellt, verwendet werden, bei dem der Inverter nicht vorhanden und ein Pull-down-Wider stand R ₂ vom Ausgang der Pufferschaltung mit Erde verbunden ist. Wenn der Ausgang der Pufferschaltung von einer "1" in eine "0" verschoben wird, entladen sich die in der Leitungs streukapazität C _s gespeicherten Ladungen rasch durch die Pufferschaltung, wodurch eine wesentlich raschere Verschie bung vom Hoch-Zustand in den Niedrig-Zustand erzielt wird, so daß eine wesentlich kürzere Abfallzeit erhalten wird. Der gesamte Vorgang verläuft analog dem im positiven Logikbe trieb.

Claims

1. Interface-Steuerschaltanordnung zur Nachrichtenkopplung (communication handshaking) zwischen logischen Schaltun gen, gekennzeichnet durch
eine Pufferschaltung (4) mit mindestens einem Eingang, einem Ausgang und einer Freigabeleitung (enabling line), einen Inverter (1), dessen Ausgang mit dem Eingang der Pufferschaltung (4) verbunden ist,
einem ODER-Gatter (3), dessen einer Eingang mit dem Eingang des Inverters (1) verbunden ist und dessen Ausgang an die Freigabeleitung der Pufferschaltung angeschlossen ist, und
eine Verzögerungseinrichtung (2), deren Eingang mit dem Eingang des Inverters (1) verbunden ist und dessen Ausgang mit einem anderen Eingang des ODER-Gatters (3) gekoppelt ist.

2. Interface-Steuerschaltanordnung zur Nachrichtenkopplung zwischen logischen Schaltungen, mit mindestens zwei logi schen Schaltungen, von denen mindestens eine mit der Interface-Steuerschaltung nach Anspruch 1 zusammenarbei tet, dadurch gekennzeichnet, daß eine Leseleitung von jeder der logischen Schaltungen an den Ausgang der Pufferschaltung (4) geführt ist, die mit einer Spannungs quelle Vcc über einen Pull-up-Widerstand (R ₁) gekoppelt ist.

3. Interface-Steuerschaltanordnung zur Nachrichtenkopplung zwischen logischen Schaltungen im negativen Logikbetrieb nach Anspruch 1, gekennzeichnet durch
eine Pufferschaltung (4) mit mindestens einem Eingang einem Ausgang und einer Steuerleitung,
ein ODER-Gatter (3), dessen einer Eingang mit dem Eingang der Pufferschaltung (4) verbunden ist und deren Ausgang an die Freigabeleitung der Pufferschaltung (4) gelegt ist, und
eine Verzögerungseinrichtung (2) deren Eingang mit dem Eingang der Pufferschaltung (4) verbunden ist und deren Ausgang mit einem anderen Eingang des ODER-Gatters (3) gekoppelt ist.

4. Interface-Steuerschaltanordnung zur Nachrichtenkopplung zwischen logischen Schaltungen, wobei mindestens eine der logischen Schaltungen mit der Interface-Steuerschaltung nach Anspruch 3 verbunden ist, dadurch gekennzeichnet, daß eine Leseleitung von jeder der Logikschaltungen an den Ausgang der Pufferschaltung (4) geführt ist, die über einen Pull-down-Widerstand (R ₂) geerdet ist.

5. Interface-Steuerschaltung nach Anspruch 1 oder 3, dadurch gekennzeichnet, daß die Verzögerungszeit der Verzöge rungseinrichtung (2) umgekehrt proportional der Ausgangs antriebskapazität der Pufferschaltung ist.