DE4202266C2

DE4202266C2 - Ausgabepufferschaltung

Info

Publication number: DE4202266C2
Application number: DE4202266A
Authority: DE
Inventors: Masahiro Ueda; Ichiro Tomioka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-01-28
Filing date: 1992-01-28
Publication date: 1994-03-10
Anticipated expiration: 2012-01-29
Also published as: US5323070A; JP2978302B2; JPH057142A; DE4202266A1

Description

Die vorliegende Erfindung betrifft eine Ausgabepufferschaltung.

Fig. 10 ist ein Schaltbild, das den Aufbau einer herkömmlichen Ausgabepufferschaltung zeigt. Diese Ausgabepufferschaltung ist bei CMOS-(Komplementären Metall-Oxid-)Halbleiterschaltungen unter Verwendung von p-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistoren (die im folgenden als p-Kanal-MOS-Feldeffekttransistoren bezeichnet werden) und n-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistoren (die im folgenden als n-Kanal-MOS-Feldeffekttransistoren bezeichnet werden) weit verbreitet.

Wie Fig. 10 zeigt, enthält eine Ausgabepufferschaltung 10 einen ersten und einen zweiten CMOS-Inverter I1 und I2. Der erste CMOS-Inverter I1 enthält einen p-Kanal-MOS-Feldeffekttransistor P1 und einen n-Kanal-MOS-Feldeffekttransistor N1. Der zweite CMOS-Inverter I2 enthält einen p-Kanal-MOS-Feldeffekttransistor P2 und einen N-Kanal-MOS-Feldeffekttransistor N2.

Der Transistor P1 ist zwischen einen Stromversorgungsanschluß Vcc zum Anlegen eines positiven Stromversorgungspotentials (z. B. 5 V) und einen Ausgangsknoten O1 geschaltet. Der Transistor N1 ist zwischen einen Masseanschluß Gnd zum Anlegen eines Masse potentials (0 V) und den Ausgangsknoten O1 geschaltet. Die Gates der Transistoren P1 und N1 sind mit einem Eingangsanschluß EIN verbunden. Der Transistor P2 ist zwischen den Stromversorgungs anschluß Vcc und einen Ausgangsanschluß AUS geschaltet. Der Transistor N2 ist zwischen den Masseanschluß Gnd und den Aus gangsanschluß AUS geschaltet. Die Gates der Transistoren P2 und N2 sind mit dem Ausgangsknoten O1 verbunden.

Die Substrate (Sources) der Transistoren P1 und P2 sind mit dem Stromversorgungsanschluß Vcc verbunden. Die Substrate (Sources) der Transistoren N1 und N2 sind mit dem Masseanschluß Gnd ver bunden.

Der Eingangsanschluß EIN ist mit einer internen Schaltung 2 verbunden. Die interne Schaltung 2 und die Ausgabepufferschal tung 10 sind auf einem Halbleiterchip CH gebildet. Der Ausgangs anschluß AUS ist mit einem externen Leiter (externen Ausgangs anschluß) OL eines Gehäuses PAC verbunden. Der externe Leiter OL ist mit einem externen Element 3 einer anderen integrierten Schaltung (LSI) verbunden.

L1 bezeichnet eine Induktanz, die einer Aluminiumverdrahtung und einer internen Verbindungsleitung des Gehäuses anhaftet. CL be zeichnet eine externe Lastkapazität, die zwischen der externen Last OL und dem externen Element 3 besteht, und schließt die Eingangskapazität des externen Elements 3, die Verbindungslei tungskapazität und eine Gehäusekapazität des Gehäuses PAC ein.

Der Betrieb der Ausgabepufferschaltung in Fig. 10 wird unten unter Bezugnahme auf ein Betriebswellenformdiagramm gemäß Fig. 11 beschrieben.

Wenn ein Eingangssignal auf "H"-Pegel (d. h.+5 V) an den Ein gangsanschluß EIN angelegt wird, wird der Transistor P1 und der Transistor N1 eingeschaltet. Dadurch wird der Ausgangsknoten O1 über den Transistor N1 mit dem Masseanschluß Gnd kurzgeschlos sen, und das Ausgangssignal des Ausgangsknotens O1 wird "L" (Massepotential). Damit wird der Transistor P2 eingeschaltet und der Transistor N1 ausgeschaltet. Damit wird das Ausgangssignal am Ausgangsanschluß AUS "H" (+5 V).

Umgekehrt wird, wenn ein Eingangssignal auf "L"-Pegel (d. h. 0 V) an den Eingangsanschluß EIN angelegt wird, der Transistor P1 eingeschaltet und der Transistor N1 ausgeschaltet. Damit wird der Ausgangsknoten O1 mit dem Stromversorgungsanschluß Vcc über den Transistor P1 kurzgeschlossen und das Ausgangssignal des Ausgangsknotens O1 wird "H" (+5 V). Damit wird der Transistor P2 ausgeschaltet und der Transistor N2 eingeschaltet. Damit wird das Ausgangssignal am Ausgangsanschluß AUS "L".

Auf diese Weise wird das an den Eingangsanschluß EIN angelegte Eingangssignal um eine Verzögerungszeit der Ausgabepufferschal tung 10 verzögert, wie in Fig. 11 gezeigt, und ein Ausgangs signal gleicher Polarität wie das Eingangssignal wird am Aus gangsanschluß AUS erhalten.

In Fig. 11 repräsentiert die Abzisse die Zeit und die Ordinate eine Spannung. EIN bezeichnet die Wellenform des Eingangssignals am Eingangsanschluß EIN, und AUS bezeichnet die Wellenform des Ausgangssignals am Ausgangsanschluß AUS.

Die Weiterleitungs-Verzögerungszeiten des ersten und zweiten CMOS-Inverters I1 und I2 bei der oben beschriebenen herkömm lichen Ausgabepufferschaltung werden durch die Lade-/Entladungs zeiten der Lastkapazität (Ausgangskapazität) bestimmt, die primär durch eine Streukapazität der Schaltung, die Eingangs kapazität eines Gates einer nachfolgenden Stufe u. a. bestimmt wird. Die Aufladungs-/Entladungszeiten sind proportional dem Produkt aus dem Wert der Ausgangskapazität CL und dem Wert des EIN-Widerstandes des Transistors P2 oder N2.

Daher wird, unter der Annahme, daß die Ausgangskapazität CL einen konstanten Wert aufweise, die Verzögerungszeit (delay- Zeit) des zweiten CMOS-Inverters I2 durch den EIN-Widerstand des Transistors P2 oder N2 bestimmt.

Für eine Ausgabepufferschaltung zur Steuerung großer Ströme ist es erforderlich, die Transistoren P2 oder N2 so zu wählen, daß sie einen kleinen EIN-Widerstand aufweisen. Dies reduziert die Aufladungs- oder Entladungszeiten der Ausgangskapazität CL der Ausgabepufferschaltung, d. h. einer Anstiegs- oder Abfallzeit der Ausgangsspannung, was zu einem schnellen Anstieg oder Abfallen bei der Ausgangsspannungs-Wellenform führt.

Zusätzlich zur Ausgangskapazität CL kommt dem Ausgangsanschluß AUS die Induktanz L1 zu. Weiterhin zeigt sich bei der Ausgangs- Wellenform während des Abfallens ein Unterschwingen, und während des Anstiegvorganges wird ein Überschwingen in der Ausgangs- Wellenform bewirkt, weil die Impedanz der Ausgabepufferschaltung 10 nicht mit der Impedanz der externen Schaltung übereinstimmt. Da eine Schnittstelle auf TTL-Pegel eine logische Schwellspan nung von etwa 1,6 V aufweist, was in der Nähe des Massepoten tials liegt, kann durch das Unterschwingen insbesondere eine Fehlfunktion externer Einrichtungen bewirkt werden.

Infolge der jüngsten Entwicklungen feinster Strukturierungstech nologien werden die Halbleitereinrichtungen zunehmend hoch in tegriert, und die Betriebsgeschwindigkeit der Gatter (Gates) in den integrierten Schaltungen ist gestiegen, wodurch auch die Ansprechgeschwindigkeit der Ausgabepufferschaltungen gestiegen ist. Dies erhöht die Signifikanz des geschilderten Problems.

Aus der EP 0 251 910 ist eine CMOS-Ausgabepufferschaltung bekannt, die aus zwei parallel geschalteten Invertern besteht. Jeder der Inverter umfaßt zusätzlich einen Widerstand, der mit dem jeweiligen Inverter in Reihe geschaltet ist. Durch die sich durch die Widerstände ergebende Zeitverzögerung und das unterschiedliche Ansprechen der Inverter wird die Stromaufnahme entzerrt.

Aufgabe der vorliegenden Erfindung ist es, eine Ausgabepufferschaltung zu schaffen, bei der das Unterschwingen und das Überschwingen in der Ausgangs-Wellenform verringert sind.

Die Aufgabe wird durch die Ausgabepufferschaltung nach dem Patentanspruch 1 sowie die Ausgabepufferschaltung nach dem Patentanspruch 10 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen beschrieben.

Bei der Ausgangspufferschaltung sind der Anstieg und das Abfallen eines Ausgangssignals des Puffers mit kleiner Stromsteuerfähigkeit langsamer als der Anstieg und das Abfallen des Ausgangssignals des Puffers mit großer Stromsteuerfähigkeit. Daher wird das Überschwingen und Unterschwingen, das im Ausgangssignal des Puffers mit großer Stromsteuerfähigkeit erzeugt wird, durch das Ausgangssignal des Puffers mit kleiner Stromsteuerfähigkeit ausgelöscht.

Damit kann das (Nach-)Schwingen im Ausgangssignal, das durch das Überschwingen und Unterschwingen bewirkt wird, unterdrückt werden, ohne daß auf die Anstiegs- und Abfallzeiten des Ausgangssignals ein nennenswerter Einfluß ausgeübt wird. Fehlfunktionen extern angeschlossener Einrichtungen können infolgedessen verhindert werden.

Bei der Ausgabepufferschaltung dient die Aktivierungsschaltung, wenn das Ausgangssignal, welches durch die zweite Stromtreiberschaltung vom ersten logischen Pegel auf den zweiten logischen Pegel verändert wird, nahe oder gleich dem zweiten logischen Pegel wird, dazu, die erste Stromtreiberschaltung einzuschalten. Dadurch wird verhindert, daß das Ausgangssignal den zweiten logischen Pegel übersteigt.

Damit kann das durch das Überschwingen oder Unterschwingen im Ausgangssignal bewirkte (Nach-)Schwingen verringert werden, ohne daß die Anstiegs- und Abfallzeiten des Ausgangssignals signifikant beeinflußt werden. Dadurch können Fehlfunktionen externer Einrichtungen vermieden werden.

In der Ausgabepufferschaltung fließt, wenn sich das Ausgangssignal vom ersten logischen Pegel auf den zweiten logischen Pegel ändert, zwischen dem Ausgangsknoten und dem zweiten Stromversorgungsanschluß durch die Aktivierungsschaltung ein Strom. Dadurch wird die Betriebsgeschwindigkeit erhöht, wenn sich das Ausgangssignal vom ersten logischen Pegel auf den zweiten logischen Pegel ändert.

In der Ausgabepufferschaltung wird, während sich das Ausgangssignal vom ersten logischen Pegel auf den zweiten logischen Pegel ändert, die zweite Stromtreiberschaltung eingeschaltet, und der dritte Bipolartransistor wird für die vorbestimmte Zeitspanne eingeschaltet. Dadurch steigt die Stromtreib- bzw. -steuerfähigkeit an, während das Ausgangssignal sich vom ersten logischen Pegel auf den zweiten logischen Pegel ändert.

Bei der Ausgabepufferschaltung gleicht die Widerstandseinrichtung den ersten logischen Pegel des Ausgangssignals im ersten Potential an.

Bei der Ausgabepufferschaltung wird, wenn das Ausgangssignal den ersten logischen Pegel übersteigt, die zweite Schalteinrichtung eingeschaltet. Dies verhindert, daß das Ausgangssignal den ersten logischen Pegel übersteigt. Dadurch wird ein (Nach-) Schwingen sowohl infolge des Unterschwingens als auch des Überschwingens unterdrückt.

Es folgt die Erläuterung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigt

Fig. 1 ein Schaltbild des Aufbaus einer Ausgabepufferschaltung nach einer ersten Ausführungsform,

Fig. 2 ein Wellenformdiagramm der Ausgabepufferschaltung nach Fig. 1,

Fig. 3 ein Schaltbild einer Ausgabepufferschaltung nach einer zweiten Ausführungsform,

Fig. 4 ein Wellenformdiagramm der Ausgabepufferschaltung nach Fig. 3,

Fig. 5 ein Schaltbild des Aufbaus einer Ausgabepufferschaltung nach einer dritten Ausführungsform,

Fig. 6 ein Schaltbild des Aufbaus einer Ausgabepufferschaltung nach einer vierten Ausführungsform,

Fig. 7 ein Schaltbild, welches ein Beispiel für den Aufbau eines in der Ausgabepufferschaltung nach Fig. 6 verwendeten Ausgabepuffers zeigt,

Fig. 8 ein Schaltbild, das ein weiteres Beispiel für den Aufbau eines in der Ausgabepufferschaltung nach Fig. 6 verwendeten Ausgabepuffers zeigt,

Fig. 9 ein Schaltbild, welches ein weiteres Beispiel für den Aufbau in der Ausgabepufferschaltung nach Fig. 6 verwendeten Ausgabepuffers zeigt,

Fig. 10 ein Schaltbild des Aufbaus einer herkömmlichen Ausgabepufferschaltung und

Fig. 11 ein Wellenformdiagramm der Ausgabepufferschaltung nach Fig. 10.

1) Erste Ausführungsform

Wie Fig. 1 zeigt, enthält eine Ausgabepufferschaltung 1 erste und zweite Ausgabepuffer 100 und 200. Der erste Ausgabepuffer 100 enthält einen ersten und zweiten CMOS-Inverter I1 und I2. Der zweite Ausgabepuffer 200 enthält einen dritten und einen vierten CMOS-Inverter I3 und I4.

Der erste CMOS-Inverter I1 enthält einen p-Kanal-MOS-Feldef fekttransistor P1 und einen n-Kanal-MOS-Feldeffekttransistor N1. Der zweite CMOS-Inverter I2 enthält einen p-Kanal-MOS-Feldef fekttransistor P2 und einen n-Kanal-MOS-Feldeffekttransistor N2. Der dritte CMOS-Inverter I3 enthält einen p-Kanal-MOS-Feldef fekttransistor P3 und einen n-Kanal-MOS-Feldeffekttransistor N3, und der vierte CMOS-Inverter I4 enthält p-Kanal-MOS-Feldeffekt transistor P4 und einen n-Kanal-MOS-Feldeffekttransistor N4.

Die Substrate (Sources) der Transistoren P1, P2, P3 und P4 sind mit dem Stromversorgungsanschluß Vcc verbunden, und die Substrate (Sources) der Transistoren N1, N2, N3 und N4 sind mit dem Masseanschluß Gnd verbunden.

Die Entwurfsgrößen der Transistoren P3, P4, N3 und N4 sind ge ringer als die der Transistoren P1, P2, N1 und N2. Beispiels weise haben die Transistoren P3 und P4 jeweils eine Gatebreite von 80 µm und die Transistoren P1 und P2 jeweils eine Gatebreite von 600 µm. Weiterhin haben die Transistoren N3 und N4 jeweils eine Gatebreite von z. B. 40 µm und die Transistoren N1 und N2 jeweils eine Gatebreite von z. B. 300 µm. Die Transistoren P1 bis P4 und N1 bis N4 haben jeweils eine Gatelänge von 0,8 µm. Die Gatebreite jedes Transistors im ersten Ausgabepuffer 100 ist so gewählt, daß sie mindestens fünfmal so groß wie die Gatebreite jedes Transistors im zweiten Ausgabepuffer 200 ist. Dadurch ist die Stromsteuerfähigkeit des zweiten Ausgabepuffers 200 kleiner als die Stromsteuerfähigkeit des ersten Ausgabepuffers 100.

Die Ausgabepufferschaltung 1 ist auf einem Halbleiterchip CH gebildet. Der erste Ausgabepuffer 100 ist zwischen einen Ein gangsanschluß EIN und einen Ausgangsanschluß AUS 1 und der zweite Ausgabepuffer 200 ist zwischen den Eingangsanschluß EIN und einen Ausgangsanschluß AUS 2 geschaltet. Die Ausgangsan schlüsse AUS 1 und AUS 2 sind mit einer externen Leitung (einem externen Ausgangsanschluß) OL des Gehäuses PAC über eine Alu minium-Verdrahtung und eine interne Gehäuse-Verbindungsleitung verbunden. Der internen Gehäuse-Verbindungsleitung und der Aluminiumverdrahtung zwischen dem Ausgangsanschluß AUS 1 und der externen Leitung OL ist eine Induktanz L1 eigen. Der internen Gehäuse-Verbindungsleitung und der Aluminiumverdrahtung zwischen dem Ausgangsanschluß AUS 2 und der externen Leitung OL ist eine Induktanz L2 eigen.

Im folgenden wird unter Bezugnahme auf das Wellenformdiagramm der Fig. 2 der Betrieb der in Fig. 1 gezeigten Ausgabepuffer schaltung beschrieben.

Wenn das Eingangssignal am Eingangsanschluß EIN von "H" (z. B. +5 V) auf "L" (0 V) abfällt, schalten die Transistoren P1 und P3 ein und Transistoren N1 und N3 aus. Damit fallen die Potentiale des Eingangsknotens n1 des zweiten CMOS-Inverters I2 und des Eingangsknotens n2 des vierten CMOS-Inverters I4 ab. Damit werden die Transistoren P2 und P4 ausgeschaltet und die Transistoren N2 und N4 eingeschaltet.

Im Ergebnis dessen fällt das Potential auf der externen Leitung OL auf "L" (0 V) ab. Dies kann ein Unterschwingen in der Wellen form des Ausgangssignals bewirken. Bei der beschriebenen Schal tung ist das Abfallen des Ausgangssignals am Ausgangsanschluß AUS 2 langsamer als der Abfall des Ausgangssignals am Ausgangs anschluß AUS 1, weil die Stromsteuerfähigkeit des zweiten Aus gangspuffers 200 kleiner als die Stromsteuerfähigkeit des ersten Ausgangspuffers 100 ist.

Dadurch wird das im Ausgangssignal am Ausgangsanschluß AUS 1 er zeugte Unterschwingen durch das Ausgangssignal am Ausgangsan schluß AUS 2 ausgelöscht. lnfolgedessen wird das Unterschwingen im Ausgangssignal auf der externen Leitung OL verringert, und damit wird das Potential der externen Leitung OL unmittelbar auf 0 V stabilisiert.

Auf der anderen Seite steigt, wenn das Eingangssignal am Ein gangsanschluß EIN von "L" auf "H" ansteigt, das Potential auf der externen Leitung OL auf "H" (+5 V) an. Dies kann ein Über schwingen in der Wellenform des Ausgangssignals bewirken. In diesem Falle ist der Anstieg des Ausgangssignals am Ausgangs anschluß AUS 2 langsamer als der Anstieg des Ausgangssignals am Ausgangsanschluß AUS 1, weil die Stromsteuerfähigkeit des zweiten Ausgabepuffers 200 kleiner als die Stromsteuerfähigkeit des ersten Ausgabepuffers 100 ist.

Dadurch wird das im Ausgangssignal am Ausgangsanschluß AUS 1 er zeugte Überschwingen durch das Ausgangssignal am Ausgangsanschluß AUS 2 ausgelöscht. Infolgedessen wird das Überschwingen im Aus gangssignal auf der externen Leitung OL verringert und damit un mittelbar das Potential der externen Leitung OL auf 5 V stabili siert.

Wie oben beschrieben, wird bei der ersten Ausführungsform, da der zweite Ausgangspuffer 200 mit kleiner Stromsteuerfähigkeit parallel zum ersten Ausgabepuffer 100 mit großer Stromsteuerfä higkeit geschaltet ist, eine entgegenwirkende Spannung, die durch die erste Ausgabepufferschaltung 100 mit großer Stromsteuerfähigkeit erzeugt wird, durch die zweite Ausgabepuf ferschaltung 200 mit niedriger Stromsteuerfähigkeit aufgehoben. Im Ergebnis dessen kann das auf der externen Leitung OL des Ge häuses PAC, d. h. am externen Ausgangsanschluß der integrierten Halbleiterschaltungseinrichtung erzeugte Unterschwingen und Über schwingen reduziert werden.

Bei der beschriebenen Ausführungsform sind 2 Ausgabepufferschal tungen mit unterschiedlicher Stromsteuerfähigkeit parallel zueinander geschaltet. Es können jedoch auch 3 oder mehr Ausga bepuffer mit unterschiedlicher Stromsteuerfähigkeit parallel zu einander geschaltet werden.

2) Zweite Ausführungsform

Wie Fig. 3 zeigt, enthält eine Ausgabepufferschaltung 1a einen CMOS-Inverter I1 und einen BiCMOS-Inverter I20. Der CMOS- Inverter I1 hat den selben Aufbau wie der CMOS-Inverter I1 nach Fig. 9.

Der BiCMOS-Inverter I20 enthält einen Inverterblock I2a und einen Ausgabeblock I2b.

Der Inverterblock I2a enthält einen p-Kanal-MOS-Feldeffekttran sistor P5, einen n-Kanal-MOS-Feldeffekttransistor N5 und einen Bipolartransistor B3. Der Transistor P5 ist zwischen den Strom versorgungsanschluß Vcc und den Ausgangsknoten O2 und der Tran sistor N5 zwischen den Ausgangsknoten O2 und die Basis des Bi polartransistors B3 geschaltet. Die Gates der Transistoren P5 und N5 sind mit dem Eingangsknoten O1 verbunden. Der Kollektor des Bipolartransistors B3 ist mit dem Ausgangsanschluß AUS und sein Emitter mit dem Masseanschluß Gnd verbunden.

Der Ausgabeblock I2b enthält einen Widerstand R1, einen Bipolar transistor B1, einen n-Kanal-MOS-Feldeffekttransistor N6 und eine Diode D2. Die Basis des Bipolartransistors B1 ist mit dem Ausgangsknoten O2 verbunden, sein Kollektor ist mit dem Strom versorgungsanschluß Vcc über den Widerstand R1 verbunden, und sein Emitter ist mit dem Ausgangsanschluß AUS verbunden. Der Transistor N6 ist zwischen den Ausgangsanschluß AUS und den Mas seanschluß Gnd geschaltet. Das Gate des Transistors N6 ist mit dem Eingangsknoten O1 verbunden.

Wie durch die gestrichelte Linie gezeigt, kann zwischen den Ausgangsknoten O2 und den Ausgangsanschluß AUS ein Widerstand R2 geschaltet sein.

Im folgenden wird unter Bezugnahme auf das Wellenformdiagramm der Fig. 4 der Betrieb der in Fig. 3 gezeigten Ausgabepuffer schaltung beschrieben. Die Funktionsweise des CMOS-Inverters I1 ist ähnlich zu der des in Fig. 9 gezeigten CMOS-Inverters I1. Daher wird die folgende Beschreibung nur bezüglich des Betriebs des BiCMOS-Inverters I20 vorgenommen.

Wenn das Eingangssignal am Eingangsknoten O1 "L" (0 V) ist, ist der Transistor P5 eingeschaltet und der Transistor N5 ausgeschaltet. Damit ist das Potential am Ausgangsknoten O2 "H" (etwa 5 V). In diesem Zustand ist auch der Transistor N6 ausge schaltet. Da an der Basis des Bipolartransistors B1 eine Span nung von etwa 5 V am Ausgangsknoten O2 anliegt, ist das Poten tial am Ausgangsanschluß AUS etwa 4,2 V, was den um die Vor wärtsspannung V_BE des Bipolartransistors B1 gegenüber der Strom versorgungsspannung von 5 V reduzierten Wert darstellt.

Wenn sich das Eingangssignal am Eingangsknoten O1 von "L" auf "H" ändert, schaltet der Transistor P5 aus und der Transistor N5 ein. Damit wird das Ausgangssignal am Ausgangsknoten O2 "L". In diesem Falle bedeutet der Pegel "L" des Ausgangssignals etwa 0,7 V, was etwas niedriger als die Vorwärtsspannung V_BE des Bipolar transistors B3 liegt.

Da das Potential von etwa 0,7 V am Ausgangsknoten O2 an der Basis des Bipolartransistors B1 anliegt, wird in einer Anfangs stufe, in der sich das Eingangssignal ändert, der Bipolartran sistor B1 ausgeschaltet. Ähnlich wird der Transistor N6 einge schaltet. Dadurch wird von der externen Lastkapazität CL, die mit der externen Leitung OL verbunden ist und auf etwa 4,2 V aufgeladen ist, über den Transistor N6 Ladung zum Masseanschluß Gnd abgeführt.

Bei diesem Vorgang wird die Ladung von der externen Lastkapazi tät CL zusätzlich zum Transistor N6 über den Bipolartransistor B3 abgeführt. Damit wird eine schnelle Änderung des Ausgangs signals von "H" auf "L" ausgeführt.

Wenn sich das Ausgangssignal am Ausgangsanschluß AUS von "H" auf "L" ändert, bewirkt die zwischen dem Ausgangsanschluß AUS und der externen Leitung OL bestehende Induktanz L1 das Entstehen der folgenden entgegengerichteten Spannung:

V = -L·di/dt . . . (1),

worin "L" die Induktanz, "i" den Strom und "t" die Zeit dar stellen.

Diese entgegengerichtete Spannung wirkt so, daß sie das Potential des Ausgangsanschlusses AUS in negativer Rich tung verringert. Wenn sich jedoch infolge des Abführens von La dung das Potential am Ausgangsanschluß AUS ändert, hat der Bi polartransistor B1 ein Basispotential von etwa 0,7 V. Dies schal tet den Bipolartransistor B1 ein. Infolgedessen fließt vom Stromversorgungsanschluß Vcc durch den Bipolartransistor B1 ein Strom zum Ausgangsanschluß AUS, und das Potential am Ausgangs anschluß AUS wird daran gehindert, in negative Richtung unter 0 V abzusinken. Damit wird das Unterschwingen unterdrückt.

Wenn das Eingangssignal am Eingangsknoten O1 sich von "H" auf "L" ändert, wird der Transistor P5 eingeschaltet und der Tran sistor N5 ausgeschaltet. Damit wird das Ausgangssignal am Aus gangsknoten O2 "H" (+5 V). Der Transistor N6 wird ausgeschal tet. Damit wird die externe Lastkapazität CL, die mit der exter nen Leitung OL verbunden ist und auf 0 V entladen ist, durch den Bipolartransistor B1 aufgeladen.

Bei diesem Vorgang beeinflußt die Induktanz L1 das Ansteigen des Potentials am Ausgangsanschluß AUS über das Stromversorgungspo tential von 5 V. Jedoch wird die Diode D2 eingeschaltet, wenn das Potential am Ausgangsanschluß AUS den Wert von 5 V + V_BE (D2) übersteigt. Hier stellt V_BE (D2) die Vorwärtsspannung der Diode D2 dar. Dadurch wird ein übermäßiges Ansteigen des Poten tials am Ausgangsanschluß AUS verhindert und damit das Über schwingen unterdrückt.

Wenn der Widerstand R2 so geschaltet wird, wie es durch die ge strichelte Linie in Fig. 3 gezeigt ist, wird der Wert "H" des Ausgangssignals am Ausgangsanschluß AUS +5 V.

3) Dritte Ausführungsform

Nach Fig. 5 enthält ein BiCMOS-Inverter I20 einen Inverterblock I2a, einen Steuerblock I2c und einen Block I2d mit "totemförmi ger" Polanordnung. Der Inverterblock I2a hat einen ähnlichen Aufbau wie der in Fig. 3 gezeigte Inverterblock I2a.

Der Block I2d enthält Widerstände R1 und R2, einen Bipolartran sistor B1 an der Hochzieh-Seite, einen Bipolartransistor B2 an der Herabzieh-Seite und eine Diode D2. Die Basis des Bipolar transistors B2 ist mit einem Ausgangsknoten O3, der Kollektor mit dem Ausgangsanschluß AUS und der Emitter mit dem Massean schluß Gnd verbunden.

Der Steuerblock I2c enthält neben einem Widerstand R3 n-Kanal- MOS-Feldeffekttransistoren N7 und N8. Der Transistor N7 ent spricht dem Transistor N6 nach Fig. 3. Der Transistor N8 ist zwischen den Ausgangsanschluß AUS und Ausgangsknoten O3 ge schaltet. Das Gate des Transistors N8 ist mit dem Eingangskno ten O1 verbunden. Der Widerstand R3 ist zwischen den Ausgangs knoten O3 und den Masseanschluß Gnd geschaltet.

Bei der dritten Ausführungsform verbessert der Bipolartran sistor B2 die Stromsteuerfähigkeit.

Wenn das Eingangssignal am Eingangsknoten O1 "L" ist, ist der Transistor P5 eingeschaltet, und der Transistor N5 ist ausge schaltet. Damit ist das Ausgangssignal am Ausgangsknoten O2 "H" (etwa 5 V). In diesem Zustand sind die Transistoren N7 und N8 ausgeschaltet. Infolgedessen ist das Potential am Ausgangsan schluß AUS "H" (+5 V).

Wenn sich das Eingangssignal am Eingangsknoten O1 von "L" auf "H" ändert, wird der Transistor P5 ausgeschaltet und der Tran sistor N5 eingeschaltet. Damit ist das Ausgangssignal am Aus gangsknoten N2 "L" (etwa 0,7 V). In einem Anfangszustand während der Änderung des Eingangssignals wird der Bipolartransistor B1 ausgeschaltet. Dementsprechend werden die Transistoren N7 und N8 eingeschaltet.

Infolgedessen wird von der externen Lastkapazität, die mit der externen Leitung OL verbunden und auf 5 V aufgeladen ist, über den Transistor N7 und den Bipolartransistor B2 Ladung zum Mas seanschluß Gnd abgeleitet. Bei diesem Vorgang wird die Ladung auf der externen Lastkapazität CL auch über den Bipolartransi stor B3 abgeführt. Dadurch wird die Stromsteuerfähigkeit ver bessert und die Betriebsgeschwindigkeit erhöht.

Wenn das Potential am Ausgangsanschluß AUS sich infolge der Ent ladung auf etwa 1 V ändert, wird der Bipolartransistor B2 ausge schaltet. Wenn das Potential am Ausgangsanschluß AUS sich auf 0 V ändert, wird der Bipolartransistor B1 eingeschaltet. Dadurch wird das Unterschwingen im Ausgangssignal unterdrückt.

Wenn sich das Eingangssignal am Eingangsknoten O1 von "H" auf "L" ändert, schaltet der Transistor P5 ein und der Transistor N5 aus. Dadurch ändert sich das Ausgangssignal am Ausgangsknoten O2 auf "H" (+5 V). Entsprechend werden die Transistoren N7 und N8 ausgeschaltet.

Infolgedessen wird die externe Lastkapazität CL, die mit der ex ternen Leitung OL verbunden und auf 0 V entladen ist, über den Bipolartransistor B1 aufgeladen. Wenn das Potential am Ausgangs anschluß AUS über 5 V + V_BE (D2) ansteigt, schaltet die Diode D2 ein, so daß das Überschwingen im Ausgangssignal unterdrückt wird.

4) Vierte Ausführungsform

Nach Fig. 6 enthält eine Ausgabepufferschaltung 1b einen ersten und einen zweiten Ausgabepuffer 100a und 200a. Der erste Ausga bepuffer 100a ist zwischen den Eingangsanschluß EIN und den Aus gangsanschluß AUS 1 geschaltet. Der zweite Ausgabepuffer 200a ist zwischen den Eingangsanschluß EIN und den Ausgangsanschluß AUS 2 geschaltet. Der erste Ausgabepuffer 200a enthält einen CMOS-Inverter I3 und einen Inverter I20.

Der erste Ausgabepuffer 100a hat einen ähnlichen Aufbau wie die Ausgabepufferschaltungen 100, 1a und 1a wie sie in den Fig. 1, 3 und 5 gezeigt sind. Der CMOS-Inverter I3 hat einen ähnli chen Aufbau wie der in Fig. 1 gezeigte dritte CMOS-Inverter I3. Der Inverter I20 hat einen ähnlichen Aufbau wie der in Fig. 1 gezeigte vierte CMOS-Inverter I4, der in Fig. 3 gezeigte BiCMOS-Inverter I20 und der in Fig. 5 gezeigte BiCMOS-Inverter I20.

Jeder im zweiten Ausgabepuffer 200a enthaltene Transistor hat eine Gatebreite, die geringer als die jedes im ersten Ausgabe puffer 100a enthaltenen Transistors ist. Dadurch hat der zweite Ausgabepuffer 200a eine kleinere Stromsteuerfähigkeit als der erste Ausgabepuffer 100a.

Entsprechend der vierten Ausführungsform wird das Überschwingen und das Unterschwingen im Ausgangssignal im Vergleich zur ersten, zweiten und dritten Ausführungsform weiter verringert.

Einer der in den Fig. 7, 8 und 9 gezeigten Ausgabepuffer kann als erster Ausgabepuffer 100a oder zweiter Ausgabepuffer 200a, wie sie in der Ausgabepufferschaltung 1b nach Fig. 6 enthalten sind, verwendet werden.

Beim Ausgabepuffer nach Fig. 7 ist anstelle des Bipolartran sistors B3 in der in Fig. 3 gezeigten Ausgabepufferschaltung 1a eine Diode D1 eingesetzt. Beim Ausgabepuffer nach Fig. 7 ist die Betriebsgeschwindigkeit, mit der sich das Ausgangssignal am Ausgangsanschluß AUS von "H" auf "L" ändert, gegenüber der Aus gabepufferschaltung 1a nach Fig. 3 geringfügig verringert.

Beim Ausgabepuffer nach Fig. 8 ist ein Widerstand R2 zwischen den Ausgangsknoten O2 und den Ausgangsanschluß AUS geschaltet. Beim Ausgabepuffer nach Fig. 7 ist das Potential "H" am Aus gangsanschluß AUS etwa 4,2 V, welches der um die Vorwärtsspan nung V_BE des Bipolartransistors B1 gegenüber der Stromversor gungsspannung von 5 V verringerte Wert ist. Demgegenüber ist beim Ausgabepuffer nach Fig. 8 das Potential "H" am Ausgangs anschluß AUS 5 V. Der Aufbau der anderen Teile ist ähnlich zu dem des Ausgabepuffers nach Fig. 7.

Beim Ausgabepuffer nach Fig. 9 ist anstelle des Bipolartran sistors B3 in der Ausgabepufferschaltung nach Fig. 5 eine Diode D1 eingesetzt. Beim Ausgabepuffer nach Fig. 9 ist die Betriebs geschwindigkeit, mit der sich das Ausgangssignal am Ausgangsan schluß AUS von "H" auf "L" ändert, geringfügig gegenüber der in Fig. 5 gezeigten Ausgabepufferschaltung verringert.

Claims

1. Ausgabepufferschaltung mit
einem Eingangsanschluß (EIN),
einem externen Ausgangsanschluß (OL) und
einer Mehrzahl von Puffereinrichtungen (100, 200; 100a, 200a), die parallel zwischen den Eingangsanschluß (EIN) und über Leitungsinduktivitäten an den Ausgangsanschluß (OL) geschaltet sind, wobei eine erste Puffereinrichtung Feldeffekttransistoren mit einer ersten Gatebreite und eine zweite Puffereinrichtung Feldeffekttransistoren mit einer zweiten Gatebreite aufweist, die geringer als die erste Gatebreite ist.

2. Ausgabepufferschaltung nach Anspruch 1, dadurch gekennzeichnet, daß
die erste Puffereinrichtung (100; 100a) eine Mehrzahl von p-Kanal-MOS-Feldeffekttransistoren (P1, P2) und n-Kanal-MOS-Feldeffekttransistoren (N1, N2) enthält, und
die zweite Puffereinrichtung (200; 200a) eine Mehrzahl von p-Kanal-MOS-Feldeffekttransistoren (P3, P4) und n-Kanal-MOS-Feldeffekttransistoren (N3, N4) enthält, wobei jeder der p-Kanal-MOS-Feldeffekttransistoren (P3, P4) der zweiten Puffereinrichtung (200; 200a) eine geringere Gatebreite als jeder der p-Kanal-MOS-Feldeffekttransistoren (P1, P2) der ersten Puffereinrichtung (100; 100a) hat und jeder der n-Kanal-MOS-Feldeffekttransistoren (N3, N4) der zweiten Puffereinrichtung (200; 200a) eine geringere Gatebreite als jeder der n-Kanal-MOS-Feldeffekttransistoren (N1, N2) der ersten Puffereinrichtung (100; 100a) hat.

3. Ausgabepufferschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Mehrzahl von Puffereinrichtungen eine erste und eine zweite Puffereinrichtung (100, 200; 100a, 200a) einschließt,
die erste Puffereinrichtung (100; 100a) eine erste und eine zweite Invertereinrichtung (I1, I2; I20), die in Reihe zwischen den Eingangsanschluß (EIN) und den externen Ausgangsanschluß (OL) geschaltet sind, aufweist, und
die zweite Puffereinrichtung (200; 200a) eine dritte und vierte Invertereinrichtung (I3, I4; I20), die in Reihe zwischen den Eingangsanschluß (EIN) und den externen Ausgangsanschluß (OL) geschaltet sind, aufweist.

4. Ausgabepufferschaltung nach Anspruch 3, dadurch gekennzeich net, daß die Ausgabepufferschaltung einen ersten Stromversor gungsanschluß (Vcc) zur Aufnahme eines ersten Potentials und einen zweiten Stromversorgungsanschluß (Gnd) zur Aufnahme eines zweiten Potentials enthält und jede der ersten und dritten In vertereinrichtungen (I1; I3) aufweist,
einen Eingangsknoten zur Aufnahme eines Eingangssignals vom Ein gangsanschluß (EIN),
einen Ausgangsknoten (n1; n2),
einen ersten p-Kanal-MOS-Feldeffekttransistor (P1; P3), der zwi schen den ersten Stromversorgungsanschluß (Vcc) und den Ausgangsknoten (n1; n2) geschaltet und dessen Gate mit dem Ein gangsknoten verbunden ist, und
einen ersten n-Kanal-MOS-Feldeffekttransistor (N1; N3), der zwischen den zweiten Stromversorgungsanschluß (Gnd) und den Aus gangsknoten (N1; N2) geschaltet ist und dessen Gate mit dem Ein gangsknoten verbunden ist, und
jede der zweiten und vierten Invertereinrichtungen (I2, I4) auf weist:
einen Eingangsknoten zur Aufnahme eines Ausgangssignals von der entsprechenden Invertereinrichtung (I1; I3), einen Ausgangskno ten (AUS 1; AUS 2), der mit dem externen Ausgangsanschluß (OL) verbunden ist,
einen zweiten p-Kanal-MOS-Feldeffekttransistor (P2; P4), der zwischen den ersten Stromversorgungsanschluß (Vcc) und den Aus gangsknoten (AUS 1; AUS 2) geschaltet und dessen Gate mit dem Eingangsknoten verbunden ist, und
einen zweiten n-Kanal-MOS-Feldeffekttransistor (N2; N4), der zwischen den zweiten Stromversorgungsanschluß (Gnd) und den Ausgangsknoten (AUS 1; AUS 2) geschaltet und dessen Gate mit dem Eingangsknoten verbunden ist,
wobei jeder der p-Kanal-MOS-Feldeffekttransistoren (P3, P4), die in der zweiten Puffereinrichtung (200) enthalten sind, eine ge ringere Gatebreite als jeder der p-Kanal-MOS-Feldeffekttransi storen (P1, P2), die in der ersten Puffereinrichtung (100) ent halten sind, aufweist, und
jeder der n-Kanal-MOS-Feldeffekttransistoren (N3, N4), die in der zweiten Puffereinrichtung (200) enthalten sind, eine gerin gere Gatebreite als jeder der n-Kanal-MOS-Feldeffekttransistoren (N1, N2), die in der ersten Puffereinrichtung (100) enthalten sind, aufweist.

5. Ausgabepufferschaltung nach einem der Ansprüche 1 bis 4, ge kennzeichnet durch eine Mehrzahl von Verbindungsleitungen, die sich zwischen der Mehrzahl von Puffereinrichtungen (100, 200; 100a, 200a) und dem externen Ausgangsanschluß (OL) erstrecken und jeweils Induktanzen (L1, L2) aufweisen.

6. Ausgabepufferschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Ausgabepufferschaltung weiter einen Halbleiterchip (CH) und ein Gehäuse (PAC) aufweist,
der Eingangsanschluß (EIN) und die Mehrzahl von Puffereinrich tungen (100, 200; 100a, 200a) auf dem Halbleiterchip (CH) ge bildet sind und
der externe Ausgangsanschluß eine externe Leitung (OL), die mit dem Gehäuse (PAC) verbunden ist, aufweist.

7. Ausgabepufferschaltung nach Anspruch 5 oder 6, dadurch ge kennzeichnet, daß die Verbindungsleitungen einen Metalldraht und eine interne Gehäuse-Verbindungsleitung enthalten.

8. Ausgabepufferschaltung nach Anspruch 3, dadurch gekennzeich net, daß die Ausgabepufferschaltung weiter einen ersten Strom versorgungsanschluß (Vcc) zur Aufnahme eines ersten Potentials und einen zweiten Stromversorgungsanschluß (Gnd) zur Aufnahme eines zweiten Potentials aufweist und
daß jede der ersten und dritten Invertereinrichtungen (I1, I3) aufweist:
einen Eingangsknoten zur Aufnahme eines Eingangssignals vom Eingangsanschluß (EIN),
einen Ausgangsknoten (n1; n2),
einen ersten p-Kanal-MOS-Feldeffekttransistor (P1; P3), der zwischen den ersten Stromversorgungsanschluß (Vcc) und den Aus gangsknoten (n1; n2) geschaltet und dessen Gate mit dem Ein gangsknoten verbunden ist, und
einen ersten n-Kanal-MOS-Feldeffekttransistor (N1; N3), der zwischen den zweiten Stromversorgungsanschluß (Gnd) und den Ausgangsknoten (n1; n2) geschaltet und dessen Gate mit den Ein gangsknoten verbunden ist, und
daß mindestens eine der zweiten und vierten Invertereinrich tungen (I2; I4; I20) aufweist:
eine zwischen dem 1. Stromversorgungsanschluß und dem Ausgangsknoten gebildete erste Stromtreiberschaltung (B1, R1),
eine zwischen dem 2. Stromversorgungsanschluß und dem Ausgangsknoten gebildete zweite Stromtreiberschaltung (N6; B2) und eine Aktivierungsschaltung (B3; D1) zum Aktivieren der ersten Stromtreiberschaltung, wenn das Eingangssignal am Eingangsknoten (O1) sich von einem ersten logischen Pegel auf einen zweiten logischen Pegel ändert, und zum Aktivieren der zweiten Stromtreiberschaltung, wenn das Eingangssignal am Eingangsknoten (O1) sich vom zweiten logischen Pegel auf den ersten logischen Pegel ändert.

9. Ausgabepufferschaltung nach Anspruch 8, dadurch gekennzeichnet, daß die mindestens eine der zweiten und vierten Invertereinrichtungen (I2; I4; I20) aufweist:
einen Eingangsknoten (O1) zur Aufnahme von Eingangssignalen auf einem ersten oder zweiten logischen Pegel von der entsprechenden Invertereinrichtung (I1; I3),
einen Ausgangsknoten (AUS) zur Lieferung eines Ausgangssignals,
eine CMOS-Invertereinrichtung (P5, N5), die den logischen Pegel des vom Eingangsknoten (O1) gelieferten Signals umkehrt, wobei die Aktivierungsschaltung die erste Stromtreiberschaltung einschaltet, wenn das Ausgangssignal am Ausgangsknoten (AUS) sich auf einen dem zweiten logischen Pegel nahen oder gleichen Wert ändert.

10. Ausgabepufferschaltung mit:
einem Eingangsknoten (O1) zur Aufnahme eines Eingangssignals auf einem ersten oder zweiten logischen Pegel,
einem Ausgangsknoten (AUS) zur Lieferung eines Ausgangssignals,
einem ersten Stromversorgungsanschluß (Vcc) zur Aufnahme eines ersten, dem ersten logischen Pegel entsprechenden Potentials,
einem zweiten Stromversorgungsanschluß (Gnd) zur Aufnahme eines zweiten, dem zweiten logischen Pegel entsprechenden Potentials,
einer Invertereinrichtung (P5, N5) zum Invertieren des logischen Pegels des Eingangssignals am Eingangsknoten (O1),
einer ersten Stromtreiberschaltung (B1), die zwischen den ersten Stromversorgungsanschluß (Vcc) und den Ausgangsknoten (AUS) geschaltet ist und einschaltet, wenn das Eingangssignal am Eingangsknoten (O1) sich von einem ersten logischen Pegel auf einen zweiten logischen Pegel ändert,
einer zweiten Stromtreiberschaltung (N6; N7), die zwischen den zweiten Stromversorgungsanschluß (Gnd) und den Ausgangsknoten (AUS) geschaltet ist und einschaltet, wenn das Eingangssignal des Eingangsknotens (O1) sich vom zweiten logischen Pegel auf den ersten logischen Pegel ändert, und
einer Aktivierungsschaltung (B3), die zwischen den Ausgangsknoten (AUS) und den zweiten Stromversorgungsanschluß (Gnd) geschaltet ist und die erste Stromtreiberschaltung (B1) einschaltet, wenn das Ausgangssignal des Ausgangsknotens (AUS) sich auf einen Wert nahe oder gleich dem zweiten logischen Pegel ändert.

11. Ausgabepufferschaltung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Invertereinrichtung aufweist:
einen p-Kanal-MOS-Feldeffekttransistor (P5), der zwischen den ersten Stromversorgungsanschluß (Vcc) und die Basis des Bipolartransistors (B1) geschaltet und dessen Gate mit dem Eingangsknoten (O1) verbunden ist, und
einen n-Kanal-MOS-Feldeffekttransistor (N5), der zwischen die Basis des ersten Bipolartransistors (B1) und die Basis des zweiten Bipolartransistors (B3) geschaltet und dessen Gate mit dem Eingangsknoten (O1) verbunden ist.

12. Ausgabepufferschaltung nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß die erste Stromtreiberschaltung einen ersten Bipolartransistor (B1) aufweist, der zwischen den ersten Stromversorgungsanschluß (Vcc) und den Ausgangsknoten (AUS) ge schaltet ist und in Reaktion auf ein Ausgangssignal der Inver tereinrichtung (P5, N5) einschaltet, die zweite Stromtreiberschaltung eine Schalteinrichtung (N6; N7) aufweist, die zwischen den zweiten Stromversorgungsanschluß (Gnd) und den Ausgangsknoten (AUS) ge schaltet ist und einschaltet, wenn das Eingangssignal des Ein gangsknotens (O1) sich vom zweiten logischen Pegel auf den er sten logischen Pegel ändert, und die Aktivierungsschaltung einen zweiten Bipolartransistor (B3) aufweist, der zwischen den Ausgangs knoten (AUS) und den zweiten Stromversorgungsanschluß (Gnd) ge schaltet ist und ein Potential des Ausgangssignals der Inver tereinrichtung (P5, N5) so festsetzt, daß der erste Bipolar transistor (B1) einschaltet, wenn das Ausgangssignal des Aus gangsknotens (AUS) sich auf einen Wert nahe oder gleich dem zweiten logischen Pegel ändert.

13. Ausgabepufferschaltung nach Anspruch 12, dadurch ge kennzeichnet, daß die Schalteinrichtung aufweist: einen MOS-Feldeffekttransistor (N6; N7), der zwischen den Ausgangs knoten (AUS) und den zweiten Stromversorgungsanschluß (Gnd) ge schaltet ist und ein Gate zur Aufnahme des Eingangssignals am Eingangsknoten (O1) aufweist.

14. Ausgabepufferschaltung nach einem der Ansprüche 8 bis 13, gekennzeichnet durch einen dritten Bipolartransistor (B2), der zwischen den Ausgangsknoten (AUS) und den zweiten Stromversorgungsanschluß (Gnd) geschaltet ist und in einer vorbestimmten Zeitdauer, wäh rend derer das Ausgangssignal sich vom ersten logischen Pegel auf den zweiten logischen Pegel ändert, eingeschaltet ist.

15. Ausgabepufferschaltung nach Anspruch 14, gekennzeichnet durch einen MOS-Feldeffekttransistor (N8), der zwischen den Ausgangsknoten (AUS) und die Basis des dritten Bipolartran sistors (B2) geschaltet ist und ein Gate zur Aufnahme des Eingangssignals am Eingangsknoten (O1) aufweist, und eine Wi derstandseinrichtung (R3), die zwischen die Basis des dritten Bipolartransistors (B2) und den zweiten Stromversorgungsan schluß (Gnd) geschaltet ist.

16. Ausgabepufferschaltung nach einem der Ansprüche 12 bis 15, gekennzeichnet durch eine Widerstandseinrichtung (R2), die zwischen den Ausgangsknoten (AUS) und die Basis des ersten Bi polartransistors (B1) geschaltet ist.

17. Ausgabepufferschaltung nach einem der Ansprüche 8 bis 16, gekennzeichnet durch eine zweite Schalteinrichtung (D2), die zwischen den Ausgangsknoten (AUS) und den ersten Stromversor gungsanschluß (Vcc) zugeschaltet ist und einschaltet, wenn das Ausgangssignal am Ausgangsknoten (AUS) den ersten logischen Pegel übersteigt.

18. Ausgabepufferschaltung nach Anspruch 17, dadurch gekenn zeichnet, daß die Schalteinrichtung eine Diode (D2) aufweist.

19. Ausgabepufferschaltung nach einem der Ansprüche 10 bis 18, gekennzeichnet durch eine CMOS-Invertereinrichtung (I1), die einen p-Kanal-MOS-Feldeffekttransistor (P1) und einen n-Kanal- MOS-Feldeffekttransistor (N1) aufweist und das Eingangssignal invertiert, um dieses an den Eingangsknoten (O1) anzulegen.