-
Gegenstand der vorliegenden Erfindung ist eine Bitleitungs-Vorspann- und
-Vorladeschaltung zum Lesen von in CMOS-Technologie
ausgeführten EPROM-Speicherzellen.
-
Bekannte Schaltungen dieser Art zum Lesen von Zellen einer EPROM-
Speicherzellenmatrix enthalten einen Teil, der zum Vorspannen der
Bitleitung ausgelegt ist, und einen Teil, der zum raschen Vorladen der
Bitleitung ausgelegt ist. Außerdem gibt es einen Leseverstärker, der zum
Vergleichen der Spannung auf der Bitleitung mit derjenigen auf einer
Dummy-Bitleitung betrieben wird, welche an die
Vergleichs-Speicherzellen angeschlossen ist, die niemals einer Programmierung unterzogen
werden.
-
Die Schaltungen basieren auf dem Prinzip, daß die Vorspannung in der
Bitleitung eine Spannung hervorruft, die von dem Leitungszustand der
gelesenen Zelle abhängt und somit gegenüber der Dummy-Bitleitung
unausgeglichen ist. Die Unausgeglichenheit wird von dem Leseverstarker
gelesen, welcher sie in ein Lesesignal umsetzt, welches den Zustand der
gelesenen Zelle angibt. Das Voraufladen macht den Lesevorgang
schnell.
-
Die grundlegenden Nachteile der vorerwähnten Schaltungen zeigen sich
derzeit in einer hohen Stromaufnahme und dem Erfordernis an einem
sehr empfindlichen und mithin ziemlich komplizierten Leseverstärker
der in der Lage ist, eine ziemlich geringfügige Spannungsungleichheit an
seinen Anschlüssen zu erfassen. Die EP-A-0 101 485 lehrt die Idee, zur
Leistungseinsparung in einem ROM aktive Lasten einer Bitleitung
abzuschalten.
-
Die US-A-4 223 394 lehrt die Verwendung einer
Kaskode-Verstärkungsstufe zum Vorspannen einer Bitleitung.
-
Die WO 84/02800 lehrt die Verwendung von zwei Stromquellen zum
Vorspannen von Leseknoten, die mit einer Bitleitung bzw. einer
Dummy-Bitleitung verbunden sind, unter Verwendung des gleichen Stroms.
-
Aufgabe der vorliegenden Erfindung ist die Realisierung einer
Bitleitungs-Vorspann und -Voraufladeschaltung zum Lesen von in CMOS-
Technologie ausgeführten EPROM-Speicherzellen, die die oben
erwähnten Nachteile nicht aufweist, und die speziell eine sehr geringe
Stromaufnahme aufweist und die Möglichkeit des Einsatzes weniger
empfindlicher und mithin einfacherer Leseverstarker bietet.
-
Erfindungsgemäß wird diese Aufgabe gelöst durch eine Bitleitungs-
Vorspann- und -Voraufladeschaltung nach dem Anspruch 1.
-
Gemäß einer bevorzugten Ausführungsform der erfindungsgemäßen
Schaltung enthält der Vorspannteil eine Kaskode-Verstärkungsstufe auf
der Bitleitung, um die durch Vorspannen einer Zelle hervorgerufene
Spannungsungleichheit am Eingang des Leseverstärkers zu verstärken.
-
Außerdem enthält gemäß einer bevorzugten Ausführungsform der
Erfindung der Vorspannteil eine Stromspiegeleinrichtung, die zwischen der
Bitleitung und der Dummy-Bitleitung angeordnet ist, um die
Spannungsungleichheit zu bewirken.
-
Als Ergebnis wird die Stromaufnahme der Schaltung deutlich reduziert
aufgrund der Wirkung des Abschaltens der Vorauflade- und
Vorspannteile der Schaltung am Ende derjenigen Zeitspanne, die unbedingt
notwendig ist, damit der Leseverstärker den Zustand der Zelle lesen kann.
-
Gleichzeitig gestatten die Verstärkung der Spannungsungleichheit durch
die Kaskode-Stufe und der Einsatz eines Stromspiegels die Verwendung
eines weniger empfindlichen und mithin einfacheren Leseverstärkers.
-
Eine bevorzugte Ausführungsform der Schaltung gernäß der Erfindung
ist zur besseren Deutlichkeit in der beigefügten Zeichnung dargestellt,
die eine Schaltungsskizze beinhaltet.
-
In der Zeichnung bedeuten die Bezugsziffern 1 und 2 eine Bitleitung und
eine Dummy-Bitleitung, die einen Spannungsversorgungsanschluß 3 an
einen EPROM-Speicher 4 anschließen, der in CMOS-Technologie
ausgeführt ist und in an sich bekannter Weise eine Matrix aus
Speicherzellen enthält, die mittels mehrerer Bitleitungen auswählbar sind, welche
von der Bitleitung 1 über einen Dekodierer abgehen, sowie mit Hilfe
mehrerer Wortleitungen, die senkrecht zu den Bitleitungen verlaufen,
und weiterhin mehrere Vergleichszellen, die niemals einer
Programmierung unterliegen und die an die Dummy-Bitleitung 2 angeschlossen sind.
-
Zu den Leitungen 1 und 2 gehört eine Vorspann- und
Voraufladeschaltung, bestehend aus einem Vorspannteil 5 und einem schnellen
Voraufladeteil 6. Außerdem ist ein Leseverstärker 7 vorgesehen, der zwischen
zwei Zwischenschaltungsknoten 8 und 9 der Leitungen 1 und 2 liegt.
-
Der Vorspannteil 5 wird über einen P-Kanal-Transistor 10 gesteuert,
dessen Gatter ein Steuersignal empfangt, welches die Negation eines
Steuersignals A für den Voraufladeteil 6 darstellt, wobei beide Signale
von einem geeignet gesteuerten Generator 1 abgegeben werden.
-
Der Vorspannteil enthält auf der Dummy-Leitung 2 zwischen dem
Speicher 4 und dem Schaltungsknoten 9 einen N-Kanal-Transistor 12, dessen
Gate von einer Bezugsspannung Vref gesteuert wird, während zwischen
dem Schaltungsknoten 9 und dem Steuertransistor 10 in Parallelschaltung
zwei gleiche P-Kanal-Transistoren 13 und 14 liegen, deren
Gate-Anschlüsse an die zugehörigen Drain-Anschlüsse angeschlossen sind. Den
Transistoren 13 und 14 entspricht auf der Leitung 1 in
Stromspiegelanordnung ein gleicher P-Kanal-Transistor 15, dessen Gate-Anschluß mit
den gemeinsamen Gate- und Drain-Anschlüssen der Transistoren 13 und
14 verbunden ist. Zwischen dem Schaltungsknoten 8 und dem Speicher 4
befindet sich, wiederum auf der Bitleitung 1, ein N-Kanal-Transistor 16,
der von der Bezugsspannung Vref gesteuert wird und eine Kaskode-
Verstärkungsstufe für die Spannungsungleichheit bildet, die zwischen
den beiden Leitungen 1 und 2 während der Lesephase auftritt.
-
Der Voraufladeteil 6 umfaßt einen P-Kanal-Steuertransistor 17, der
zwischen einem Versorgungsanschluß 18 und dem Speicher 4 liegt,
wobei ein N-Kanaltransistor 19 zu ihm in Reihe geschaltet ist und von
der Bezugsspannung Vref gesteuert wird. Das Gate des Transistors 17
wird gesteuert vom Ausgangssignal eines NAND-Logikports 20, welches
an einem Eingang das oben erwähnte Steuersignal A empfängt und mit
seinem anderen Eingang an den Ausgang eines Flipflops 21
angeschlossen ist, welches durch zwei NAND-Logikelemente 22 und 23 gebildet
wird. Ein Eingang des Logikelements 22 ist über einen Negator 24 an
den Schaltungsknoten 8 angeschlossen. Ein Eingang des Logikelements
23 empfängt ein Initialisierungssignal B. Der Ausgang des
Logikelements 23 bildet ein Signal C, welches auf den Generator 11 so
einwirkt daß es die Signale A und auf einen logischen Pegel um schaltet,
mit dessen Hilfe der Voraufladeteil 6 und der Vorspannteil 5
abgeschaltet werden, nachdem das Lesen durch den Leseverstärker 7 stattgefunden
hat. Ein an den Generator 11 angelegtes externes Lesesignal D wird zum
Start der Voraufladung verwendet.
-
Zwischen dem Schaltungsknoten 8 und Masse befindet sich ein N-Kanal-
Transistor 25, dessen Gate von dem Signal gesteuert wird.
-
Schließlich ist das Ausgangssignal A des Generators 11 auf niedrigem
Pegel und das negierte Ausgangssignal hat hohen Pegel; die
Transistoren 17 und 10 werden daher abgeschaltet und der Transistor 25
eingeschaltet, um so den Schaltungsknoten 8 und - über den Transistor
16 - die Bitleitung 1 auf Masse zu legen.
-
Wenn der Lesebetrieb einer Zelle gestartet wird, veranlaßt ein
Lesesignal D den Generator 11, das Signal A auf hohen Pegel und das Signal
auf niedrigen Pegel zu bringen. Deshalb werden die Transistoren 17 und
10 eingeschaltet, und der Transistor 25 wird ausgeschaltet.
-
Der Transistor 10 liefert der Dummy-Bitleitung 2 einen ersten Vorstrom
und damit eine erste Vorspannung am Schaltungsknoten 9, und liefert
weiterhin der Bitleitung 1 einen zweiten Vorstrom und damit eine zweite
Vorspannung am Schaltungknoten 8. Diese zweite Vorspannung hängt ab
vom programmierten oder nicht-programmierten Zustand der gelesenen
Zelle, die an die Bitleitung 1 angeschlossen ist. Der Leseverstärker 7
vergleicht die Vorspannung an den Knoten 8 und 9. Der Transistor 16
ist in üblicher Weise ein Verstärker, der die Spannungsungleichheit an
den Eingängen des Leseverstärkers 7 verstärkt.
-
Der Transistor 17 und, allgemein gesagt, der Vorspannteil 6, haben die
Aufgabe, die Vorspannung auf der Bitleitung 1 rasch hochzuziehen.
Wenn der Transistor 17 eingeschaltet wird, wird ein starker Strom in die
Bitleitung 1 eingespeist, und deshalb wird die Spannung am Knoten 8
auf einen Vorlade-Spannungswert angehoben. Das Einschalten des
Transistors 15 bewirkt, daß der Vorlade-Spannungswert abhängig davon
zunimmt oder abnimmt, ob die gelesene Speicherzelle eine
programmierte Zelle oder eine jungfräuliche Zelle ist.
-
Wenn die Spannung am Knoten 8 einen hohen Pegel als
Vorladespannungswert erreicht, veranlaßt der Negator 24 das Flipflop 21, in einen
Zustand umzuschalten, in welchem das Signal C das Rücksetzen des
Generators 11 in einen Zustand veranlaßt, in welchem das Signal A
niedrigen Pegel und das Signal hohen Pegel hat. Deshalb werden die
Transistoren 17 und 15 ausgeschaltet, um die Stromaufnahme der
Schaltung nach dem Lesevorgang auf null herabzusetzen.