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Die vorliegende Erfindung betrifft ein Vermittlungssystem für hybride
Zeitmultiplexe , bei dem jedes ankommende und abgehende hybride
Zeitmultiplex durch Rahmen gebildet ist, von denen bestimmte Zeitintervalle
jede einen Datenblock vom Schaltungstyp und von denen andere Zeitintervalle
jede einen Datenblock vom Pakettyp enthalten.
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In einem Zeitmultiplexsystem MIC sind die Zeitintervalle in implizierter Weise
identifiziert durch ihre Lage in jedem Rahmen , und in den Zeitumschaltern des
Multiplex MIC ermöglicht nach der Erzeugung eines Supermultiplex in der Form
von parallelen Wörtern mit 8 Bit und der Modifikation der zeitlichen Ordnung des
Wortes eine räumliche Demultiplexierung eine Aufreihung der Worte in
Abhängigkeit von ihrem Rang innerhalb der Zeiträume.
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In der EP-PS 0 108 028 wird ein Zeitmultiplex beschrieben, in dem jedes
Zeitintervall ein Paket enthalten kann, das eine Etikette fester Länge vor dem
Datenfeld des Paketes enthält. In der EP- PS 0 113 639 wird ein Zeitumschalter
für mit derartigen Multiplexen übertragene Pakete beschrieben. In diesem
Umschalter wird eine Rotationsmatrix verwendet, um ein paralleles Wörter-
Supermultiplex zu erhalten, in dem eine zeitliche Abweichung um eine Einheit
zwischen den aufeinanderfolgenden Worten desselben Paketes besteht. Am
Ausgang stellt eine andere Rotationsmatrix für jedes Paket die
Initialordnungszahl der Worte wieder her. Es ist ersichtlich, daß die erste Matrix
eine parallel-diagonale Umsetzung oder auch eine "paragonale" Umsetzung
bewirkt.
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Die aktuelle Tendenz besteht darin, hybride zeitsequentielle Vermittlungsnetze
vorzusehen, deren ankommende und abgehende Multiplexe in der Lage sind,
Informationen vom Schaltungsmodus und Informationen vom Paketmodus zu
übertragen. Das in der EP-PS 0 108 028 definierte Zeitmultiplex hat einen
Aufbau, der diesen hybriden Netzen entspricht, unter der Bedingung, daß seine
Zeitintervalle in Rahmen gruppiert sind und daß die Zeitintervalle der Vermittlung
vom Schaltungstyp und andere der Vermittlung vom Pakettyp zugeordnet
werden, wobei die Art der Zuordnung in Abhängigkeit von den Anforderungen
der Vermittlungen durch eine Steuereinheit beeinflußt wird.
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Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein hybrides
Vermittlungssystem zu schaffen, das die genannte "paragonale" Vermittlung
verwendet, um sowohl die Datenblöcke vom Schaltungstyp als auch die
Datenblöcke vom Pakettyp zu vermitteln. Im folgenden werden zur
Vereinfachung die Datenblöcke vom Pakettyp jeweils mit "Paket" und die
Datenblöcke vom Schaltungstyp mit "Weg" bezeichnet.
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Die Erfindung geht aus von einem Vermittlungssystem für hybride
Zeitmultiplexe, bei dem jedes ankommende und jedes ankommende und jedes
abgehende hybride Zeitmultiplex durch Rahmen gebildet ist, in denen
Zeitintervalle fester Dauer je einen Block von Worten enthalten, die entweder ein
Paket oder einen Weg bilden, mit Ausnahme des ersten Zeitintervalls jedes
Rahmens, der einen Rahmen-Synchronisierblock enthält, wobei die
ankommenden Multiplexe einem zeitlichen Umschalter für die Pakete zugeführt
werden, der mit einer paragonalen Konversation arbeitet und eine
Eingangsschaltung für die ankommenden Multiplexe, eine Rotations-
Eingangsmatrix, einen Paket-Pufferspeicher, Übertragungsschaltungen, eine
Rotations-Ausgangsmatrix, eine Zeitbasis, einen Speicher für die Übertragung
der Adressen und Speicherleitungen für die Schreibadressen der Pakete in den
ersten Pufferspeicher enthält, die jede einem Multiplexausgang zugeordnet sind,
wobei jeder Schaltungseingang eine Sychronisierschaltung, die die Anwesenheit
eines Synchronisierblocks für einen Rahmen erkennen kann, eine Reihe und
einen Serien/Parallel-Umsetzer für die Worte enthält.
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Dabei besteht die Erfindung darin, daß die Synchronisierschaltung jeder
Eingangsschaltung an die Reihe die Ordnungszahl jedes Zeitintervalls in einem
Rahmen liefert, wobei die Information über die Ordnungszahl von den
Eingangsschaltungen zu der Rotationseingangsmatrix übertragen wird, die einen
Ausgang aufweist, der mit ihrem ersten Ausgang verbunden ist und die
Information über die Ordnungszahl liefert, die mit der ankommenden
Identifikations-Information des Multiplex eine Identifikations-Information für
einen Block bildet, die dem Adreßeingang eines programmierbaren
Diskriminations-Speichers zugeführt wird, dessen Ausgang mit den
Blockiermitteln der Gültigkeitssignale verbunden ist, die von dem ersten
Adressen-Übersetzungsspeicher den Speicher-Adressleitungen zugeführt
werden, wobei die Ausgänge der Eingangs-Rotationsmatrix außerdem mit den
zweiten korrespondierenden Pufferspeichern verbunden sind, deren Eingangs-
Schreibadressen die Identifikatrions-Information des Blockes empfangen, deren
Eingangs-Leseadressen mit dem Ausgang eines Lese-Steuerspeichers verbunden
sind und deren Ausgänge mit den entsprechenden Eingängen der
Übertragungsschaltungen verbunden sind, wobei der Adreßeingang des dritten
Steuer-Lesespeichers von der Zeitbasis sequentielle Informationen erhält und
außerdem zwei Signale liefert, die einer Schaltung zur Steuerung der
Umschaltung der Übertragungsschaltungen zugeführt werden und von denen
der erste mit Lese-Verhinderungsmitteln der Speichermittel verbunden ist.
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Eine andere Ausführungsform der Erfindung geht aus von einem
Vermittlungssystem für hybride Zeitmultiplexe, bei dem jedes ankommende und
jedes abgehende hybride Zeitmultiplex aus Rahmen besteht, in denen
Zeitintervalle fester Dauer je einen Block aus Worten enthalten, die entweder
Pakete oder Wege bilden, mit Ausnahme eines ersten Zeitintervalls eines
Rahmens, der einen Rahmen-Synchronisierblock enthält, wobei jedes
ankommende Multiplex einerseits einer Eingangsschaltung zugeführt wird, die
eine Synchronisierschaltung, die die Synchronisierblöcke des Rahmens erkennen
kann, eine Leitung und einen Serien/Parallel-Umsetzer für die Worte enthält,
dessen Ausgang mit der Leitung verbunden ist, deren Ausgang den Ausgang der
Eingangsschaltung darstellt, wobei die Ausgänge der Eingangsschaltungen mit
den Eingängen einer Rotations- Eingangsmatrix verbunden sind, deren Ausgänge
mit Ausnahme des ersten mit entsprechenden ersten Pufferspeichern verbunden
sind, daß der erste Ausgang mit den Adreßeingängen eines ersten, auf
Zufallszugriff programmierbaren Speichers verbunden ist, wobei das
Vermittlungssystem außerdem eine Zeitbasis enthält, die sequentiell im
Rhythmus des Taktwortes die Identifikations-Information der ankommenden
Multiplexe zu den Eingängen der Leseleitungen der Eingangsschaltungen, dem
Steuereingang der Rotations-Eingangsmatrix und den übrigen Adreßeingängen
des ersten Steuerspeichers zuführen, wobei der Datenausgang des ersten
Steuerspeichers als Ersatz für das von dem ersten Ausgang der Rotations-
Eingangsmatrix empfangene Wort ein Wort an einen ersten Pufferspeicher
liefert, wobei Schreib-Gültigkeitssignale zu den Speicherleitungen geliefert
werden, die entsprechend den Ausgangsmultiplexen zugeordnet sind und von
der Zeitbasis die Adressen der in dem ersten Speicher gespeicherten Wörter
empfangen, wobei die Ausgänge der ersten Speicher mit entsprechenden
Eingängen von Übertragungsschaltungen verbunden sind, deren Ausgänge mit
entsprechenden Eingängen einer Rotations-Ausgangsmatrix verbunden sind,
deren Ausgänge über die Parallel/Serien-Umsetzer die abgehenden
Zeitmultiplexe, die Zeitbasis, die außerdem die Indentifikations-Information der
abgehenden Multiplexe den Leseeingängen der Speicherleitungen und dem
Steuereingang der Rotations-Ausgangsmatrix zuführt, wobei die Ausgänge der
Speicherleitungen die Leseadressen in den ersten Speichern liefern.
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Dabei besteht die Erfindung darin, daß die Synchronisierschaltung jeder
Eingangsschaltung außerdem an der Leitung die Ordnungszahl jedes
Zeitintervalles eines Rahmens liefert, wobei diese Information über die
Ordnungszahl von den Eingangsschaltungen auf die Eingangs-Rotationsmatrix
übertragen wird, die einen Ordnungszahl-Ausgang aufweist, der ihrem ersten
Eingang zugeordnet ist und die genannte Information über die Ordnungszahl
liefert, die zusammen mit der Identifikations-Information des ankommenden
Multiplex eine Identitäts-Information des Blockes bildet, die dem Adreßeingang
eines zweiten, programmierbaren Diskriminations-Speichers zugeführt wird,
dessen Ausgang mit Verhinderungsmitteln für die von dem ersten
Steuerspeicher gelieferten Gültigkeitssignale verbunden ist, wobei die Ausgänge
der Eingangs-Rotationsmatrix außerdem mit entsprechenden zweiten
Pufferspeichern verbunden sind, deren Schreib-Adreßeingänge die Identitäts-
Information des Blockes erhalten, deren Lese-Adreßeingänge mit dem Ausgang
eines dritten Steuerspeichers verbunden sind und deren Ausgänge mit
entsprechenden Eingängen von Übertragungsschaltungen verbunden sind, wobei
der Adreßeingang des dritten Steuerspeichers von der Zeitbasis sequentielle
Informationen empfängt und außerdem zwei Signale liefert, die einer
Steuerschaltung für die Umschaltung der Übertragungsschaltungen zugeführt
werden und von denen der erste mit Lese-Verhinderungsmitteln der
Speicherleitungen verbunden ist.
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Die oben erwähnten Merkmale der Erfindung sowie weitere Merkmale werden
anhand einer Beschreibung von Ausführungsbeispielen näher erläutert. Die
Beschreibung erfolgt anhand der Zeichnung. Darin zeigen:
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Fig. 1 ein Zeitdiagramm eines Zeitmultiplex gemäß der Erfindung,
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Fig. 2a bis 2d, die gemäß Fig. 3 angeordnet sind, den Aufbau eines
Zeitumschalters gemäß der Erfindung
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Fig. 4 ein Blockschaltbild einer Eingangsschaltung des Umschalters
gemäß den Figuren 2a bis 2d, dem ein ankommendes Multiplex
zugeführt wird,
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Fig. 5 das Schaltbild einer Steuerschaltung für den Rahmen und die in der
Eingangsschaltung gemäß Fig.4 angewandte Synchronisation,
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Fig. 6 ein Beispiel der relativen Lage der ankommenden Multiplexe am
Ausgang der durch den Umschalter gebildeten Schaltungen,
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Fig. 7 das Schaltbild einer Block-Auswahlschaltung, wie sie in dem
erfindungsgemäßen Umschalter verwendet wird,
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Fig. 8 und 9 Schaltbilder von Übertragungsschaltungen des erfindungsgemäßen
Umschalters und
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Fig. 10 ein Blockschaltbild einer Variante des Umschalters gemäß den Fig.
2a bis 2d.
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Das Zeitmultiplex in Fig. 1 wird gebildet durch Zeitintervalle, die je die konstante
Länge von z.B. 16 Worten haben. In der Praxis hat das Multiplex gemäß Fig. 1
einen Aufbau analog demjenigen des Multiplex, das in der EP-A-0 108 028
beschrieben ist. Dabei sind jedoch dort die Zeitintervalle in Rahmen gruppiert,
und bestimmte Zeitintervalle tragen Datenblöcke vom Schaltungstyp anstelle
von Daten vom Pakettyp.
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In Fig. 1 enthält das Zeitintervall ITO einen Block für die
Rahmensynchronisierung, das Zeitintervall IT1 einen Block vom Pakettyp oder
einfacher eines Paketes, das Zeitintervall IT2 ein leeres Paket, das Zeitintervall
IT3 einen Block vom Schaltungstyp oder einfacher eines Weges, das
Zeitintervall IT4 wieder ein Paket usw. In dem beschriebenen
Ausführungsbeispiel enthält jeder Rahmen 24 Zeitintervalle.
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In der Praxis werden in einem Multiplex von dem Typ gemäß Fig. 1 die
Anordnungen der Zeitintervalle durch eine Steuereinheit gesteuert, die im
Entstehungspunkt des Multiplex wirkt. Man kann annehmen, daß diese
Steuereinheit beginnend vom Aufbau einer Vermittlung vom Schaltungstyp eine
oder mehrere Zeitintervalle pro Rahmen bildet. Dieses Zeitintervall oder diese
Zeitintervalle befinden sich immer an derselben Stelle in jedem Rahmen während
der Dauer der Vermittlung. Die anderen Zeitintervalle, mit Ausnahme des
jenigen, das für die Rahmensynchronisierung reserviert ist, werden für die
Übertragung der Pakete benutzt, und zwar in einer Rangfolge, die durch eine
Warteleitung bestimmt ist. Wenn diese Leitung leer ist, wird das entsprechende
Zeitintervall durch ein leeres Paket ausgefüllt. Die Pakete enthalten in bekannter
Weise eine Etikette Eti, die an der Empfangsstelle des Multiplex analysiert wird,
um die Beförderung des Paketes fortzusetzen.
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In dem beschriebenen Ausführungsbeispiel ist die Zusammensetzung des
Rahmen-Synchronisier-Blockes folgendermaßen:
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0000111100110011...00110011 (128 Bit),
und der Aufbau eines leeren Paketes ist:
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0000111101010101...01010101 (128 Bit).
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Wie bei dem in der EP-A-0 108 028 beschriebenen Multiplex werden die
Zusammensetzungen der leeren Pakete dazu benutzt, um eine Synchronisier-
Funktion beim Niveau der Zeitintervalle sicherzustellen. Es sei bemerkt, daß in
dem beschriebenen Ausführungsbeispiel die ersten Wörter OF des Rahmen-
Synchronisier-Blockes und des leeren Paketes identisch sind.
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Der Umschalter gemäß den Fig. 2a bis 2d enthält Eingangsschaltungen CE1 bis
CE16, eine Zeitbasis BT, eine Schaltung ACE für die Einfügung und die
Konversion der Etikette, eine Eingangs-Rotationsmatrix MRE, zwei
Pufferspeicher MP und MV, eine Ausgangs-Rotationsmatrix MRS, Parallel/Serien-
Umsetzer p/s1 bis p/s16, einen Diskriminationsspeicher MCE und eine
Steuereinheit UCC.
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Fig. 2b zeigt sechzehn Verbindungen E1 bis E16, die jede ein Multiplex gemäß
Fig. 1 führen und jeweils mit Eingängen der Eingangsschaltungen CE1 bis CE16
verbunden sind.
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Jede Eingangsschaltung CEi, Fig. 4, enthält einen Serien/Paralell-Umsetzer s/p,
eine Steuerschaltung SY für den Rahmen und die Snychronisierung, eine Leitung
oder einen Speicher FiFo FE und eine logische Schaltung CAL. In der
Eingangsschaltung CEi ist die Eingangsverbindung Ei mit dem Eingang des
Umsetzers s/p verbunden, der parallele Wörter liefert und dessen Ausgang über
eine Verbindung mit acht Drähten D(0-7) mit einem Dateneingang der Leitung FE
verbunden ist. In einer Abzweigung am Eingang des Umsetzers s/p ist die
Schaltung SY angeordnet, die das ankommende Multiplex analysiert und das
Eingangs-Taktwort HE liefert, und zwar ein Bit DP, das beim Pegel "1" ist
jedesmal dann, wenn das über die Leitungen D(0-7) angelegte Wort ein
Anfangswort eines Blockes ist, ein Bit PP beim Pegel "1" jedesmal, wenn der
ankommende Block kein leeres Paket ist, und ein Wort mit sechs Bit Ni.j, das die
Ordnungszahl j des betreffenden Blockes in dem Rahmen des Multiplex der
Verbindung Ei anzeigt. Der Eingang-Worttakt HE wird dem Steuereingang des
Umsetzers s/p zugeführt. Das Bit DP und das Wort Ni.j werden den
entsprechenden Dateneingängen der Leitung FE zugeführt.
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Das Schaltbild der Schaltung SY ist in Fig. 5 dargestellt. Die Verbindung Ei ist
parallel dem Serieneingang eines Schieberegisters RE mit acht Bit und dem
Eingang einer Aufbereitungsschaltung im Rhythmus eines Bit CL zugeführt, die
den Zwischen-Bittakt Hi liefert. Das Register RE empfängt an seinem
Takteingang das Signal Hi, und seine acht parallelen Ausgänge sind mit acht
ersten parallelen Eingängen eines Komparators C0MP verbunden. Zwischen den
acht nicht dargestellten zweiten Eingängen des Komparators COMP sind die
ersten vier beim binären Pegel "0" und die letzten vier beim binären Pegel "1",
was dem Inhalt OF eines ersten Wortes der Blocksynchronisierung des Rahmens
oder eines leeren Paketes entspricht.
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Die parallelen Ausgänge mit dem Wert "1" und "2" des Registers RE sind mit
den Eingängen eines EXKLUSIV- ODER-Gatters P1 verbunden, während seine
parallelen Ausgänge mit dem Wert "1" und "3" mit den Eingängen eines
EXKLUSIV-ODER-Gatters P'1 verbunden sind. Der Ausgang des Gatters P1 ist
mit den ersten Eingängen von zwei UND-Gattern P2 und P3 verbunden,
während der Ausgang des Gatters P'1 mit den ersten Eingängen der beiden
UND-Gatter P'2 und P'3 verbunden ist.
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Der Ausgang des Komparators COMP ist mit den ersten Eingängen von zwei
ODER-Gattern P4 und P'4 verbunden. Der zweite Eingang des Gatters P4 ist mit
dem Ausgang des Gatters P3 verbunden, und sein Ausgang ist mit dem Eingang
einer Kippstufe DBL verbunden, deren Takteingang das Signal Hi empfängt,
deren Ausgang Q mit dem zweiten Eingang des Gatters P3 und deren
Rücksetzeingang mit dem Ausgang CY eines Zählers CT1 verbunden ist. Der
zweite Eingang des Gatters P'4 ist mit dem Ausgang des Gatters P'3 und sein
Ausgang mit dem Eingang D einer Kippstufe DBL' verbunden, dessen
Takteingang das Signal Hi empfängt, dessen Ausgang Q mit dem zweiten
Eingang des Gatters P'3 und dessen Rücksetzeingang mit dem Ausgang CY des
Zählers CT1 verbunden ist.
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Der Zähler CT1 ist ein binärer Zähler mit sieben Bit, dessen Takteingang das
Signal Hi empfängt, dessen Signaleingang En mit dem Ausgang eines ODER-
Gatters P5 verbunden ist und dessen Eingänge entsprechend mit den
Ausgängen der Gatter P3 und P'3 verbunden sind. Wenn der Eingang En auf
niedrigem Pegel liegt, ist der Zähler CT1 auf dem Zählergebnis "8" blockiert.
Sein Ausgang CY, der dem Ausgangszählergebnis "127" entspricht, ist
außerdem entsprechend mit zweiten Eingängen der Gatter P2 und P'2
verbunden. Der dritte Eingang des Gatters P2 ist mit dem Ausgang Q der
Kippstufe DBL verbunden, während der dritte Eingang des Gatters P'2 mit dem
Ausgang Q der Kippstufe DBL' verbunden ist.
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Die Ausgänge der Gatter P2 und P'2 sind entsprechend mit Eingängen eines
ODER-Gatters P6 verbunden, dessen Ausgang mit dem Eingang SYN eines
Zählers CT2 verbunden ist, der ein binärer Zähler mit acht Bit ist und dessen
Takteingang das Signal Hi empfängt. Wenn der Eingang SYN des Zählers CT2
auf den hohen Pegel geht, wird dieser Zähler auf null zurückgesetzt.
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Der Ausgang des Gatters P'2 ist außerdem mit dem Eingang TRA eines Zählers
CT'2 verbunden, dessen Auslöseeingang mit dem Übertragsausgang des Zählers
CT2 verbunden ist und dessen Takteingang das Signal Hi empfängt. Der Zähler
CT'2 ist ein binärer Zähler mit 6 Bit, dessen parallele Ausgänge ein Wort mit 6
Bit an der Leitung Ni.j liefern, die mit der Leitung FE verbunden ist. Dieses Wort
entspricht der Ordnungszahl jedes Zeitintervalles in seinem Rahmen.
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Man kann dabei Bezug nehmen auf die Fig. 2 und 3 der EP-A 0 108 028, was
Details der Wirkungsweise der Schaltungen RE, COMP, DBL, P1 bis P3, CT1
und CT2 entspricht.
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In dem beschriebenen Beispiel ist das erste Wort eines leeren Paketes und eines
Rahmen-Synchronisier-Blockes 00001111. Da der Komparator COMP das
parallel durch das Register RE mit der Konfiguration 00001111 gelieferte Signal
vergleicht und, wenn ein positiver Vergleich durchgeführt wird, liefert er einen
Impuls mit hohem Pegel, der entsprechend über die ODER-Gatter P4 und P'4
den Übergang der Kippstufen DBL und DBL' in den Zustand "1" aktiviert. Die
Eingänge der Gatter P3 und P'3, die entsprechend mit den Ausgängen Q der
Kippstufen DBL und DBL' verbunden sind, gehen dadurch auf den hohen Pegel
während der Zeiten des 9-ten Bit.
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Außerdem sind bis zur 8-ten Bitzeit die Ausgänge der EXKLUSIV- ODER-Gatter
P1 und P'1 auf niedrigen Pegel, da ihre Eingänge beim Pegel "0" sind.
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Wenn es sich um ein leeres Paket handelt, zu Beginn der 9-ten Bitzeit, geht der
Ausgang von P1 auf hohen Pegel. Dementsprechend liefert in diesem Zeitpunkt
das UND-Gatter P3 ein Signal an den ersten Eingang des ODER-Gatters P5, das
ein Zählauslösesignal an den Zähler CT1 liefert, den er bis dort in dem
blockierten Zustand bei "8" hält.
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Außerdem wird das Ausgangssignal des Gatters P3 dem zweiten Eingang des
ODER-Gatters P4 zugeführt. Ebenso, wie bei 9-ten Bitzeiten, geht der Ausgang
des Komparators COMP auf niedrigen Pegel, und der Eingang D der Kippstufe
DBL wird auf hohem Pegel gehalten.
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Wenn es sich um einen Rahmen-Synchronisierblock handelt , bei den 9-ten
Bitzeiten, geht der Ausgang von P'1 auf hohen Pegel. Daher liefert in diesem
Moment das Gatter P'3 ein Signal an den zweiten Eingang des ODER-Gatters
P5, das ein Zählauslösesignal an den Zähler CT1 liefert, wie in dem
vorhergehenden Fall.
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Außerdem wird das Ausgangssignal des Gatters P'3 dem zweiten Eingang des
ODER-Gatters P'4 zugeführt. Ebenso geht bei der 9-ten Bitzeit der Ausgang des
Komparators COMP auf niedrigen Pegel, und der Eingang D der Kippstufe DBL'
bleibt auf hohem Pegel.
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Im Falle eines leeren Paketes bleibt der Ausgang des Gatters P1 bei "1"
während 119 Taktperioden und, ebenso im Falle eines Synchronisierrahmen-
Blockes, bleibt der Ausgang des Gatters P'1 beim Wert "1" während 119
Taktperioden. Dadurch gelangt in diesen beiden Fällen keine Reinitialisierung auf
den Zähler CT1, der bis zum Wert 127 zählt, bei dem sein Ausgang CY aktiviert
wird.
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Wenn beim 128-n Bit der Ausgang des Gatters P1 und der Ausgang Q der
Kippstufe BDL ständig bei "1" sind oder auch wenn der Ausgang des Gatters
P'1 und der Ausgang Q der Kippstufe BDL' ständig bei "1" sind, passiert das
Signal vom Ausgang CY das UND-Gatter P2 oder das UND-Gatter P'2, das über
das ODER-Gatter P6 den Zähler CT2 initialisiert, der wieder beginnt, von 0 an zu
zählen. Außerdem setzt das Signal an dem Ausgang CY die Kippstufen DBL und
DBL' wieder auf 0, wodurch das Gatter P3 oder das Gatter P'3 blockiert werden
und der Zähler CT1 auf "8" reininitialisiert wird.
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Außerdem initialisiert im Falle des Empfanges eines Rahmen-Synchronisier-
Blockes der Ausgang des Gatters P'2, der auf hohen Pegel geht, den Zähler
CT'2. Wenn der Zähler CT2 überläuft, ermöglicht er die Anwendung des
Taktsignals, wodurch die Bit-Synchronisation der beiden Zähler CT2 und CT'2
sichergestellt wird.
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Der Zähler CT2 hat einen dritten parallelen Ausgang, der das Taktwort HE zur
Verfügung stellt.
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Eine Kippstufe BFL1 empfängt an ihrem Takteingang das Signal Hi, ihr Eingang
D ist mit dem Ausgang eines Multiplexers WX verbunden, ihr Ausgang Q ist mit
dem Dateneingang "O" des Multiplexers WX verbunden, und ihr Ausgang Q
liefert das Signal PP. Der Dateneingang "1" des Multiplexers WX ist mit dem
Ausgang des Komparators COMP und sein Steuereingang mit dem Ausgang
eines UND-Gatters P7 verbunden. Das Gatter P7 hat drei Eingänge, die
unmittelbar entsprechend mit drei ersten parallelen Ausgängen des Zählers CT2
verbunden sind, sowie vier invertierende Eingänge, die jeweils mit vier folgenden
Ausgängen desselben Zählers CT2 verbunden sind.
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Der Ausgang des Gatters P7 geht auf hohes Niveau für die Dauer eines Wortes
nach jedem Nulldurchgang des Zählers CT2. In diesem Augenblick ist , wenn es
sich um ein leeres Paket oder um den Block eines Synchronisierrahmens
handelt, der Eingang "1" des Multiplexers WX bei dem Wert "1", wodurch die
Kippstufe zurückgesetzt wird und dadurch das Signal PP auf den niedrigen Pegel
setzt. Im entgegengesetzten Fall liefert der Multiplexer WX ein Signal mit dem
niedrigen Pegel, und das Signal PP geht auf den hohen Pegel. Das Signal PP
wird in der logischen Schaltung CAL dazu ausgenutzt, daß nur die Pakete und
die Blöcke des Weges in die Leitung FE hineingelangen.
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Eine Kippstufe BFL2 hat einen Takteingang, der das Signal HE empfängt, einen
Eingang D, der mit dem Ausgang eines NAND-Gatters P8 verbunden ist. Dieses
Gatter hat vier Eingänge, die entsprechend mit vier letzten Ausgängen des
Zähler CT2 verbunden sind, und einen Ausgang Q, der das Signal DP liefert und
außerdem mit seinem Null-Rücksetzeingang verbunden ist.
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Der Eingang der Kippstufe BFL2 wird nach jedem ersten Wort eines Blockes auf
"1" gesetzt, und ihr Ausgang Q überträgt dadurch das Signal DP zu Beginn des
Blockes auf die Leitung FE.
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Die Leitung FE enthält dadurch eine Folge von Worten mit je fünfzehn Bit. Sie
hat eine obere Grenze bei sechzehn Worten. Ihre Datenausgänge sind
entsprechend mit acht Leitungen Di(0-7), mit sechs Drähten Ni.j(0-5) und mit
einer Leitung ST eines Ausgangs für den Anfang des Paketes verbunden.
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Die Leitung FE arbeitet unter der Steuerung der logischen Schaltung CAL, die
dieselben diskreten Komponenten (Gatter, Kippstufen und Inverter) enthält wie
diejenigen, die in Fig. 2 der EP-A-0 113 639 oder auch in Fig. 1 der EP-A-0 113
307 dargestellt sind. Die logische Schaltung CAL liefert an die Leitung FE die
Schreibsignale PVE und die Lesesignale PVL. Sie empfängt die Signale für das
Eingangs-Taktwort HE, das Ausgangs-Taktwort H, für die Anwesenheit eines
leeren Paketes PP, für den Eingang des Anfanges des Blockes DP, für den
Ausgang des Anfanges des Blockes ST, für den Zustand der leeren Leitung FV,
gebildet für die Leitung FE, und für die Lesesynchronisierung f3.i.
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Die Funktionsweise der Anordnung der Leitung FE und der logischen Schaltung
CAL ist im Detail beschrieben in den obengenannten europäischen
Patentschriften.
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In der Praxis bilden die Eingangsschaltungen CE1 bis CE16, Fig. 2b, die Mittel
zum zeitlichen Versatz der ankommenden Multiplexe E1 bis E16, die, was den
Bitrythmus betrifft, nur plesiochron sind, derart, daß die Kopfausgänge der
Schaltungen CE1 - CE16 sequentiell im Rythmus des Ausgangs-Taktwortes HL
angeliefert werden. Der zeitliche Versatz wird sichergestellt durch denjenigen
der Signale f3.1 bis f3.16, die an die Schaltungen CAL der verschiedenen
Schaltungen CE1 - CE16 angelegt werden, wie im folgenden erläutert wird.
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In Fig. 6 sind Folgen von Rahmen dargestellt, die jeweils die Multiplexe E1 bis
E16 bilden. Jedes Zeitinterval y ist durch zwei Werte markiert: die Rangordnung
des Multiplex, zu dem es gehört, und die Rangordnung in jedem Rahmen. Die
Rahmen-Synchronisierblöcke sind durch Dreiecke dargestellt ; die Pakete sind
durch weiße Rechtecke dargestellt und die Wege durch schraffierte Rechtecke.
Zusätzlich sind dargestellt in einem größeren Maßstab die Pakete 01.03
und 01.-04.
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Der Verlauf der Linie LL, in einer gestrichelten Linie, entspricht den Zeitpunkten,
in denen die Schaltungen C1 bis C16 die entsprechenden sechzehn Anfänge
eines Blockes der Multiplexe E1 bis E16 liefern. Es ist ersichtlich, daß von einem
Multiplex zum folgenden ein Versatz um ein Wort besteht, der durch den
Versatz des Signales f3.i zum nächsten hervorgerufen wird. Dieser Versatz
bewirkt eine diagonale Ausrichtung der Blöcke. Anders ausgedrückt, kann man
auch sagen, daß eine diagonale Synchronisierung der Blöcke besteht.
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Im Gegensatz dazu zeigt Fig. 6, daß die Rahmen der verschiedenen Multiplexe
zufallsbedingte Lagen haben. So liegt der Synchronisierblock des Multiplex E1
um vier Blöcke vor demjenigen des Multiplex E2, aber nur einen Block vor
demjenigen des Multiplex E16. Die sich aus dieser Situation ergebenden
Konsequenzen werden im folgenden ersichtlich.
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Fig. 6 zeigt, daß die Wege, wie z.B. 01.02, 01.08, 02.04, 02.05, ... , 16.04,
immer an derselben Stelle in ihren entsprechenden Rahmen liegen. Im Gegensatz
dazu können von einem Rahmen zum folgenden die Pakete mit derselben
Rangordnung zu verschiedenen Vermittlungen gehören.
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In Fig. 2b sind die Ausgänge Di(0-7) und Ni.j(0-5) der Eingangsschaltungen CEi
jeweils mit entsprechenden Eingängen der Eingangs-Rotationsmatrix MRE
verbunden, deren Bedeutung dieselbe ist wie diejenige der in Fig. 4 der EP-A-0
113 639 dargestellten Rotationsmatrix MRE. Die Matrix MRE hat einen
Rotations-Steuereingang, dem ein Signal zugeführt wird, das sich zyklisch von
0 bis 15 ändert und implizit die ankommenden Multiplexe identifiziert.
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Der erste Ausgang der Matrix MRE ist ein Ausgang mit vierzehn Leitungen, der
sich zusammensetzt aus einem Ausgang D1 mit acht Leitungen und einem
Ausgang Ds mit sechs Leitungen. Der Ausgang D1 liefert aufeinanderfolgend die
ersten Worte der Blöcke der ankommenden Multiplexe und der Ausgang Ds die
Rangordnungen Ni.j der Blöcke in ihren Rahmen. Die anderen fünfzehn
Ausgänge mit acht Leitungen D2 bis.D16 sind Ausgänge mit acht Leitungen, die
entsprechend die zweiten Worte eines Blockes liefern bis zu den sechzehnten
Worten der Blöcke. Für jeden Block wird das i-te-Wort von dem Ausgang Di
geliefert, und zwar um die Zeit eines Wortes vor dem (i+1)-ten Wort des von
dem Ausgang D(i+1) gelieferten Blockes. Es sei bemerkt, daß die Ausgänge D2
bis D16 nur acht Ausgangsleitungen haben, was bedeutet, daß die sechs
Leitungen, die die Rangordnung Ni.j übertragen, nicht aufgeteilt sind.
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In der Praxis geben die sechs Leitungen des Ausgangs Ds nur die Ordnungszahl
des Blockes in einem Rahmen von 64 Blöcken an, identifizieren jedoch nicht das
ankommende Multiplex innerhalb der sechzehn. Daher sind den sechs Leitungen
des Ausgangs Ds die vier Leitungen des Signals zugeordnet, die die
ankommenden Multiplexe identifizieren, um ein Bündel von zehn Leitungen SEP
zu bilden, das einerseits mit dem Adreßeingang des Diskriminationsspeichers
MCE, Fig. 2a, und andererseit mit dem ersten Eingang eines Multiplexers MY1,
Fig. 2d, verbunden ist, der dem Speicher MV zugeordnet ist.
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Der Speicher MCE ist ein Speicher mit Zufallszugriff, der für jeden Block Ni.j eine
Diskriminationsinformation enthält, sei es z.B. ein Bit "1", wenn der Block einem
Weg entspricht, und ein Bit "0", wenn der Block einem Paket entspricht. Es sei
daran erinnert, daß die leeren Pakete und die Rahmen-Synchronisierblöcke am
Eingang der Leitungen FE der Eingangsschaltungen CEi entfernt werden.
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Der Schreibeingang des Diskriminationsspeichers MCE ist über einen Bus BUS
mit der Umschalt-Steuereinheit UCC verbunden, die die Vermittlungen, Wege
und Pakete, die über den Umschalter laufen, und die in Abhängigkeit von neuen,
zu errichtenden oder freizustellenden Vermittlungen, über den Bus den Inhalt
des Speichers MCE modifiziert, überwacht. Schließlich hat der Speicher MCE
einen Ausgang ASYNC, der mit dem ersten Eingang einer Reihe von sechzehn
UND-Gattern PA1 bis PA16 verbunden ist. Anders ausgedrückt, wenn die
Information Ni.j, die an den Adreßeingang des Speichers MCE angelegt ist,
einem Weg entspricht, sind die ersten Eingänge der Gatter PA1 bis PA16 auf
dem niedrigen Pegel, wenn sie einem Paket entsprechen, sind sie auf dem
hohen Pegel.
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Außerdem ist der Ausgang D1 der Matrix MRE einerseits mit dem Dateneingang
der Schaltung für die Verteilung und die Umsetzung der Etikette ACE, Fig. 2a,
und andererseits mit dem Eingang eines Speichers MV1, Fig. 2d, verbunden, der
einen Teil des Speichers MV bildet. Der Datenausgang der Schaltung ACE ist mit
dem Eingang eines Pufferspeichers MP1 verbunden. Die Ausgänge D2 bis D16
sind über Verbindungen mit jeweils acht Leitungen einerseits mit den Eingängen
von Pufferspeichern MP2 bis MP16 und andererseit mit den Eingängen von
Pufferspeichern MV2 bis MV16 verbunden. Die Anordnung der Speicher MP1
bis MP16 bildet den ersten Pufferspeicher MP und die Anordnung der Speicher
MV1 bis MV16 den zweiten Pufferspeicher MV.
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Die Zeitbasis BT enthält eine Quelle HOR für das örtliche Taktsignal mit der
Frequenz 2H und einen binären Zähler CTS. Der Eingang des binären Zählers CTS
ist mit dem Ausgang der Quelle HOR verbunden, und sein erster Ausgang H
liefert ein Signal mit der Wortfrequenz H, und unter seinen zehn
aufeinanderfolgenden Ausgängen BTO bis BT9 bildet die Gruppe der Ausgänge BT0 bis BT3
das, was allgemein als Verbindung bezeichnet wird. Die Anordnung der
Ausgänge BT0 bis BT7 bildet das, was allgemein als Verbindung K bezeichnet wird,
und die Anordnung der Ausgänge BT0 bis BT9 das, was allgemein als
Verbindung W bezeichnet wird. Die Wortfrequenzen H und HE, Fig. 5, sind
plesiochron.
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Das Bündel ist mit dem Steuereingang eines Auswahl-Demultiplexers AIG
verbunden, dessen Dateneingang auf hohem Pegel liegt und dessen Ausgänge die
sechzehn Leitungen f3.1 bis f3.16 bilden, die jeweils mit logischen Schaltungen
der Eingangsschaltungen CE1 bis CE16 verbunden sind. Ebenso bewirken die an
die Leitungen f3.1 bis f3.16 angelegten aufeinanderfolgenden Signale, daß die
Leseaktivierungen der Schaltungen CE1 bis CE16 sequentiell erfolgen, mit einem
Versatz um ein Wort von einem zum folgenden.
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Die Schaltung für die Auswahl und die Konversion der Etikette ACE enthält
einen Speicher MC mit Zufallszugriff, sechzehn Warteleitungen FS1 bis FS16,
einen Demultiplexer TR und zwei Multiplexer MFS und MGS und außerdem die
sechzehn UND-Gatter PA1 bid PA16. Der Speicher MC hat Adreßeingänge mit
zwölf Leitungen, von denen vier mit dem Bündel und acht mit dem Ausgang
D1 der Matrix MRE verbunden sind. Seine Schreibeingänge sind über den Bus
BUS mit der Steuereinheit UCC verbunden, und die Leseausgänge enthalten
vierundzwanzig Leitungen, von denen acht mit Dateneingängen des Speichers MP1
und von denen sechzehn jeweils über ein den Takt H empfangendes TAMPON-
Register mit zweiten Eingängen der sechzehn Gatter PA1 bis PA16 verbunden
sind.
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Jede Warteleitung FSi ist mit ihrem Dateneingang mit dem Bündel K, mit ihrem
Datenausgang mit einem entsprechenden Eingang des Multiplexers MFS, mit
ihrer Schreib-Steuerleitung jeweils mit einem entsprechenden Gatter PAi
verbunden, wobei ihr Lese-Steuereingang mit einem entsprechendem Ausgang des
Demultiplexers TR und ihre Leitung für die Anzeige einer leeren Leitung mit
einem entsprechenden Eingang des Multiplexers MDS verbunden ist.
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In der Praxis empfängt der Speicher MC, wie bereits in der EP-A-0 113 639
beschrieben, die ersten Worte jedes ankommenden Blockes und, in Abhängigkeit
von der Identität des den Block übertragenden Multiplex, wobei die Identität
durch das Bündel gegeben ist, liefert er am Ausgang eine neue Etikette über
seine acht Leitungen zu dem Speicher MP1 und bestimmt die betroffene
abgehende Verbindung, indem eine seiner sechzehn Leitungen aktiviert wird, um in
die Warteleitung FSi die entsprechende Adresse einzuschreiben, bei der die neue
Adresse in den Speicher MP1 eingeschrieben ist. Diese Adresse ist gegeben
durch die Verbindung K, die an den ersten Eingang des Mulitplexers MX1
angeschlossen ist. In dem beschriebenen Ausführungsbeispiel ist, wenn das erste
Wort des Blockes eine Paketadresse ist, das entsprechende Gatter PAi geöffnet,
und die Wirkungsweise läuft in der beschriebenen Weise ab. Wenn es sich
jedoch um das erste Wort des Weges handelt, ist das Gatter PAi durch den
Speicher MCE nicht geöffnet, und es wird keine Adresse in der Leitung FSi
gespeichert. In diesem letzten Fall liefert ebenso der Speicher MC keine verwertbare
neue Etikette, da die Steuereinheit UCC an ihn nichts übertragen hat. In der
Praxis wird nur das seit der Zeit des vorangehenden Wortes anwesende Wort
alleine in den Speicher MC1 geschrieben. Es wird im folgenden ersichtlich, daß
dieses keine Bedeutung hat.
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Jeder Speicher MPi ist einem Mulltiplexer MXi und einem Zähler-Register ADLi
zugeordnet, und die Anordnung dieser Schaltungen arbeitet so, wie es in der
EP-A-0 113 639 beschrieben ist, auf die hiermit Bezug genommen wird. Es sei
ergänzt, daß die Multiplexer MXi durch das Taktsignal H gesteuert sind, das mit
dem hohen Pegel die Schreib-Adressierung über den ersten Eingang und beim
niedrigen Pegel die Leseadressierung über den zweiten Eingang ermöglicht. Beim
Schreibvorgang benötigt die diagonale Anordnung am Ausgang der
Rotationsmatrix MRE keine Adressen-Inkrementation beim Übergang von einem Speicher
MPi auf den Speicher MP(i+1); beim Lesevorgang wird diese Inkrementation
durch die Schaltungen ADLi ausgelöst. Die in Fig. 2d dargestellte Addierstufe
+1 ist nur eingefügt, um die Bearbeitungszeit in dem Speicher MC zu
kompensieren.
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Außerdem ist dem Speicher MV ein Lese-Steuerspeicher MCL zugeordnet,
dessen Adreßeingänge mit dem Bündel W mit zehn Leitungen und dessen
Dateneingänge über den Bus BUS mit der Steuereinheit UCC verbunden sind. Dessen
Datenausgänge enthalten zehn Adressleitungen, eine Steuerleitung V/P und eine
Steuerleitung ST. Der Lese-Steuerspeicher MCL empfängt von der Steuereinheit
UCC die Adressen für die Worte des Weges, die auf einem abgehenden
Multiplex ausgesendet werden müssen, gegeben durch die Zeit eines Wortes, die
durch das Bündel W bestimmt wird. Für jedes über eine abgehende Verbindung
zu übertragende Wort eines Weges wird die Steuerleitung V/P auf den Pegel "1"
gesetzt. Schließlich wird die Steuerleitung ST auf den Pegel "1" gesetzt, wenn
die abgehenden Verbindungen einen Rahmen-Synchronisierblock übertragen
sollen.
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In dem beschriebenen Ausführungsbeispiel werden die
Rahmen-Synchronisierblöcke auf allen abgehenden Verbindungen in Synchronismus übertragen.
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Der Speicher MV1 ist mit seinem Adreßeingang mit dem Ausgang eines
Multiplexers mit MY1 zwei Eingängen verbunden, von denen der erste Eingang mit
dem Bündel SEP, der zweite Eingang mit dem Bündel SLP verbunden ist und
dessen Steuereingang das Taktwort H empfängt. Jeder Speicher MVi, außer des
Speichers MV1, ist einem Multiplerxer MYi mit zwei Eingängen und zwei
Addierstufen "+1" ADVEi und ADVLi zugeordnet. Jeder Multiplexer MYi ist mit
seinem ersten Dateneingang mit dem Ausgang der Addierstufe ADVEi und mit
seinem zweiten Dateneingang mit dem Ausgang der Addierstufe ADVLi
verbunden,
wobei sein Steuereingang das Taktsignal H empfängt. Das Signal H
ermöglicht mit seinem hohen Pegel die Schreibadressierung und mit seinem niedrigen
Pegel die Leseadressierung. Die Eingänge der Addierstufen ADVEi und ADVLi
sind jeweils mit Eingängen des Multiplexers MY(i-1) verbunden.
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Die Dateneingänge der Speicher MV1 bis MV16 sind direkt mit den Ausgängen
D1 bis D16 der Rotationsmatrix MRE verbunden. Alle Wörter sämtlicher Blöcke
werden in den Speichern MV1 bis MV16 gespeichert. Daraus ergibt sich, daß
jeder der Speicher eine Kapazität von 64 Worten pro Rahmen haben muß,
multipliziert mit zechzehn Multiplexeingängen, z.B. 2¹&sup0; Worten. Deshalb enthält das
Bündel SEP zehn Leitungen für die Schreibadresse eines Wortes und das Bündel
SLP zehn Leitungen für die Leseadresse eines Wortes. Die Addierstufe ADVE2
fügt der über SEP übertragenen Adresse ein Bit hinzu, derart, daß das zweite
Wort eines Blockes in dem Speicher MV2 mit einem Versatz um ein Wort
rangiert wird. Das entspricht der Tatsache, daß das zweite Wort von der Matrix
MRE während der Zeit eines Wortes hinter dem ersten Wort geliefert wird. Die
folgenden Addierstufen ADVEi haben die Aufgabe, die folgenden
Verschiebungen zu bewirken. Wenn man also den Speicher MV als ganzen betrachtet, findet
man die gleiche "paragonale" Anordnung wie in dem Speicher MP.
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Die Addierstufen ADVLi, die beim Lesen der Wörter wirksam werden, haben
eine äquivalente Aufgabe.
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Die Datenausgänge der Speicher MPi und MVi sind jeweils mit zwei
Dateneingängen einer Übertragungsschaltung CTRi verbunden, deren Ausgang mit dem
Eingang Fi der Ausgangs-Rotationsmatrix MRS verbunden ist.
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Die Ausgangsleitung V/P des Speichers MCL ist einerseits mit dem
Verhinderungseingang des Demultiplexers TR und andererseits mit einem Eingang einer
Lese-Steuerschaltung GSL verbunden, die in Fig. 7 im Detail dargestellt ist.
Wenn die Leitung V/P beim Pegel "1" ist, sperrt sie den Ausgang des
Demultiplexers TR, so daß die Warteleitung FSi, die für den folgenden Lesevorgang der
Ausgangsverbindung Si abgefragt worden wäre, nicht gelesen wird.
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Die Schaltung GSA, Fig. 7, enthält einen Multiplexer MLS, von dem ein nicht
invertierender Eingang mit der von dem Speicher MCL kommenden Leitung ST
und ein invertierender Eingang mit dem Ausgang des Multiplexers MGS
verbunden ist. Dessen Steuereingang ist mit der Leitung V/P verbunden. Die Schaltung
GSA enthält außerdem zwei Schieberegister RGV1 und RGV2 mit jeweils
sechzehn Stufen, die das Taktsignal H empfangen. Der Signaleingang des Registers
RGV1 ist mit der Leitung V/P und der des Registers RGV2 mit dem Ausgang des
Multiplexers MLS verbunden. In der Praxis erzeugen die Register RGV1 und
RGV2 an ihren entsprechenden Ausgängen V/P' und SYE' die an ihre Eingänge
angelegten Signale V/P und SYE, wobei sie diese Signale im Rhythmus des
Taktes H verschieben. Die Ausgänge sind, entsprechend ihrer Rangordnung,
jeweils mit zwei entsprechenden Eingängen von sechzehn
Übertragungsschaltungen CTR1 bis CTR16 verbunden.
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Das Paar der Signale V/P' und SYE' nimmt den binären Wert 00 an, wenn der zu
übertragende Block der eines Paketes ist, den Wert 01, wenn der zu
übertragende Block derjenige eines leeren Paketes ist, den Wert 10, wenn der zu
übertragende Block derjenige eines Weges ist, und 11, wenn der zu übertragende
Block ein Rahmen-Synchronisierblock ist. Dieses ergibt sich auf einfache Weise
aus dem Schema gemäß Fig. 7. Ebenso ist, wenn V/P bei "1" und ST bei "0"
ist, das Signal SYE bei "0", wodurch die Verschiebung des Paares 10 bei der
Wegübertragung ausgelöst wird.
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Die Übertragungsschaltung CTR1, Fig. 8, enthält acht Miltiplexer mit vier
Eingängen Z1.1bis Z1.8, deren zweite Steuereingänge mit entsprechenden ersten
Ausgängen der Register RGV1 und RGV2 verbunden sind. Die ersten Eingänge
der Multiplexer Z1.1 bis Z1.8 sind jeweils mit acht Ausgangsleitungen des
Speichers MP1 verbunden. Die zweiten und vierten Eingänge der Multiplexer Z1.1
bis Z1.4 sind beim Pegel "0", solange die entsprechenden Eingänge der
Multiplexer Z1.5 bis Z1.8 beim Pegel "1" sind, und die dritten Eingänge der
Multiplexer Z1.1 bis Z1.8 sind entpsprechend mit acht Leitungen des Speichers MV1
verbunden. Es ist ersichtlich, daß die Übertragungsschaltung CTR1 entweder die
Etikette eines Pakets, das erste Wort eines Weges oder das erste Wort eines
leeren Paketes oder Rahmensynchronisierblockes übertragen kann, wobei die
letzteren denselben Aufbau haben.
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Die Übertragungsschaltung CTRi (mit i verschieden von 1), Fig. 9, enthält
außerdem acht Multiplexer mit acht Eingängen Zi.1 bis Zi.8, von denen zwei
Steuereingänge mit den i-ten Ausgängen der Register RGV1 und RGV2 verbunden
sind. Die ersten und die dritten Eingänge aller Multiplexer sind jeweils mit
entsprechenden Ausgängen der Speicher MPi und MVi verbunden. Die zweiten
Eingänge der Multiplexer Zi.1, Zi.3, Zi.5 und Zi.7 sind beim Pegel "0", während
diejenigen der anderen beim Pegel "1" sind. Die vierten Eingänge der Multiplexer
Zi.1, Zi.2, Zi.5 und Zi.6 sind beim Pegel "0", solange diejenigen der anderen
beim Pegel "1" sind.
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Die Übertragung der Pakete von dem Speicher MP und der Wegblöcke von dem
Speicher MV zu der Ausgangsmatrix MRS wird, was den Speicher MP betrifft,
durch den Demultiplexer TR gesteuert, der das Wort empfängt und dazu dient,
eine Warteleitung FSi unter sechzehn auszuwählen und, was den Speicher MV
betrifft, durch das über das Bündel W zu dem Speicher MCL übertragene Wort
zu steuern, wobei das Bündel die Information enthält. Es ist somit ersichtlich,
daß im Zeitpunkt der Auswertung einer Ausgangsverbindung Si ein
Synchronismus besteht in der Wirkungsweise von TR und von MCL. Zwischen den beiden
Wirkungsweisen besteht folgender Widerspruch: Das Lesen von MP oder von
MV wird durch das Signal V/P geregelt, das die Funktion des Multiplexers TR
sperren kann. Es sei angenommen, daß in W das Bündel nicht invertiert
wurde, unter der Annahme, daß der Speicher MCL eine inplizierte Inversion
durchführt. Die Einfügung eines Rahmen-Synchronisierblockes wird behandelt
als die Einfügung eines Weges, ausgenommen, daß die Aufgabe dieses Blockes
in den Übertragungsschaltungen CTRi verkabelt ist.
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Die Ausgang-Rotationsmatrix MRS liefert durch eine Auswahl in Serie in
Übereinstimmung mit seiner Steuerung e die Folge der parallelen Worte der Blöcke.
Schließlich bewirken die Parallel/Serien-Umsetzer p/si eine Serienanordnung der
Worte in dem Sinne, daß sie Multiplex liefern, die einen Aufbau entsprechend
demjenigen gemäß der Fig. 1 haben.
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Der Umschalter gemäß Fig. 10 enthält wie derjenige der Figuren 2a bis 2d,
Eingangsschaltungen CE1 bis CE16, eine Zeitbasis BT, eine
Eingangs-Rotationsmatrix MRE, einen Pufferspeicher MV, eine Ausgangs-Rotationsmatrix MRS,
Parallel/Serien-Umsetzer p/s1 bis p/s16 und einen Lese-Steuerspeicher MCL. Die
zechzehn Verbindungen E'1 bis E'16 tragen jede ein in Rahmen organisiertes
Zeitmultiplex wie dasjenige gemäß Fig. 1, in dem jedoch alle Zeitintervalle, mit
Ausnahme derjenigen, die die Rahmen-Synchronisierblöcke tragen, für die Wege
reserviert sind. Anders ausgedrückt, transportieren die Verbindungsmultiplexe
E'1 bis E'16 kein Paket.
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Jede Eingangsschaltung CEi ist identisch mit derjenigen, die in Fig. 4 gezeigt ist,
und liefert die Worte für die Wege parallel, ebenso die Rangordnung der Wege in
jedem Rahmen. Eine Auswahlschaltung sichert den diagonalen Ausgang der
Wegeblöcke, die jeweils an die Eingänge der Ratationsmatrix MRE angelegt sind.
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Die Matrix MRE konvertiert den diagonalen Aufbau in einen paragonalen Aufbau.
Sie hat sechzen Ausgänge D1 bis D16, die jeweils die Worte entsprechend ihrer
Rangordnung in jedem Block liefern, außerdem einen dem Ausgang D1
zugeordneten Ausgang Dn, der die Rangordnung des Blockes in dem Rahmen liefert. Der
Steuereingang der Matrix MRE empfängt außederm die Information von der
Basis BT
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Der Speicher MV setzt sich zusammen aus sechzehn Speicherelementen MV1
bis MV16, deren entsprechende Adreßeingänge mit Ausgängen der sechzehn
Multiplexer MY1 bis MY16 verbunden sind.
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Der Ausgang Dn, der die Rangordnung Ni.j des Blockes liefert, ist der
Information zugeordnet, um die Schreibadresse des ersten Wortes des Blockes in dem
ersten Speicherelement MV1 des Speichers MV zu bestimmen. In der Praxis
wird diese Adreßinformation dem ersten Eingang eines Multiplexers MY1
zugeführt. Zwischen dem Schreib-Adreßeingang des Multiplexers MY1 und dem
des nicht dargestellten Multiplexers MY2 ist eine Addierstufe + 1 vorgesehen,
wie in dem Umschalter gemäß den Figuren 2a bis 2d.
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Der Lese-Steuerspeicher MCL wird durch das Bündel W adressiert, das aus der
Zeitbasis BT hervorgeht, und liefert Leseadressen in den Speicher MV zu dem
Lese-Adreßeingang des Multiplexers MY1. Für den Lesevorgang wie für den
Schreibvorgang ist zwischen den Multiplexern MY1 und MY(i+1) eine
Addierstufe +1 vorgesehen.
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Die Ausgänge der Speicher MV1 bis MV16 sind jeweils mit ersten Eingängen
der sechzehn Übertragungsschaltugen CTR1 bis CTR16 verbunden, die identisch
sind mit den Schaltungen, die die gleichen Bezugsziffern tragen wie in dem
Umschalter gemäß den Figuren 2a bis 2d. In der Variante gemäß Fig. 10 jedoch
können die das Übertragen der Pakete oder der leeren Pakete ermöglichenden
Leitungen, da keine zu kommutierenden Pakete vorliegen, sondern lediglich
Wege, voneinander isoliert sein. In den Übertragungsschaltungen sind Leitungen zu
erkennen, die von den Speichern MV1 bis MV16 kommen, und solche, die die
Synthese des Rahmen-Synchronisierblockes ermöglichen.
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Um die über die Übertragungsschaltungen zu übertragenden Daten
auszuwählen, ist eine Steuerleitung zwischen dem Ausgang des Lese-Steuerspeichers
MCL und den Übertragungsschaltungen vorgesehen, um eine Verzögerung
zwischen einer Schaltung CTRi und der folgenden vorzusehen.
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Die Ausgänge der Übertragungsschaltungen CTR1 bis CTR16 sind mit
Eingängen F1 bis F16 des Ausgangs-Rotationsspeichers MRS verbunden, dessen
Ausgänge G1 bis G16 jeweils mit Umsetzern p/s1 bis p/s16 verbunden sind, die an
ihren Verbindungen S'1 bis S'16 Multiplexe liefern, die nur Blöcke des
Übertragungsweges und zusätzlich Rahmen-Synchronisierblöcke enthalten.
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Der Steuereingang der Matrix MRS empfängt die Information und diejenigen
der Multiplexer MY1 bis MY16, die das Taktwort H empfangen.
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In einer Variante, bei der die Zeitintervalle nicht durch Blöcke des
Übertragungsweges besetzt sein können, können die Übertragungsschaltungen
CTR1 bis CTR16 mit Motiven von leeren Paketen gespeist werden. Man benötigt
dann zwei Leitungen zwischen dem Speicher MCL und den
Übertragungsschaltungen.