DE3787385T2 - Generatorschaltung zur Taktsignalerzeugung. - Google Patents

Generatorschaltung zur Taktsignalerzeugung.

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DE3787385T2 DE87301049T DE3787385T DE3787385T2 DE 3787385 T2 DE3787385 T2 DE 3787385T2 DE 87301049 T DE87301049 T DE 87301049T DE 3787385 T DE3787385 T DE 3787385T DE 3787385 T2 DE3787385 T2 DE 3787385T2
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Description

  • Die vorliegende Erfindung bezieht sich auf einen Schaltungsaufbau zum Erzeugen von Taktsignalen.
  • Auf dem Gebiet der Halbleiter-Großintegrations (LSI)- Schaltungen wird die Schaltung zum Erzeugen von Taktsignalen (oder der Taktgeber) für Synchronbetriebe zwischen einer Zentraleinheit, Speichern und Schnittstelleneinheiten verbreitet verwendet. Demgemäß ist es notwendig, Taktsignale zu erzeugen, die eine präzise Zeitsteuerung vom Taktgeber erhalten, um diese Synchronbetriebe durchzuführen. Außerdem ist die Betriebsgeschwindigkeit dieser Einheiten von der Taktfrequenz (d. h. Takterzeugungsgeschwindigkeit vom Taktgeber) abhängig. Insbesondere sind die Logikbetriebe der LSI-Schaltung von dieser Taktfrequenz abhängig.
  • Daher ist es erforderlich, äußerst präzise, sehr schnelle und höchst zuverlässige Taktsignale zu realisieren.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung ist ein Schaltungsaufbau zum Erzeugen von Taktsignalen, zur Verwendung in einer Halbleiter-Großintegrationsschaltung, vorgesehen, mit: einem ersten Kanal-Typ-Transistor, vom p-Kanal-Leitfähigkeitstyp, und einem zweiten Kanal-Typ- Transistor, vom entgegengesetzten Kanal-Leitfähigkeitstyp, welche Transistoren entsprechende Stromwege aufweisen, die, an einem gemeinsamen Ausgangsknoten des Schaltungsaufbaus, zwischen einer Energiezufuhrleitung an der positiven Seite und einer Energiezufuhrleitung an der Erdeseite in Serie miteinander verbunden sind, wobei ein Gate des genannten ersten Kanal-Typ-Transistors angeschlossen ist, um ein ersten Eingangstaktsignal zu empfangen, und wobei ein Ausgangstaktsignal des Schaltungsaufbaus am genannten gemeinsamen Ausgangsknoten erzeugt wird; einem dritten Kanal-Typ- Transistor, vom genannten entgegengesetzten Kanal-Leitfähigkeitstyp, welcher einen Stromweg aufweist, der zwischen dem genannten gemeinsamen Ausgangsknoten und einem Gate des zweiten Kanal-Typ-Transistors angeschlossen ist, und welcher ein Gate hat, das angeschlossen ist, um ein zweites Eingangstaktsignal zu empfangen; und einem Bootstrap-Kondensator, der eine erste Elektrode, die mit dem genannten gemeinsamen Ausgangsknoten verbunden ist, und eine zweite Elektrode aufweist, die angeschlossen ist, um ein drittes Eingangstaktsignal zu empfangen; gekennzeichnet durch einen weiteren Kondensator, der zwischen dem genannten Gate des genannten zweiten Kanal-Typ-Transistors und dem genannten Gate des genannten ersten Kanal-Typ-Transistors angeschlossen ist.
  • Die EP-A-0 098 060 schlägt einen Schaltungsaufbau zum Erzeugen von Taktsignalen vor, mit: einem n-Kanal-Transistor und einem ersten p-Kanal-Transistor, welche Transistoren entsprechende Stromwege aufweisen, die, an einem gemeinsamen Ausgangsknoten des Schaltungsaufbaus, zwischen einer ersten Energiezufuhrleitung und einer zweiten Energiezufuhrleitung in Serie miteinander verbunden sind, wobei ein Gate des genannten n-Kanal-Transistors angeschlossen ist, um ein ersten Eingangstaktsignal zu empfangen, und wobei ein Ausgangstaktsignal des Schaltungsaufbaus am genannten gemeinsamen Ausgangsknoten erzeugt wird; einem zweiten p-Kanal-Transistor, welcher einen Stromweg aufweist, der zwischen dem genannten gemeinsamen Ausgangsknoten und einem Gate des genannten ersten p-Kanal-Transistors angeschlossen ist, und welcher ein Gate hat, das angeschlossen ist, um ein zweites Eingangstaktsignal zu empfangen; und einem Bootstrap-Kondensator, der eine erste Elektrode, die mit dem genannten gemeinsamen Ausgangsknoten verbunden ist, und eine zweite Elektrode aufweist, die angeschlossen ist, um ein drittes Eingangstaktsignal zu empfangen.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung ist ein Schaltungsaufbau zum Erzeugen von Taktsignalen, zur Verwendung in einer Halbleiter-Großintegrationsschaltung, vorgesehen, mit: einem ersten Kanal-Typ-Transistor, vom p-Kanal-Leitfähigkeitstyp, und einem zweiten Kanal-Typ- Transistor, vom entgegengesetzten Kanal-Leitfähigkeitstyp, welche Transistoren entsprechende Stromwege aufweisen, die, an einem gemeinsamen Ausgangsknoten des Schaltungsaufbaus, zwischen einer Energiezufuhrleitung an der positiven Seite und einem weiteren Knoten des Schaltungsaufbaus in Serie miteinander verbunden sind; einem dritten Kanal-Typ-Transistor, vom genannten entgegengesetzten Kanal-Leitfähigkeitstyp, welcher einen Stromweg aufweist, der zwischen dem genannten weiteren Knoten und einer Energiezufuhrleitung an der Erdeseite angeschlossen ist; und einem Bootstrap-Kondensator, der eine erste Elektrode, die mit dem genannten weiteren Knoten verbunden ist, und eine zweite Elektrode aufweist, die angeschlossen ist, um ein Eingangstaktsignal zu empfangen; gekennzeichnet durch einen vierten Kanal-Typ- Transistor, vom genannten entgegengesetzten Leitfähigkeitstyp, welcher einen Stromweg aufweist, der zwischen dem genannten weiteren Knoten und einem Gate des genannten dritten Kanal-Typ-Transistors angeschlossen ist, und welcher ein Gate aufweist, das angeschlossen ist, um ein weiteres Eingangstaktsignal zu empfangen, und durch einen weiteren Kondensator, der eine erste Elektrode, die mit dem genannten Gate des genannten dritten Kanal-Typ-Transistors verbunden ist, und eine zweite Elektrode aufweist, die angeschlossen ist, um ein weiteres Eingangstaktsignal zu empfangen, wobei entsprechende Gates des ersten und des zweiten Kanal-Typ-Transistors angeschlossen sind, um noch ein weiteres Eingangstaktsignal zu empfangen, und wobei ein Ausgangstaktsignal des Schaltungsaufbaus am genannten gemeinsamen Knoten erzeugt wird.
  • Die GB-A-2 156 617 schlägt einen Schaltungsaufbau zum Erzeugen von Taktsignalen vor, mit: einem p-Kanal-Transistor und einem ersten n-Kanal-Transistor, welche Transistoren entsprechende Stromwege aufweisen, die, an einem gemeinsamen Knoten des Schaltungsaufbaus, zwischen einer ersten Energiezufuhrleitung und einem weiteren Knoten des Schaltungsaufbaus in Serie miteinander verbunden sind; einem zweiten n-Kanal-Transistor, der einen Stromweg aufweist, der zwischen dem genannten weiteren Knoten und einer zweiten Energiezufuhrleitung angeschlossen ist; und einem Bootstrap-Kondensator, der eine erste Elektrode, die mit dem genannten weiteren Knoten verbunden ist, und eine zweite Elektrode aufweist, die angeschlossen ist, um ein Eingangstaktsignal zu empfangen.
  • Es wird nun anhand von Beispielen auf die beigeschlossenen Zeichnungen bezuggenommen, in denen:
  • Fig. 1 ein Schaltbild eines herkömmlichen Schaltungsaufbaus zum Erzeugen von Taktsignalen ist;
  • Fig. 2 ein Signalzeitdiagramm des in Fig. 1 gezeigten Schaltungsaufbaus ist;
  • Fig. 3 ein Schaltbild eines Schaltungsaufbaus zum Erzeugen von Taktsignalen gemäß einem ersten Aspekt der vorliegenden Erfindung ist;
  • Fig. 4 ein Signalzeitdiagramm der in Fig. 3 gezeigten Schaltung ist;
  • Fig. 5 ein Schaltbild eines Schaltungsaufbaus zum Erzeugen von Taktsignalen gemäß einem zweiten Aspekt der vorliegenden Erfindung ist; und
  • Fig. 6 ein Signalzeitdiagramm der in Fig. 5 gezeigten Schaltung ist.
  • Zuerst erfolgt mit Bezugnahme auf Fig. 1 und 2 eine Erläuterung des Schaltungsaufbaus zum Erzeugen von Taktsignalen auf Basis des in der EP-A-0 098 060 vorgeschlagenen.
  • Mit Bezugnahme auf Fig. 1 bezeichnen Q1 und Q4 MOS- Transistoren, C einen Bootstrap-Kondensator, Φ1 und Φ2 Eingangstaktsignale, OT einen Ausgangsanschluß, N1 einen Knoten, VCC einen Spannungspegel einer Energiequellenleitung an der positiven Seite und VSS einen Spannungspegel einer Energiequellenleitung an der Erdeseite.
  • Die Betriebe dieser Schaltung werden mit Bezugnahme auf Fig. 2 detailliert beschrieben.
  • In Fig. 2 bedeutet die linke Seite einen aktiven Zustand und die rechte Seite einen zurückgesetzten Zustand. Das Taktsignal CLK wird durch abwechselndes Wiederholen dieser zwei Zustände erhalten. Das Taktsignal CLK wird am Ausgangsanschluß OT erzeugt und ist in Fig. 2 mit schwarzen Punkten angegeben.
  • Das Taktsignal CLK wird durch einen Bootstrap-Effekt des Kondensators C im aktiven Zustand vom VCC-Pegel auf einen VSS0-Pegel, der niedriger ist als der VSS-Pegel, heruntergezogen und im zurückgesetzten Zustand vom VSS0-Pegel auf den VCC-Pegel hochgezogen. Um diese Kurven zu erhalten wird zuerst, wenn das an das Gate des Transistors Q1 angelegte Taktsignal Φ0 vom VSS-Pegel auf den VCC-Pegel hochgezogen wird, der p-Kanal-Transistor AUS geschaltet. Demgemäß wird der Pegel des Ausgangsanschlusses OT auf dem VCC-Pegel gehalten.
  • Zu diesem Zeitpunkt wird das an das Gate des Transistors Q2 angelegte Taktsignal Φ1 auf den VSS-Pegel gesetzt, und so wird der p-Kanal-Transistor Q2 im EIN Zustand gehalten. Demgemäß wird der Knoten N1 durch den Transistor Q2 aufgeladen, um sich dem VCC-Pegel zu nähern.
  • Wenn sich der Knoten N1 dem VCC-Pegel nähert, erreicht der Pegel des Ausgangsanschlusses OT den VSS-Pegel, da der n-Kanal-Transistor Q4 EIN geschaltet wird. Als nächstes wird, wenn das Taktsignal Φ1 vom VSS-Pegel auf den VCC- Pegel hochgezogen wird, der p-Kanal-Transistor Q2 AUS geschaltet und der n-Kanal-Transistor Q3 EIN geschaltet. Demgemäß wird die Ladung des Knotens N1 durch den Transistor Q3 zum Ausgangsanschluß OT entladen. So wird der Pegel des Knotens N1 auf den VSS-Pegel heruntergezogen und dann der n-Kanal-Transistor Q4 AUS geschaltet.
  • In diesen Zuständen wird, wenn das Taktsignal Φ2 vom VCC-Pegel auf den VSS-Pegel heruntergezogen wird, der Pegel des Ausgangsanschlusses OT auf den VSS0-Pegel unter den VSS-Pegel heruntergezogen. Dieses rasche Herunterziehen des Ausgangspegels ist vom sogenannten Bootstrap-Effekt abhängig, der durch den Bootstrap-Kondensator C erzielt wird.
  • Das heißt, wenn der Knoten N1 auf dem VSS-Pegel ist, fließen die Ladungen von der VSS-Seite zum Ausgangsanschluß QT, wenn der Pegel des Ausgangsanschlusses OT auf den VSS - Vth-Pegel heruntergezogen wird. Demgemäß kann der Pegel des Ausgangsanschlusses OT nicht unter den obigen Pegel heruntergezogen werden. In diesem Fall kann, da der n-Kanal-Transistor Q3 EIN geschaltet ist und der Knoten N1 mit dem Ausganganschluß OT verbunden ist, der Pegel des Knotens N1 gleichzeitig heruntergezogen werden, und der Transistor Q4 wird im AUS Zustand gehalten. Demgemäß kann der Pegel des Ausgangsanschlusses OT auf den VSS0-Pegel unter den VSS-Pegel der Energiequellenleitung an der Erdeseite heruntergezogen werden. Dieses Phänomen ist als Bootstrap-Effekt bekannt.
  • Wenn der Knoten N1 der VSS-Pegel ist, wird der Pegel des Ausgangsanschlusses QT auf den VSS - Vth-Pegel heruntergezogen, und die Ladungen fließen von der V&sub5;&sub5;-Seite, wie oben erläutert. Dieses Phänomen wird nachstehend detaillierter erklärt. Das heißt, wenn der Knoten N1 der V&sub5;&sub5;- Pegel ist, wird die Ausgangsseite des Transistors Q4 eine Source und die Erdeseite hiervon ein Drain, wenn der Ausgangsanschluß OT unter den VSS-Pegel heruntergezogen wird. Wenn die Source-Seite des Transistors Q4 VSS - Vth wird, wird die Potentialdifferenz zwischen der Source und dem Drain höher als Vth. Demgemäß fließen die Ladungen (Strom) von der Erdeseite zur Ausgangsanschlußseite. In diesem Fall wird, obwohl der Pegel des Ausgangsanschlusses QT nicht unter den Pegel von VSS - Vth heruntergezogen wird, in der tatsächlichen Praxis der Pegel des Ausgangsanschlusses QT auf den VSS0-Pegel heruntergezogen, da der Transistor Q3 EIN geschaltet und der Transistor Q4 AUS geschaltet wird.
  • Folglich wird der Bootstrap-Effekt im Ausgangsanschluß OT realisiert.
  • Im zurückgesetzten Zustand wird, wenn das Taktsignal Φ0 vom VCC-Pegel auf den VSS-Pegel heruntergezogen wird, der p-Kanal-Transistor Q1 EIN geschaltet und das Taktsignal CLK auf den VCC-Pegel hochgezogen. Zu diesem Zeitpunkt werden, da das Taktsignal Φ1 auf dem VCC-Pegel gehalten wird, der Transistor Q2 im AUS Zustand und der Transistor Q3 im EIN Zustand gehalten. Demgemäß wird der Knoten N1 durch den Transistor Q3 aufgeladen, um sich dem VCC-Pegel zu nähern.
  • Als nächstes werden, wenn das Taktsignal Φ1 auch vom VCC-Pegel auf den VSS-Pegel heruntergezogen wird, der Transistor Q3 AUS geschaltet und der Transistor Q2 EIN geschaltet. Demgemäß wird die Ladung des Knotens N1 durch den Transistor Q2 zur Signalleitung L des Taktsignals Φ0 entladen, und der Pegel des Knotens N1 wird heruntergezogen, um sich dem VSS-Pegel zu nähern. So wird der n-Kanal-Transistor Q4 AUS geschaltet.
  • Im zurückgesetzten Zustand besteht jedoch ein Problem. Das heißt, wenn der Transistor Q2 EIN geschaltet wird, wird die Ladung des Knotens N1 zur Signalleitung L entladen. Demgemäß wird der Pegel des Knotens N1 nahezu auf den Pegel des VSS-Pegels heruntergezogen, wie in Fig. 2 gezeigt. Die Differenz zwischen diesem Pegel und dem VSS-Pegel ist in Fig. 2 durch "LQ2" gezeigt. Die Differenz LQ2 wird durch einen Schwellenpegel Vth des Transistors Q2 bewirkt.
  • Unter der Annahme, daß der Schwellenpegel des p-Kanal- Transistors Q2 höher ist als jener des n-Kanal-Transistors Q4, kann demgemäß der Pegel des Knotens N1 nicht auf einen ausreichenden Niederpegel (d. h. VSS-Pegel) heruntergezogen werden, und so kann der n-Kanal-Transistor nicht vollständig AUS geschaltet werden.
  • Demgemäß ist es im herkömmlichen Taktgeber schwierig, ein äußerst präzises, sehr schnelles und höchst zuverlässiges Taktsignal CLK zu erhalten.
  • Eine den ersten Aspekt der vorliegenden Erfindung verkörpernde Schaltung zum Erzeugen von Taktsignalen wird nachstehend mit Bezugnahme auf Fig. 3 und 4 detailliert erläutert.
  • Mit Bezugnahme auf Fig. 3 sind die gleichen Bezugszahlen für die gleichen Komponenten wie jene der in Fig. 1 gezeigten Schaltung angegeben. In dieser Ausführungsform ist der p-Kanal-Transistor Q2 weggelassen und ein Kondensator C1 zwischen dem Knoten N1 und der Signalleitung L hinzugefügt.
  • Die Betriebe dieser Schaltung werden mit Bezugnahme auf Fig. 4 detailliert beschrieben.
  • In Fig. 4 wird, wenn das an das Gate des Transistors Q1 angelegte Taktsignal Φ0 vom VSS-Pegel auf den VCC-Pegel hochgezogen wird, der p-Kanal-Transistor Q1 AUS geschaltet und der Pegel des Ausgangsanschlusses OT (Taktsignal CLK wird ausgegeben) auf dem VCC-Pegel gehalten. Zu diesem Zeitpunkt wird der Pegel des Knotens N1 durch den Kondensator C1 hochgezogen, um sich dem VCC-Pegel zu nähern.
  • Wenn der Pegel des Knotens N1 hochgezogen wird, wird der Pegel des Taktsignals CLK auf den VSS-Pegel heruntergezogen, da der erste n-Kanal-Transistor Q4 EIN geschaltet wird. Als nächstes wird, wenn das an das Gate des Transistors Q3 angelegte Taktsignal Φ1 vom VSS-Pegel auf den VCC- Pegel hochgezogen wird, der zweite n-Kanal-Transistor Q3 EIN geschaltet. Demgemäß wird die Ladung des Knotens N1 durch den Transistor Q3 zum Ausgangsanschluß OT entladen, dann wird der Knoten N1 auf den VSS-Pegel heruntergezogen und so der n-Kanal-Transistor Q4 AUS geschaltet.
  • In diesen Zuständen wird, wenn das an den Bootstrap- Kondensator C angelegte Taktsignal Φ2 vom VCC-Pegel auf den VSS-Pegel heruntergezogen wird, der Pegel des Taktsignals CLK durch den Bootstrap-Effekt des Kondensators C auf den VSS0-Pegel unter den VSS-Pegel heruntergezogen.
  • Im zurückgesetzten Zustand wird, wenn das Taktsignal Φ1 vom VCC-Pegel auf den VSS-Pegel heruntergezogen wird, der n-Kanal-Transistor Q3 AUS geschaltet. Wenn das Taktsignal Φ0 vom VCC-Pegel auf den VSS-Pegel heruntergezogen wird, wird der p-Kanal-Transistor Q1 EIN geschaltet. Demgemäß wird das Taktsignal CLK auf den VCC-Pegel hochgezogen und der Pegel des Knotens N1 weiter heruntergezogen.
  • Wie oben erläutert, wird der n-Kanal-Transistor Q3 AUS geschaltet, wenn das Taktsignal Φ1 vom VCC-Pegel auf den VSS-Pegel heruntergezogen wird. Das Taktsignal CLK vom VSS0-Pegel auf den VCC-Pegel hochgezogen, wenn das Taktsignal Φ0 vom VCC-Pegel auf den VSS-Pegel heruntergezogen wird. Demgemäß wird der Knoten N1 durch den Transistor Q3 aufgeladen. Wenn der Schwellenpegel des Transistors Q3 Vth ist, wird der Pegel des Knotens N1 VSS - Vth. Demgemäß kann der Transistor Q4 vollständig AUS geschaltet werden, da der Pegel des Knotens N1 ausreichend heruntergezogen wird. Wie in Fig. 1 und 2 erläutert, wird der Pegel des Knotens N1 herkömmlich VSS + Vth. Daher ist es schwierig, den Transistor Q4 vollständig AUS zu schalten, da der Pegel des Knotens N1 nicht ausreichend heruntergezogen werden kann.
  • Nun wird ein den zweiten Aspekt der vorliegenden Erfindung verkörpernder Schaltungsaufbau zum Erzeugen von Taktsignalen mit Bezugnahme auf Fig. 5 und 6 beschrieben.
  • Mit Bezugnahme auf Fig. 5 werden der p-Kanal-Transistor Q5 und der erste n-Kanal-Transistor Q6 neu zur Ausgangsstufe hinzugefügt. Demgemäß ist der Ausgangsanschluß OT am gemeinsamen Verbindungspunkt der Transistoren Q5 und Q6 vorgesehen. Das Taktsignal Φ3 wird ebenfalls neu an den gemeinsamen Verbindungspunkt beider Gates der Transistoren Q5 und Q6 angelegt. Jeder der Transistoren Q5 und Q6 besteht aus einem komplementären MOS-Transistor (CMOS-Transistor).
  • Im aktiven Zustand wird, wenn das Taktsignal φ0 vom VCC-Pegel auf den VSS-Pegel heruntergezogen wird, der Pegel des ersten Knotens N1 vom Pegel nahe dem VCC-Pegel auf den VSS-Pegel heruntergezogen und der zweite n-Kanal-Transistor Q4 AUS geschaltet. Zu diesem Zeitpunkt wird, wenn das Taktsignal Φ1 vom VSS-Pegel auf den VCC-Pegel hochgezogen wird, der dritte n-Kanal-Transistor Q3 EIN geschaltet, und dann ist der Knoten N1 mit dem zweiten Knoten N2 verbunden. In diesem Zustand wird, wenn das Taktsignal 3 vom VSS-Pegel auf den V-Pegel hochgezogen wird, der p-Kanal-Transistor Q5 AUS geschaltet und der n-Kanal-Transistor Q6 EIN geschaltet, und so wird das Taktsignal CLK vom VCC-Pegel auf den VSS0-Pegel heruntergezogen. Zu diesem Zeitpunkt wird, wenn das Taktsignal Φ2 vom VCC-Pegel auf den VSS-Pegel heruntergezogen wird, der Pegel des Knotens N2 durch den Bootstrap-Effekt des Kondensators C unter den VSS-Pegel heruntergezogen. Da der Knoten N2 gleichzeitig mit dem EIN Schalten des Transistors Q6 unter den VSS-Pegel heruntergezogen wird, wird das Taktsignal CLK durch den Bootstrap-Effekt des Kondensators C rasch vom VCC-Pegel auf den VSS0- Pegel unter den VSS-Pegel heruntergezogen.
  • Im zurückgesetzten Zustand, wenn das Taktsignal Φ3 vom VCC-Pegel auf den VSS-Pegel heruntergezogen wird, werden der p-Kanal-Transistor Q5 EIN geschaltet und der n-Kanal- Transistor Q6 AUS geschaltet. Demgemäß wird der Pegel des Ausgangsanschlusses OT (Taktsignal CLK wird ausgegeben) vom VSS0-Pegel auf den VCC-Pegel hochgezogen. Zu diesem Zeitpunkt wird die Ladung des Knotens N2 geringfügig zum Ausgangsanschluß entladen.
  • In diesem Zustand werden, wenn das Taktsignal Φ2 vom VSS-Pegel auf den VCC-Pegel hochgezogen wird, die Pegel der Knoten N1 und N2 auf VSS + Vth hochgezogen, da der Knoten N1 durch den Transistor Q3 mit dem Knoten N2 verbunden ist. Dieser Wert VSS + Vth ist ein Grenzwert, bei dem der Transistor Q4 nicht EIN geschaltet wird. Als nächstes wird, wenn das Taktsignal Φ1 vom VCC-Pegel auf den VSS-Pegel heruntergezogen wird, der n-Kanal-Transistor Q3 AUS geschaltet. Nach diesem Schritt wird, wenn das Taktsignal Φ0 vom VSS-Pegel auf den VCC-Pegel hochgezogen wird, der Pegel des Knotens N1 hochgezogen und der Transistor Q4 EIN geschaltet. Demgemäß wird der Pegel des Knotens N2 auf dem VSS- Pegel gehalten.
  • In der Beschreibung werden alle Taktsignale Φ0, Φ1, Φ2 und Φ3 von einer Steuereinrichtung (nicht dargestellt) in der LSI-Schaltung erzeugt, und, da eine herkömmliche Steuereinrichtung verwendet werden kann, wird eine Erläuterung hiervon weggelassen.

Claims (2)

1. Schaltungsaufbau zum Erzeugen von Taktsignalen, zur Verwendung in einer Halbleiter-Großintegrationsschaltung, mit:
einem ersten Kanal-Typ-Transistor (Q&sub1;), vom p-Kanal- Leitfähigkeitstyp, und einem zweiten Kanal-Typ-Transistor (Q4), vom entgegengesetzten Kanal-Leitfähigkeitstyp, welche Transistoren (Q&sub1;, Q&sub4;) entsprechende Stromwege aufweisen, die, an einem gemeinsamen Ausgangsknoten (OT) des Schaltungsaufbaus, zwischen einer Energiezufuhrleitung (VCC) an der positiven Seite und einer Energiezufuhrleitung (VSS) an der Erdeseite in Serie miteinander verbunden sind, wobei ein Gate des genannten ersten Kanal-Typ-Transistors (Q&sub1;) angeschlossen ist, um ein ersten Eingangstaktsignal (Φ&sub0;) zu empfangen, und wobei ein Ausgangstaktsignal (CLK) des Schaltungsaufbaus am genannten gemeinsamen Ausgangsknoten (OT) erzeugt wird;
einem dritten Kanal-Typ-Transistor (Q&sub3;), vom genannten entgegengesetzten Kanal-Leitfähigkeitstyp, welcher einen Stromweg aufweist, der zwischen dem genannten gemeinsamen Ausgangsknoten (OT) und einem Gate des zweiten Kanal-Typ- Transistors (Q&sub4;) angeschlossen ist, und welcher ein Gate hat, das angeschlossen ist, um ein zweites Eingangstaktsignal (Φ&sub1;) zu empfangen; und
einem Bootstrap-Kondensator (C), der eine erste Elektrode, die mit dem genannten gemeinsamen Ausgangsknoten (OT) verbunden ist, und eine zweite Elektrode aufweist, die angeschlossen ist, um ein drittes Eingangstaktsignal (Φ&sub2;) zu empfangen;
gekennzeichnet durch einen weiteren Kondensator (C&sub1;), der zwischen dem genannten Gate des genannten zweiten Kanal-Typ-Transistors (Q&sub4;) und dem genannten Gate des genannten ersten Kanal-Typ-Transistors (Q&sub1;) angeschlossen ist.
2. Schaltungsaufbau zum Erzeugen von Taktsignalen, zur Verwendung in einer Halbleiter-Großintegrationsschaltung, mit:
einem ersten Kanal-Typ-Transistor (Q&sub5;), vom p-Kanal- Leitfähigkeitstyp, und einem zweiten Kanal-Typ-Transistor (Q&sub6;), vom entgegengesetzten Kanal-Leitfähigkeitstyp, welche Transistoren (Q&sub5;, Q&sub6;) entsprechende Stromwege aufweisen, die, an einem gemeinsamen Ausgangsknoten (OT) des Schaltungsaufbaus, zwischen einer Energiezufuhrleitung (VCC) an der positiven Seite und einem weiteren Knoten (N&sub2;) des Schaltungsaufbaus in Serie miteinander verbunden sind;
einem dritten Kanal-Typ-Transistor (Q&sub4;), vom genannten entgegengesetzten Kanal-Leitfähigkeitstyp, welcher einen Stromweg aufweist, der zwischen dem genannten weiteren Knoten (N&sub2;) und einer Energiezufuhrleitung (VSS) an der Erdeseite angeschlossen ist; und
einem Bootstrap-Kondensator (C), der eine erste Elektrode, die mit dem genannten weiteren Knoten (N&sub2;) verbunden ist, und eine zweite Elektrode aufweist, die angeschlossen ist, um ein Eingangstaktsignal (Φ&sub2;) zu empfangen;
gekennzeichnet durch einen vierten Kanal-Typ-Transistor (Q&sub3;), vom genannten entgegengesetzten Leitfähigkeitstyp, welcher einen Stromweg aufweist, der zwischen dem genannten weiteren Knoten (N&sub2;) und einem Gate des genannten dritten Kanal-Typ-Transistors (Q&sub4;) angeschlossen ist, und welcher ein Gate aufweist, das angeschlossen ist, um ein weiteres Eingangstaktsignal (Φ&sub1;) zu empfangen, und durch einen weiteren Kondensator (C&sub1;), der eine erste Elektrode, die mit dem genannten Gate des genannten dritten Kanal-Typ- Transistors (Q&sub4;) verbunden ist, und eine zweite Elektrode aufweist, die angeschlossen ist, um ein weiteres Eingangstaktsignal (Φ&sub0;) zu empfangen, wobei entsprechende Gates des ersten und des zweiten Kanal-Typ-Transistors (Q&sub5;, Q&sub6;) angeschlossen sind, um noch ein weiteres Eingangstaktsignal (Φ&sub3;) zu empfangen, und wobei ein Ausgangstaktsignal (CLK) des Schaltungsaufbaus am genannten gemeinsamen Knoten (OT) erzeugt wird.
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