DE3730560A1 - Verfahren und vorrichtung zur uebertragung von impulssignalen - Google Patents
Verfahren und vorrichtung zur uebertragung von impulssignalenInfo
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
- H03M5/08—Code representation by pulse width
Description
Die vorliegende Erfindung betrifft ein Verfahren zum
Übertragen von Impulssignalen gemäß dem Oberbegriff des
Anspruches 1 sowie eine Vorrichtung zur Durchführung dieses
Verfahrens. Sie betrifft insbesondere die
Hochgeschwindigkeits-Fernübertragung von Daten zwischen einer
Sende- und Empfangsstation.
Bei der Übermittlung von Daten muß häufig auf vorhandene
Übertragungskanäle zurückgegriffen werden. Dabei erforderte
eine serielle Hochgeschwindigkeits-Übertragung bislang die
zusätzliche Übertragung eines Synchrontaktes, um die
Empfangsstation auf die Sendestation zu synchronisieren, wozu
ein zusätzlicher Übertragungskanal vorgesehen werden mußte.
Eine Datenübertragung ohne zusätzlichen Synchrontakt war
bislang nur in unteren Geschwindigkeitsbereichen möglich, bei
welchen die Baudraten im Bereich zwischen 110 und 19 200
Bit/sec liegen.
Der Erfindung liegt demgegenüber die Aufgabe zugrunde, ein
Verfahren und eine Vorrichtung der eingangs erwähnten Gattung
zu schaffen, welche eine Hochgeschwindigkeits-Datenübertragung
ohne die Bereitstellung zusätzlicher Übertragungskanäle
ermöglichen.
Diese Aufgabe wird erfindungsgemäß durch die Merkmale in den
kennzeichnenden Teilen der Patentansprüche 1 und 4 gelöst.
Demnach wird die Folge von binären Impulssignalen beim Sender
in Impulse von unterschiedlicher Länge umgewandelt und auf der
Empfangsseite aus den übertragenen Impulsen unterschiedlicher
Länge erneut eine analoge Folge von binären Impulsen
geschaffen. Dabei können die übertragenen Impulse kurzer Länge
dem Binärwert "0" und größerer Länge dem Binärwert "1"
entsprechen. Es wurde nämlich festgestellt, daß die vordere
Flanke jedes übertragenen Impulses gleichzeitig als Taktsignal
verwendet werden kann, während das zeitliche Auftreten der
abfallenden Flanke jedes übertragenen Impulses die
Binärinformation enthält, so daß sowohl Binärwerte "0" wie
auch Binärwerte "1" seriell in Form von Impulsen übertragen
werden können, ohne daß es eines zusätzlichen Synchronimpulses
bedarf. Die Erfindung ermöglicht dadurch eine
Hochgeschwindigkeits-Übertragung mit Baudraten von mehreren
Megabyte/sek. auf einem einzigen z. B. bestehenden
Übertragungskanal. Außerdem können gemäß einer Weiterbildung
der Erfindung ohne weiteres auch Zusatzbefehle auf diesem Wege
weitergeleitet werden.
Bezüglich des Aufbaues der Vorrichtung zur Durchführung des
erfindungsgemäßen Verfahrens wird auf die Patentansprüche 4
bis 10 verwiesen.
Die Erfindung wird nachfolgend anhand eines
Ausführungsbeispieles und der Zeichnung näher erläutert. Es
zeigen:
Fig. 1 eine Ansicht zur Erläuterung der Funktionsweise der
Erfindung,
Fig. 2 ein schematisches Blockdiagramm eines sendeseitigen
Signalwandlers gemäß der Erfindung, und
Fig. 3 ein schematisches Blockdiagramm eines
empfangsseitigen Signalwandlers gemäß der Erfindung.
Eine über einen Datenkanal übertragene binäre Impulsfolge
besteht bekanntlich aus Binärwerten "0" und Binärwerten "1",
wobei innerhalb der Impulsfolge zwei oder mehrere
aufeinanderfolgende Binärwerte "1" auftreten können. Bei
Abwesenheit eines genauen Taktsignales auf der Empfangsseite
ergibt sich dann die Schwierigkeit, daß die Auswerteschaltung
feststellen muß, daß es sich bei dem einlaufenden Impuls um
mehrere getrennte Binärwerte "1" handelt. Ähnliches gilt beim
Auftreten von mehreren aufeinanderfolgenden Binärwerten "0",
in welchem Fall die Auswerteschaltung ebenfalls die genaue
Anzahl von aufeinanderfolgenden Binärwerten "0" erkennen muß,
was bei hoher Datenübertragungsgeschwindigkeit und Abwesenheit
eines sendeseitig zugeführten Taktsignales Schwierigkeiten
bereitet.
Um diese Schwierigkeiten zu vermeiden, werden im Rahmen der
vorliegenden Erfindung sowohl Binärwerte "0" wie auch
Binärwerte "1" generell nur in Form von Binärwerten "1"
übertragen, wobei die zu übertragende Information durch die
Dauer der übertragenen Impulse festgelegt wird.
So wie dies in Fig. 1 dargestellt ist, kann beispielsweise ein
logischer Wert "0" durch einen Impuls mit einer Impulsdauer A
charakterisiert sein, während ein logischer Wert "1" durch
einen Impuls mit der Impulsdauer B festgelegt ist. Darüber
hinaus können Impulse mit größeren Impulslängen C, D und E
vorgesehen sein, mit welchen Zusatzbefehle, beispielsweise
Blockmarkierungen oder die Freigabe bei bidirektionalem
Datentransfer, übermittelt werden.
Auf der Empfangsseite erfolgt die Signalauswertung in der
Weise, daß im Anschluß an das Auftreten einer ansteigenden
Impulsflanke zum Zeitpunkt "0" nach einem Zeitintervall T 1
untersucht wird, ob das übertragene Signal den Binärwert "0"
oder "1" besitzt. Falls das Signal zum Zeitpunkt T 1 eine
Amplitude null aufweist, handelt es sich somit um einen Impuls
kurzer Dauer, was einen Binärwert "0" bedeutet, während ein
hoher Amplitudenwert zum Zeitpunkt T 1 einen Hinweis für das
Vorhandensein eines Impulses größerer Dauer darstellt, was
entweder einem logischen Wert "1" oder einem Zusatzbefehl
entspricht. Im Hinblick auf eine eindeutige Festlegung eines
logischen Wertes "1" muß dann zusätzlich zu einem Zeitpunkt T 2
eine Signalüberprüfung vorgenommen werden: Falls dieselbe zum
Zeitpunkt T 2 einen niedrigen Signalwert besitzt, ergibt sich
eine eindeutige Festlegung, daß das eingetroffene Impulssignal
einem logischen Wert "1" zugeordnet werden muß. Durch
entsprechende Abtastungen zu den Zeitpunkten T 3 und Tn kann
dann ebenfalls eine eindeutige Festlegung bezüglich des
Vorhandenseins von einem der Zusatzbefehle vorgenommen werden.
Fig. 2 zeigt einen sendeseitigen Signalwandler 1, so wie er
zur Durchführung des erfindungsgemäßen Verfahrens verwendet
werden kann. Dieser sendeseitige Signalwandler 1 besitzt dabei
fünf parallel zueinander angeordnete Mono Flops 2 bis 6,
welche ausgangsseitig über ein logisches Glied bzw.
ODER-Gatter 7 an dem jeweiligen Übertragungskanal 8
angeschlossen sein können. Diese Mono Flops 2 bis 6 sind dabei
derart ausgebildet, daß vom Zeitpunkt der Zufuhr eines
Taktsignales bei gleichzeitiger Aktivierung der jeweiligen
Freigabeklemme das betreffende Mono Flop 2 bis 6 gesetzt wird,
während das Rücksetzen des betreffenden Mono Flops 2 bis 6
nach einem vorgegebenen Zeitintervall A bis E erfolgt, wobei
diese Zeitintervalle A bis E den in Fig. 1 entsprechenden
Zeitintervallen entsprechen.
Die Ansteuerung der Freigabeklemmen der die Impulse A und B
bildenden Mono Flops 2 und 3 erfolgt von einem n-Bit
Parallel/Serienwandler 9, welchem eingangsseitig parallel die
zu übertragende Impulssignalfolge n-Bit mit einem
entsprechenden Startsignal zugeführt wird. Die Freigabeklemmen
der anderen Mono Flops 4 bis 6 sind hingegen an getrennte
Klemmen 10 bis 12 geführt, an welchen die Zuleitung der in
Fig. 1 angedeuteten Zusatzbefehle erfolgt.
Die taktmäßige Ansteuerung der Mono Flops 2 bis 6 erfolgt von
einem Start/Stop-Generator 13, welcher eingangsseitig unter
Bildung einer geschlossenen Schleife von einem n-Bit
Dezimalzähler 14 angesteuert ist. Diesem n-Bit Dezimalzähler
14 wird von außen her ein Startsignal zugeführt, während das
Ausgangssignal des Start/Stop-Generators 13 zusätzlich dem
n-Bit Parallel/Serienwandler 9 zugeführt ist. Letzterer ist
dabei vorzugsweise in Form eines Schieberegisters ausgebildet.
Die Schaltanordnung ist dabei derart getroffen, daß bei
Vorhandensein eines Binärwertes "0" das Mono Flop 2
freigegeben wird, während bei Vorhandensein eines Binärwertes
"1" eine Freigabe des Mono Flops 3 erfolgt.
Der in Fig. 3 dargestellte empfangsseitige Signalwandler 15
besteht ebenfalls aus einer Anzahl von parallel geschalteten
Mono Flops 16 bis 19, welche eingangsseitig über einen der
Signalformung dienenden Schmitt-Trigger 20 mit dem in Fig. 2
dargestellten Übertragungskanal 8 verbunden sind.
Das Ausgangssignal des Schmitt-Triggers 20 ist ebenfalls einem
n-Bit Serien/Parallelwandler 21 zugeführt, welcher
vorzugsweise ebenfalls in Form eines Schieberegisters
ausgebildet ist. Dieser n-Bit Serien/Parallelwandler 21 erhält
als Taktsignal das Ausgangssignal des ersten Mono Flops 16,
welches nach dem Auftreten einer ansteigenden Impulsflanke
jeweils nach dem in Fig. 1 angedeuteten Zeitintervall T 1 zum
Abfallen gelangt, so daß innerhalb des n-Bit
Serien/Parallelwandlers 21 zu diesem Zeitpunkt untersucht
werden kann, ob der Signalwert einen hohen oder niedrigen
Signalwert aufweist, was darüber entscheidet, ob es sich bei
dem einlaufenden Impuls um einen Binärwert "0" oder einem
Binärwert "1" handelt. Der n-Bit Serien/Parallelwandler 21
gibt dann ausgangsseitig jeweils ein Startbit sowie einen
Datenblock mit n-1 Bit an einen n-1 Bit Speicher 22 ab.
Die weiteren Mono Flops 17 bis 19 sind ausgangsseitig mit
UND-Gliedern 23 bis 25 verbunden, welchen an ihren zweiten
Eingängen das Ausgangssignal des Schmitt-Triggers 20 zugführt
wird. Von diesen UND-Gliedern 23 bis 25 können dann, wie
dargestellt, die verschiedenen Zusatzbefehle abgeleitet
werden.
Vorzugsweise werden die Mono Flops 2-6, 16-19 der sende- und
empfangsseitigen Signalwandler 1, 15 derart ausgebildet, daß
die Rückstellperioden B, C, D, E der Mono Flops 3-6 des
sendeseitigen Signalwandlers 1 ganzzahlige Vielfache der
Rückstellperiode A des ersten Mono Flops 2 sind, während die
Rückstellperioden T 1, T 2, T 3, Tn der Mono Flops 16-19 des
empfangsseitigen Signalwandlers 15 dem 1 1/2, 2 1/2, 3 1/2
und 4 1/2-fachen Wert der Rückstellperiode A des ersten Mono
Flops 2 des sendeseitigen Signalwandlers 1 entsprechen.
Anhand von Versuchen mit einer Laborschaltung mit
kommerziellen Bauteilen konnte festgestellt werden, daß bei
Verwendung von Signalwandlern 1 und 15 gemäß Fig. 2 und 3 eine
störungsfreie Signalübertragung auf selbstsynchronisierender
Basis durchgeführt werden kann, bei welcher die in Fig. 1
dargestellten Impulse A kürzerer Dauer für die Festlegung von
Binärwerten "0" eine Impulsdauer von 25 nsec. besaßen, während
für die Übertragung der längeren Impulse B für die Festlegung
von Binärwerten "1" Impulsdauern von etwa 50 nsec. benötigt
wurden. Anhand dieser Werte ist erkennbar, daß bei Verwendung
des erfindungsgemäßen Verfahrens Baudraten von mehreren
Megabyte/sec. erzielbar sind, ohne daß dabei ein zusätzlicher
Bit-Takt mitübertragen werden müßte. Bei Verwendung von sende
und empfangsseitigen Signalwandlern 1 und 15 in voll
integrierter Bauweise ist im übrigen zu erwarten, daß eine
weitere Erhöhung der Übertragungsraten erreicht werden kann.
Zusammengefaßt wird ein Datenblock mit n-Daten, wobei das
erste Bit eine logische "1", d.h. das Startbit ist, in den
Parallel/Serienwandler 9 eingeschrieben. Der Zähler 14 wird
durch den Startbefehl zurückgesetzt und gibt den
Start/Stop-Generator 13 frei. Das am Ausgang des
Parallel/Serienwandlers 9 anliegende Bit ist auf die
Freigabeeingänge der ersten und zweiten Mono Flops 2, 3
geschaltet, wobei das erste Mono Flop 2 bei 0-Pegel, das
zweite Mono Flop 3 bei 1-Pegel freigibt. Der Takt setzt das
freigegebene Mono Flop, dessen Ausgang nach der vorgegebenen
Zeit wieder zurückgesetzt wird. Über das logische Glied oder
ODER-Gatter 7 wird der serielle Datenblock der
Übertragungsleitung 8 über einen nicht gezeigten
Leitungstreiber zugeführt. Ist das letzte Bit übertragen,
stopt der Ausgang des Zählers 14 den Generator 13.
Empfangsseitig setzt die positive Flanke der eingehenden
Impulse die invertierten Ausgänge der Mono Flops auf 0. Nach
der Zeit T 1 (=1 1/2 Impulsbreite A) fällt das Mono Flop 16
zurück und taktet mit der positiven Flanke den
Serien/Parallelwandler 21. Steht nach der Zeit T 1 noch eine
logische "1" (Impulsbreite B) an, wird eine "1" in den Wandler
21 eingegeben. Bei Erscheinen des Startbits am Ausgang des
Wandlers 21 wird der Datenblock zur weiteren Verarbeitung in
den Speicher 22 übertragen.
Die Erfindung wurde anhand eines bevorzugten
Ausführungsbeispiels beschrieben. Es versteht sich jedoch, daß
anhand der gegebenen Lehre sich dem Fachmann anbietende
Detailänderungen und sonstige Modifikationen vorgenommen
werden können, ohne daß dadurch der Schutzbereich der
Erfindung verlassen wird.
Claims (10)
1. Verfahren zum Übertragen von Impulssignalen mit
binären Werten "0" und "1" zwischen einem Sender und einem
Empfänger, dadurch gekennzeichnet, daß die binären Werte "0"
und "1" einer Impulsfolge sendeseitig in Impulse
unterschiedlicher Länge umgewandelt werden und empfangsseitig
aus den übertragenen Impulsen unterschiedlicher Länge wieder
eine Impulsfolge mit Binärwerten "0" und "1" abgeleitet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Impulsumsetzung derart erfolgt, daß den übertragenen
Impulsen kurzer Länge die Binärwerte "0" und den übertragenen
Impulsen größerer Länge die Binärwerte "1" zugeordnet sind.
3. Verfahren nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß Zusatzbefehlen Impulse mit anderer Länge
als die den Binärwerten "0" und "1" zugeordneten Impulse
zugeordnet werden.
4. Vorrichtung zur Übertragung von Impulsen mit binären
Werten "0" und "1" zwischen einem Sender und einem Empfänger,
gekennzeichnet durch eine sende- und empfangsseitige
Schaltungseinrichtung (1, 15) zur Umsetzung einer Impulsfolge
mit den binären Werten "0" und "1" in Impulse A, B
unterschiedlicher Länge und zur Rückumsetzung der Impulse
unterschiedlicher Länge in eine Impulsfolge mit Binärwerten
"0" und "1".
5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet,
daß die sendeseitige Schaltungseinrichtung (1) wenigstens
erste und zweite parallel liegende Mono Flops (2, 3) zur
Verarbeitung der Binärwerte "0" und "1" aufweist, deren
Ausgänge über ein logisches Glied (7) mit einer
Übertragungsleitung (8) verbindbar sind, während die
Freigabeeingänge der Mono Flops mit einem gemeinsamen
Parallel/Serienwandler (9) verbunden sind, dem ein Startsignal
sowie eine Impulsfolge mit n-1 Bit zuführbar ist, und deren
Takteingänge von einem Start/Stop-Generator (13) angesteuert
werden, der mit einem durch ein Startsignal getriggerten n-Bit
Zähler (14) verbunden ist, und daß die empfangsseitige
Schaltungseinrichtung (15) wenigstens einen mit der
Übertragungsleitung (8) verbindbaren Mono Flop (16) zur
Umsetzung der übertragenen längenmodulierten Impulsfolge in
ein Taktsignal mit den Binärwerten "0" und "1" umfaßt, welches
an einem Serien/Parallelwandler (21) anliegt, der eine dem
eingangsseitigen Startsignal entsprechendes Startsignal sowie
eine der eingangsseitigen Impulsfolge entsprechende
Impulsfolge mit n-1 Bit liefert.
6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet,
daß die Serien/Parallelwandler (1, 21) Schieberegister sind.
7. Vorrichtung nach Anspruch 5 oder 6, dadurch
gekennzeichnet, daß der Ausgang des empfangsseitigen
Serien/Parallelwandlers (21) mit einem n-1 Bit Speicher (22)
verbunden ist.
8. Vorrichtung nach einem der Ansprüche 5 bis 7,
dadurch gekennzeichnet, daß der sendeseitigen
Schaltungseinrichtung (1) wenigstens ein weiterer durch den
Start/Stop-Generator (13) getakteter Mono Flop (4, 5, 6) zur
Umsetzung eines an seinem Freigabeeingang anliegenden
Befehlssignales in ein Signal anderer Länge als die Länge der
Impulsfolge mit den Binärwerten "0" und "1" parallel
zugeordnet ist, welche empfangsseitig an wenigstens einem
weiteren, ausgangsseitig mit einem UND-Glied (23, 24, 25)
verbundenen Mono Flop (17, 18, 19) zur Umsetzung des
längenmodulierten Signales in ein entsprechendes Befehlssignal
anliegen.
9. Vorrichtung nach einem der Ansprüche 5 bis 8,
dadurch gekennzeichnet, daß die Mono Flops (2-6, 16-19) der
sende- und empfangsseitigen Schaltungseinrichtungen (1, 15)
derart ausgebildet sind, daß die Rückstellperioden (B, C, D, E)
der sendeseitigen zweiten und weiteren Mono Flops (3-6) sich
um ein ganzzahliges Vielfaches von der Rückstellperiode des
ersten sendeseitigen Mono Flops (2) unterscheiden, während die
Rückstellperioden (T 1, T 2, T 3, T n ) der empfangsseitigen Mono
Flops (16-19) dem 1 1/2, 2 1/2, 3 1/2 usw. fachen Wert der
Rückstellperiode (A) des ersten sendeseitigen Mono Flops (2)
entsprechen.
10. Vorrichtung nach einem der Ansprüche 5 bis 9,
dadurch gekennzeichnet, daß die sende- und empfangsseitigen
Schaltungseinrichtungen (1, 15) als integrierte Schaltkreise
ausgebildet sind.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19873730560 DE3730560A1 (de) | 1987-09-11 | 1987-09-11 | Verfahren und vorrichtung zur uebertragung von impulssignalen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19873730560 DE3730560A1 (de) | 1987-09-11 | 1987-09-11 | Verfahren und vorrichtung zur uebertragung von impulssignalen |
Publications (1)
Publication Number | Publication Date |
---|---|
DE3730560A1 true DE3730560A1 (de) | 1989-03-30 |
Family
ID=6335804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19873730560 Withdrawn DE3730560A1 (de) | 1987-09-11 | 1987-09-11 | Verfahren und vorrichtung zur uebertragung von impulssignalen |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3730560A1 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005109651A1 (en) * | 2004-05-05 | 2005-11-17 | Cisco Technology, Inc. | Serial self-adaptable transmission line |
EP2434648A1 (de) * | 2010-09-25 | 2012-03-28 | ATLAS Elektronik GmbH | Codierer und Decodierer, Codierverfahren und Decodierverfahren sowie System aus Codierer und Decodierer |
-
1987
- 1987-09-11 DE DE19873730560 patent/DE3730560A1/de not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US7453967B2 (en) | 2004-05-05 | 2008-11-18 | Cisco Technology, Inc. | Serial self-adaptable transmission line |
CN1947342B (zh) * | 2004-05-05 | 2011-09-14 | 思科技术公司 | 操作在设备间提供通信的串行自适应传输线的方法和系统 |
EP2434648A1 (de) * | 2010-09-25 | 2012-03-28 | ATLAS Elektronik GmbH | Codierer und Decodierer, Codierverfahren und Decodierverfahren sowie System aus Codierer und Decodierer |
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Date | Code | Title | Description |
---|---|---|---|
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