CN1947342B

CN1947342B - 操作在设备间提供通信的串行自适应传输线的方法和系统

Info

Publication number: CN1947342B
Application number: CN2005800132508A
Authority: CN
Inventors: 克里斯多佛·乔利
Original assignee: Cisco Technology Inc
Current assignee: Cisco Technology Inc
Priority date: 2004-05-05
Filing date: 2005-04-29
Publication date: 2011-09-14
Anticipated expiration: 2025-04-29
Also published as: US20050249317A1; CN1947342A; US7453967B2; EP1743430B1; EP1743430A1; WO2005109651A1

Abstract

根据本发明的自适应传输线(SATL)(100)被实现为耦合在SATL发送器(110)和SATL接收器(120)之间的单个信号路径(100)。SATL发送器(110)控制SATL体系结构中的发送过程。要被SATL发送器(110)发送的数据首先被编码为适当的符号，然后被串行化并在SATL(100)上发送。符号传送开始于一个被称为符号开始(SOS)事件的事件，该事件例如可以是低到高转变。SATL接收器(120)对传入比特流进行采样和去串行化，然后对这样接收到的符号进行解码。在SATL接收器检测到SOS后，SATL接收器的逻辑被复位到其初始状态，从而准备好接收下一符号。

Description

操作在设备间提供通信的串行自适应传输线的方法和系统

技术领域

本发明涉及数据通信领域，更具体而言涉及用于操作在设备间提供通信的串行自适应传输线的方法和系统。

背景技术

当今的集成电路(IC)一般是用数百个输入、输出、输入/输出(I/O)、电源和接地引脚实现的，这些引脚一般就被简称为“引脚”。将会意识到，引脚数目越大，这种IC的设计、制造和使用就越复杂。IC设计者因而常常竭尽全力使给定设计的各种模块所需的引脚数目最小，以便减小实现给定IC所需的引脚的总数。

此外，IC有时需要在发生故障或其他情形的情况下能够调用的备选的通信路径。例如，当今的IC的内部状态一般是用处理器接口来编程的。这种处理器接口例如可包括32比特数据总线、16比特地址总线和各种控制信号。但是，常常希望在IC的处理器接口变得可操作之前提供某些内部寄存器。例如，生成IC的核心时钟的PLL可以按不同的方式(改变偏置值、频率比等等)来编程。但是，同一个时钟也可用于操作处理器接口。从而，处理器接口不能用于对PLL编程，这是因为处理器接口在PLL被编程之前不能被使用。相反，PLL需要经由另一接口被编程。这个备选的接口应当独立于PLL本身，并且如上所述应当采用低引脚数技术。

这种低引脚数接口的另一个应用是作为用于驱动一组16位LED的输出。将会意识到，由于这种方法所需要的引脚的数目，在不要求IC生成和输出16个不同的信号的情况下采用能够驱动这种LED的接口将会是合乎需要的。于是将会意识到，在当今设备中的许多情形中都存在对低引脚数接口的需求。该需求已经引起了对多种接口标准的开发，例如异步串行通信(例如RS-232)和其他这样的方法(例如IC间(I²C)总线)。

不幸的是，这种接口并非没有弱点。这种接口可能要求在接收器和发送器之间存在某个频率关系以便正常工作，从而可能限制能够彼此通信的设备。此外，这种接口有时在性质上是专有的。这种接口常常要求在实现给定技术的IC上有多个输入或输出引脚。更具体而言，IC之间的通信链路一般最少需要两条信号线，一条信号线用于时钟信号，一条信号线用于串行化的数据流，但其他解决方案需要多得多的信号线(例如RS-232)。I²C总线是采用两条导线的串行协议的示例。这种技术提供了相对较低引脚数的解决方案，因此在引脚受限的设计中是非常有吸引力的。但是，希望能够允许时钟关系的灵活性，并且进一步减小所需的引脚数并避免专有技术。

于是，希望能够将通信线路数目减小到单条通信线路，以进一步减小采用这种技术的IC的引脚计数，以及减小由这种设计中的印刷电路板布局所消耗的面积。还希望能够使用来实现这种通信协议的逻辑保持简单，以便使集成电路上所需的面积最小。此外，如上所述，这种技术应当允许发送器和接收器时钟之间的关系的灵活性。

发明内容

根据本发明的一个方面，提供了一种接收器，包括：符号开始检测器；以及符号解码器，其被耦合到所述符号开始检测器以接收来自所述符号开始检测器的符号开始信号并被配置为接收包括多个符号元素的符号，其中所述符号解码器包括：计数器，该计数器被配置为维护计数，其中对于所述符号的每个等于第一逻辑值的符号元素，所述计数器递增所述计数，对于所述符号的每个等于第二逻辑值的符号元素，所述计数器递减所述计数，并且所述计数器响应于所述符号开始信号使所述计数复位；耦合到所述计数器的第一比较器，该第一比较器被配置为将所述计数与第一限度相比较；耦合到所述计数器的第二比较器，该第二比较器被配置为将所述计数与第二限度相比较；以及信号逻辑，所述信号逻辑被耦合到所述第一比较器和所述第二比较器，并且被配置为：在所述第一比较器和第二比较器的比较结果表明所述计数不大于所述第一限度并且大于所述第二限度的情况下，指示所述符号是同步符号；在所述第一比较器的比较结果表明所述计数大于所述第一限度的情况下，生成等于第一值的数据值；并且在所述第二比较器的比较结果表明所述计数不大于所述第二限度的情况下，生成等于第二值的数据值。

在一个实施例中，所述符号解码器还包括：第一存储单元，其被耦合到所述第一比较器；以及第二存储单元，其被耦合到所述第二比较器。

在另一个实施例中，所述第一限度是HighWaterMark，所述第二限度是LowWaterMark，所述第一存储单元被配置为存储所述HighWaterMark，并且所述第二存储单元被配置为存储所述LowWaterMark。

在另一个实施例中，所述计数是setSampleCnt，所述第一比较器被配置为确定所述setSampleCnt是否大于所述HighWaterMark，所述第二比较器被配置为确定所述setSampleCnt是否大于所述LowWaterMark，并且所述信号逻辑被配置为生成用于指示所述符号是同步符号的SyncDetect信号。

在另一个实施例中，所述信号逻辑还被配置为生成用于提供所述数据值的BitLine信号，如果所述setSampleCnt大于所述HighWaterMark，则所述BitLine信号等于所述第一比较器的输出，并且如果所述setSampleCnt不大于所述LowWaterMark，则所述BitLine信号等于所述第二比较器的输出。

在另一个实施例中，如果所述setSampleCnt不大于所述HighWaterMark并且所述setSampleCnt大于所述LowWaterMark，则所述SyncDetect信号被断言。

在另一个实施例中，所述符号解码器还包括：符号解码器控制器，其中所述符号解码器控制器被耦合到所述第一比较器和所述第二比较器，所述符号解码器控制器被配置为生成用于指示所述BitLine信号提供的数据值有效的时间点的DataValid信号，并且如果所述setSampleCnt大于所述HighWaterMark或者所述setSampleCnt不大于所述LowWaterMark，则所述DataValid信号被断言。

在另一个实施例中，如果所述数据值等于所述第一值，则所述多个符号元素中的第一数目的符号元素中的每一个被设置为所述第一逻辑值，如果所述数据值等于所述第二值，则所述多个符号元素中的第二数目的符号元素中的每一个被设置为所述第一逻辑值，并且如果所述符号是所述同步符号，则所述多个符号元素中的第三数目的符号元素中的每一个被设置为所述第一逻辑值。

在另一个实施例中，所述第三数目小于所述第一数目，所述第三数目大于所述第二数目，如果所述数据值等于所述第一值，则所述多个符号元素中的第四数目的符号元素中的每一个被设置为所述第二逻辑值，如果所述数据值等于所述第二值，则所述多个符号元素中的第五数目的符号元素中的每一个被设置为所述第二逻辑值，并且如果所述符号是所述同步符号，则所述多个符号元素中的第六数目的符号元素中的每一个被设置为所述第二逻辑值。

在另一个实施例中，接收器还包括：同步器，其被耦合到所述符号解码器和所述符号开始检测器；以及并行单元，其被耦合到所述符号解码器，其中所述符号解码器被配置为向所述并行单元提供用于指示所述符号是同步符号的SyncDetect信号、用于提供所述数据值的BitLine信号和用于指示所述BitLine信号提供的数据值有效的时间点的DataValid信号；并且所述同步器是双列同步器。

根据本发明的另一方面，提供了一种发送器，包括：编码器，其中所述编码器被配置为基于由所述编码器接收到的信息的值生成符号，所述符号包括多个符号元素，所述编码器还被配置为在所述值等于第一值的情况下将所述多个符号元素中的第一数目的符号元素中的每一个设置为第一逻辑值，所述编码器还被配置为在所述值等于第二值的情况下将所述多个符号元素中的第二数目的符号元素中的每一个设置为所述第一逻辑值，所述编码器还被配置为在所述编码器要生成同步符号的情况下将所述多个符号元素中的第三数目的符号元素中的每一个设置为所述第一逻辑值，所述第一数目大于所述第二数目，所述第三数目不等于所述第一数目，并且所述第三数目不等于所述第二数目；以及串行化器，其被耦合到所述编码器并被配置为将所述编码器生成的符号串行化为比特流以便发送。

在一个实施例中，所述第三数目小于所述第一数目，所述第三数目大于所述第二数目，所述编码器还被配置为在所述值等于所述第一值的情况下将所述多个符号元素中的第四数目的符号元素中的每一个设置为第二逻辑值，所述编码器还被配置为在所述值等于所述第二值的情况下将所述多个符号元素中的第五数目的符号元素中的每一个设置为所述第二逻辑值，并且所述编码器还被配置为在所述编码器要生成所述同步符号的情况下将所述多个符号元素中的第六数目的符号元素中的每一个设置为所述第二逻辑值。

在另一个实施例中，所述第六数目大于所述第四数目，并且所述第六数目小于所述第五数目。

在另一个实施例中，发送器还包括：SendSync信号输入，其中所述编码器还被配置为在所述SendSync信号输入处接收用于向所述编码器指示应当生成所述同步符号的SendSync信号，并在所述SendSync信号被断言后生成所述同步符号。

根据本发明的另一个方面，提供了一种接收方法，包括：接收包括多个符号元素的符号；对于所述符号的每个等于第一逻辑值的符号元素，递增计数；对于所述符号的每个等于第二逻辑值的符号元素，递减所述计数；接收符号开始；将所述计数与第一限度相比较；将所述计数与第二限度相比较；以及生成数据值或指示所述符号是同步符号，其中所述生成数据值或指示所述符号是同步符号的步骤包括：如果所述计数大于所述第一限度，则生成等于第一值的数据值，如果所述计数不大于所述第二限度，则生成等于第二值的数据值，并且如果所述计数不大于所述第一限度并且大于所述第二限度，则指示所述符号是所述同步符号，并且所述计数响应于所述接收所述符号开始的步骤被复位。

在一个实施例中，所述方法还包括：使所述将所述计数与第一限度相比较的步骤和所述将所述计数与第二限度相比较的步骤在所述接收所述符号开始的步骤后被执行。

在另一个实施例中，所述计数被复位到作为所述计数的初始值的middlePoint值。

在另一个实施例中，所述接收包括多个符号元素的符号的步骤包括：对信号采样，其中所述采样步骤是在接收时钟的每个周期上执行的，并且所述信号表示所述符号。

在另一个实施例中，所述接收包括多个符号元素的符号的步骤还包括对信号采样，其中所述信号表示所述符号，所述对于所述符号的每个等于第一逻辑值的符号元素递增计数的步骤包括在所述信号等于所述第一逻辑值的同时，对于接收时钟的每个周期递增所述计数；并且所述对于所述符号的每个等于第二逻辑值的符号元素递减所述计数的步骤包括在所述信号等于所述第二逻辑值的同时，对于所述接收时钟的每个周期递减所述计数。

在另一个实施例中，所述接收包括多个符号元素的符号的步骤包括对信号采样，其中所述信号表示所述符号，并且所述采样步骤生成多个样本值，所述对于所述符号的每个等于第一逻辑值的符号元素递增计数的步骤包括对于所述多个样本值中每个等于所述第一逻辑值的样本值，递增所述计数；所述对于所述符号的每个等于第二逻辑值的符号元素递减所述计数的步骤包括对于所述多个样本值中每个等于所述第二逻辑值的样本值，递减所述计数。

在另一个实施例中，所述接收包括多个符号元素的符号的步骤包括：对信号采样；其中所述信号表示所述符号，所述采样是用接收时钟执行的，所述信号是用发送时钟生成的，并且所述接收时钟的接收时钟频率大于所述发送时钟的发送时钟频率。

在另一个实施例中，所述接收时钟频率与所述发送时钟频率的比大于1∶1并且不大于表示接收时钟频率与发送时钟频率的最大比的maxClockRatio。

在另一个实施例中，所述计数被复位到作为所述计数的初始值的middlePoint，并且所述middlePoint大于所述多个符号元素的数目加上 serialBitMargin再乘以所述maxClockRatio，其中serialBitMargin表示符号之间的串行比特裕量。

在另一个实施例中，如果所述多个符号元素中的第一数目的符号元素是所述第一逻辑值，则所述符号是“1”符号，如果所述多个符号元素中的第二数目的符号元素是所述第一逻辑值，则所述符号是“0”符号，如果所述多个符号元素中的第三数目的符号元素是所述第一逻辑值，则所述符号是同步符号，所述第三数目不大于所述第一数目，并且所述第三数目大于所述第二数目。

根据本发明的另一个方面，一种接收设备，包括：用于接收包括多个符号元素的符号的装置；用于对于所述符号的每个等于第一逻辑值的符号元素递增计数的装置；用于对于所述符号的每个等于第二逻辑值的符号元素递减所述计数的装置；用于接收符号开始的装置；用于将所述计数与第一限度相比较的装置；用于将所述计数与第二限度相比较的装置；用于生成数据值或指示所述符号是同步符号的装置；以及用于响应于所述符号开始被接收而复位所述计数的装置，其中所述用于生成数据值或指示所述符号是同步符号的装置包括：用于如果所述计数大于所述第一限度则生成等于第一值的数据值的装置，用于如果所述计数不大于所述第二限度则生成等于第二值的数据值的装置；以及用于如果所述计数不大于所述第一限度并且大于所述第二限度则指示所述符号是同步符号的装置。

在一个实施例中，所述设备还包括用于使所述用于将所述计数与第一限度相比较的装置和所述用于将所述计数与第二限度相比较的装置响应于所述符号开始被接收而进行操作的装置。

在另一个实施例中，所述用于接收包括多个符号元素符号的装置包括：用于对信号采样的装置，其中所述信号表示所述符号。

在另一个实施例中，所述用于对信号采样的装置被配置为在接收时钟的每个周期上执行采样。

在另一个实施例中，所述用于对于所述符号的每个等于第一逻辑值的符号元素递增计数的装置包括用于在所述信号等于所述第一逻辑值的同时对于接收时钟的每个周期递增所述计数的装置；以及所述用于对于所述符号的每个等于第二逻辑值的符号元素递减所述计数的装置包括用于在所述信号等于所述第二逻辑值的同时对于所述接收时钟的每个周期递减所述计数的装置。

在另一个实施例中，所述用于对信号采样的装置生成多个样本值；所述用于对于所述符号的每个等于第一逻辑值的符号元素递增计数的装置包括用于对于所述多个样本值中每个等于所述第一逻辑值的样本值递增所述计数的装置；并且所述对于所述符号的每个等于第二逻辑值的符号元素递减所述计数的装置包括用于对于所述多个样本值中每个等于所述第二逻辑值的样本值递减所述计数的装置。

在另一个实施例中，所述用于响应于所述符号开始被接收而复位所述计数的装置响应于所述符号开始被接收将所述计数复位到作为所述计数的初始值的middlePoint值；并且所述设备还包括：用于使所述用于将所述计数与第一限度相比较的装置在所述符号开始被接收后将所述计数与所述第一限度相比较的装置；以及用于使所述用于将所述计数与第二限度相比较的装置在所述符号开始被接收后将所述计数与所述第二限度相比较的装置。

在另一个实施例中，所述用于对信号采样的装置被配置为对接收时钟进行接收，所述信号是用发送时钟生成的，并且所述接收时钟的接收时钟频率大于所述发送时钟的发送时钟频率。

在另一个实施例中，所述用于响应于所述符号开始被接收而复位所述计数的装置响应于所述符号开始被接收将所述计数复位到作为所述计数的初始值的middlePoint，并且所述middlePoint大于所述多个符号元素的数目加上serialBitMargin再乘以所述maxClockRatio，其中serialBitMargin表示符号之间的串行比特裕量。

根据本发明的另一个方面，提供了一种编码方法，包括：生成第一符号的第一数目的第一多个符号元素；生成所述第一符号的第五数目的第三多个符号元素；生成第二符号的第二数目的第二多个符号元素；以及生成所述第二符号的第六数目的第四多个符号元素；其中所述第一符号是同步符号，所述第二符号表示编码在所述第二符号中的数据的数据值，所述第一数目的第一多个符号元素中的每一个具有第一逻辑值，所述第五数目的第三多个符号元素中的每一个具有第二逻辑值，所述第二数目的第二多个符号元素中的每一个具有所述第一逻辑值，所述第六数目的第四多个符号元素中的每一个具有所述第二逻辑值，所述第一数目不等于所述第二数目，所述第五数目不等于所述第六数目，如果所述数据值等于第一值，则所述第二数目等于第三数目，如果所述数据值等于第二值，则所述第二数目等于第四数目，如果所述数据值等于所述第一值，则所述第六数目等于第七数目，如果所述数据值等于所述第二值，则所述第六数目等于第八数目，所述第三数目大于所述第四数目，并且所述第七数目小于所述第八数目。

在一个实施例中，所述方法还包括：发送所述第一多个符号元素；在所述第一多个符号元素被发送之后发送所述第三多个符号元素，发送所述第二多个符号元素，以及在所述第二多个符号元素被发送之后发送所述第四多个符号元素。

在另一个实施例中，所述第一数目小于所述第三数目，所述第一数目大于所述第四数目，所述第五数目大于所述第七数目，并且所述第五数目小于所述第八数目。

根据本发明的另一个方面，提供了一种编码设备，包括：用于生成第一符号的第一数目的第一多个符号元素的装置；用于生成所述第一符号的第五数目的第三多个符号元素的装置；用于生成第二符号的第二数目的第二多个符号元素的装置；以及用于生成所述第二符号的第六数目的第四多个符号元素的装置，其中所述第一符号是同步符号，所述第二符号表示编码在所述第二符号中的数据的数据值，所述第一数目的第一多个符号元素中的每一个具有第一逻辑值，所述第五数目的第三多个符号元素中的每一个具有第二逻辑值，所述第二数目的第二多个符号元素中的每一个具有所述第一逻辑值，所述第六数目的第四多个符号元素中的每一个具有所述第二逻辑值，所述第一数目不等于所述第二数目，所述第五数目不等于所述第六数目，如果所述数据值等于第一值，则所述第二数目等于第三数目，如果所述数据值等于第二值，则所述第二数目等于第四数目，如果所述数据值等于所述第一值，则所述第六数目等于第七数目，如果所述数据值等于所述第二值，则所述第六数目等于第八数目，所述第三数目大于所述第四数目，并且所述第七数目小于所述第八数目。

在一个实施例中，所述设备还包括：用于发送所述第一多个符号元素的装置；用于在所述第一多个符号元素被发送之后发送所述第三多个符号元素的装置，用于发送所述第二多个符号元素的装置，以及用于在所述第二多个符号元素被发送之后发送所述第四多个符号元素的装置。

以上只是一个概要，因此必然包含简化、概括和细节省略；因此，本领域的技术人员将会意识到，这个概要只是示例性的，而绝不想要是限制性的。从下文给出的非限制性详细描述中可以清楚看出仅由权利要求限定的本发明的其他方面、创新特征和优点。

附图说明

通过参考附图，可以更好地理解本发明，并且本领域的技术人员能够更清楚看出许多目的、特征和优点。

图1是示出根据本发明的自适应传输线(SATL)的使用的框图。

图2是示出本发明实施例中的发送设备和接收设备内的组件的示例的框图。

图3是示出根据本发明的方案的波形表示的图。

图4示出了根据本发明编码的编码后比特流。

图5是示出根据本发明的SATL数据流的接收和转换的图。

图6是根据本发明的SATL发送器的框图。

图7是更详细地示出根据本发明的SATL发送器的框图。

图8是示出根据本发明的SATL接收器的框图。

图9是更详细地示出根据本发明的SATL接收器的元件的框图。

图10是示出根据本发明的符号编码器的框图。

图11是示出根据本发明的发送数据字的过程的流程图。

图12是反映根据本发明由符号解码器执行的操作的一个示例的过程的流程图。

图13是示出根据本发明的用于对符号进行解码的过程的流程图。

在不同图中用相同的标号来指示类似或相同的项目。

具体实施方式

下面的内容是要提供对本发明的示例的详细描述，而不应当被理解为限制本发明本身。更确切地说，任何数目的变体都可落在由所附权利要求书限定的本发明的范围内。

引言

根据本发明的自适应传输线(SATL)被实现为耦合在SATL发送器和SATL接收器之间的单条信号路径(例如导线)。SATL发送器控制SATL体系结构中的发送过程。SATL发送器要发送的数据首先被编码为适当的符号，然后被串行化并在SATL上发送。符号传送开始于被称为符号开始(SOS)事件的事件，该事件例如可以是低到高转变。SATL接收器对传入比特流进行采样和去串行化，然后对这样接收到的符号进行解码。在SATL接收器检测到SOS之后，SATL接收器的逻辑被复位到其初始状态，准备好接收下一符号。

采用自适应传输线的示例性体系结构

图1是示出根据本发明的实施例的自适应传输线(SATL)的使用的框图。图1中示出了耦合发送设备110和接收设备120的SATL信号100。发送设备110接收发送时钟(T_CLK)130，该发送时钟被用于对由发送设备110发送作为SATL信号100的数据进行定时。以类似地方式，接收设备120接收接收时钟(R_CLK)140，该接收时钟被用于对SATL信号100所携带的信号的接收进行定时。还示出了发送设备110和接收设备120的电源(V_CC)和接地连接。将会意识到，虽然可以彼此联合地使用多条SATL线路，但是主要优点是引脚数和电路复杂性的减小。

图2是示出本发明一个实施例中的发送设备110和接收设备120内的组件的示例的框图。在该实施例中，发送设备110接收传出数据200。传出数据200一般是以总线(即具有某个适当宽度的并行比特的字)方式提供给发送设备110的。由于SATL信号100一般是单个串行信道，因此若干比特的字宽度要求执行并行到串行转换。从而，在图2所示的实施例中，发送设备110包括移位寄存器210，该移位寄存器210接收和存储作为传出数据200接收的传出数据字。移位寄存器210接收和存储传出数据字(被作为传出数据200接收)。移位寄存器210通过移出传出数据字的比特以串行方式将该传出数据字提供给编码器220。编码器220按照后面联系图11、12和13描述的协议对传出数据字进行编码。

编码器220从而为传出数据200的每个比特创建一个符号，并将这样创建的符号提供给串行化器230，该串行化器230接收每个符号并以串行方式输出每个符号的符号元素(一般是每个符号的比特)。从而，将会意识到，发送设备110的元件执行两个并行到串行转换，第一个在移位寄存器210内，第二个在串行化器230内。在前一种情况下，串行化器230将编码器220生成的每个符号的并行比特串行化为比特流，以便作为SATL信号100发送。

以相应的方式，接收设备120在去串行化器240处接收SATL信号100，该去串行化器240对SATL信号100的比特执行串行到并行转换。去串行化器240将这样生成的符号提供给解码器250。解码器250通过将接收自去串行化器240的符号从符号解码成这些符号所代表的实际数据比特来生成传入数据流260。将会意识到，传入数据流260是比特流，因此对应于移位寄存器210的输出。在典型情况下，传出数据200具有若干比特的字宽度，因此传入数据流260被去串行化以重建传出数据200的对应物。这个串行到并行转换由移位寄存器270执行，该移位寄存器270生成传入数据280。从而，以发送设备110的方式，接收设备120执行两个串行到并行转换(对应于由发送设备110的元件执行的两个并行到串行转换)。结果，传入数据280具有若干比特的字宽度，并且该比特数目一般与传出数据200相同。将会意识到，不一定要是这种情况，因此如果需要的话不同数目的比特可被用于传入数据280。

与本发明兼容的协议设置默认参数：

1)符号数目；

2)发送器和接收器之间的最大时钟比

(1≤R_CLK/T_CLK≤X)；以及

3)符号之间的串行比特裕量(serialBitMargin)

在本发明的实施例中，每个符号具有指示在SOS之后SATL信号被设置为逻辑“1”的长度的值，其使用下面的记号：

A^±1

其中A指示对于该符号SATL＝1的长度，^±1代表发送器和接收器时钟之间的异步接口(一个SATL＝1或SATL＝0可能未被接收器适当地锁存)。最低的符号开始于2^±1而不是1^±1，这是因为接收器需要检测低到高转变(表示SOS事件)。

从而：

symbol[0]＝2^±1

symbol[i]_min＝symbol[i-1]_max+serialBitMargin

＝symbol[i-1]+1+serialBitMargin

serialBitLength≥symbol[n]_max+serialBitMargin

将会意识到，使serialBitMargin和串行比特长度(serialBitLength)都保持为2的幂由于允许使用移位寄存器而不是乘法器和除法器而简化了这种实施例的硬件实现。

本发明的一个实施例采用了serialBitMargin为2的三个符号。发送器到接收器时钟比的范围是1至20。每个符号是16比特长，其表示方式如下表1所示。

符号	编码
		“0”	11110000_00000000
“SYNC”	11111111_00000000
		“1”	11111111_11110000

表1：示例性符号表

图3是示出所采用的上述方案的波形表示的图。可以看出，每个符号(这里如表1所示，符号为“0”、“SYNC”和“1”)消耗16比特的时间。还可看出，符号“0”包括四比特时间(前四个)的逻辑一(对比于“1”符号)，之后是12比特时间的逻辑零(对比于“0”符号)。类似地，同步(“SYNC”)符号包括八比特时间的逻辑一，之后是八比特时间的逻辑零。最后，符号“1”包括12比特时间的逻辑一和四比特时间的逻辑零。

将会意识到，联系图3给出的以及本文其他地方给出的编码方案只是根据本发明的编码方案的一个示例。每个符号所表示的数据值不需要按这里所述的方式编码，而是可用其他表示方式来编码。例如，图3的图可以被解释为代表了另一种符号序列，例如“0”-“1”-“SYNC”-“SYNC”-“0”-“1”，或某个其他序列。此外，表示每个符号的比特序列不需要均匀分布。例如，比特模式11111111_11111100可被用于“1”符号，比特模式11111111_00000000可再次被用于“SYNC”符号，而比特模式11000000_00000000可被用于“0”符号。

实际上，将会意识到，根据本发明可以实现这里给出的基本概念的任何数目的变体。例如，表示每个符号的比特序列不需要是相连的。由于主要目标是用某个总的计数(至少在某个限度内)来表示给定符号并且在某个时间点(例如SOS)检查/复位该计数，以便确定当前符号并为下一符号作准备，因此任何采用提供这种信息的比特模式的方法都是可接受的。例如，比特模式11111100_11111100可被用于“1”符号，比特模式11110000_11110000可再次被用于“SYNC”符号，比特模式11000000_11000000可被用于“0”符号。在这种实现方式中，提供了一种区分SOS和发生在符号内的类似的转变的机制(例如在发送开始处使用预定义的符号序列，将当前符号的前一半和后一半相比较等等)，但是计数的执行方式仍与这里其他地方描述的相同(例如逻辑“1”的样本将会使计数增大，逻辑“0”的样本将会使计数减小)。

将会意识到，最小时钟比可能影响能够成功采用的比特模式。例如，接收器接收的样本/比特时间越少，逻辑“1”(或逻辑“0”)的串就需要越长，以便符号被接收器正确识别。还将会意识到，本领域的技术人员的根据本说明书可以很明显看出这些和其他变体，因此这些和其他变体被认为是处于本发明的范围之内的。

对于此示例，以先前所述的方式，基于以下默认参数确定serialBitLength：

1)符号数目＝3

2)最小时钟比＝1

3)SerialBitMargin＝2

通过以下计算确定最小编码方案：

symbol[0]＝2^±1

symbol[1]_min＝symbol[0]_max+serialBitMargin＝3+2＝5

symbol[1]＝6^±1

symbol[2]_min＝symbol[1]_max+serialBitMargin＝7+2＝9

symbol[2]＝10^±1

从而，最小serialBitLength等于11加上serialBitMargin。将会意识到，在这种情况下使用16比特的serialBitLength符合这些要求，同时简化了实现根据本发明的系统时采用的设计和实现方式。还将意识到，对于给定的serialBitLength(例如16比特)，可能能够实现若干个不同数目的符号(例如，对于16比特的serialBitLength，符号数目例如可以是3、5或7)。同样，如果使用非连续比特模式，则必须有用于区分SOS和符号内的类似转变的某种机制。

图4是反映根据本发明编码的符号的比特流的图示。从图中可见，散布在表示数据的符号之间的是周期性的“SYNC”符号，这些“SYNC”符号被定期发送，以确保接收器的同步。从而，在图4所示的示例中，“SYNC”符号之后是“0110”的符号(在图4中示为“0”、“1”、“1”和“0”)。在四个符号被发送之后，另一个“SYNC”符号被发送，并且过程以接下来的四个数据比特的符号重复(其中前两个在图4中示出；“1”和“0”)。将会意识到，“SYNC”符号允许SATL接收器通过提供一个符号来使自身与传入比特流同步，该符号名义上将会导致从传入符号的比特流采样到相同数目的逻辑一和逻辑零(但是，由于可能发生采样噪声，因此一般采用某种噪声裕量，这种裕量允许与这一理想情况有可接受的偏离，同时仍将符号识别为“SYNC”符号)。从而，逻辑一到逻辑零转变(对比于SOS，在这里描述的实施例中SOS正好相反(逻辑零到逻辑一转变)位于SOS事件之间的中点。这基本上以发送时钟的频率除以serialBitLength(这里是16比特)的频率提供了50％占空比的信号，从而提供了逻辑一到逻辑零转变与之前/之后的SOS(逻辑零到逻辑一转变)之间的最大距离。

被设计来实现本发明的逻辑需要几个参数、计数器和变量来对数据流进行去串行化和解码。参数一般是硬编码的值，该值确定了发送器-接收器对的工作范围。将会意识到(后面将描述)，这种信息也可被编码到寄存器中，从而允许根据需要重新配置根据本发明的发送器-接收器对。这些参数、计数器和变量以及它们的含义和值在表2中给出。

表2：变量、计数器和参数示例

根据本发明的协议可按多种方式升级，其中包括以下变化：

1)符号数目(通过增大串行比特长度：bitPerSymbol)，

2)最大时钟比(通过增大样本计数器大小：sampleSetCnt)，以及

3)最小时钟比(通过增大串行比特长度和样本计数器大小两者：bitPerSymbol和sampleSetCnt)。

所有这三个变量(clockRatio、lowWaterMark和highWaterMark)允许接收器自适应于传入数据流，并且实际上允许了这种适应是在每个SOS事件上发生的。当前符号的水印实际上可以基于前一符号和SOS的结果。

本发明的自适应性在若干方面是有利的。将会意识到，本发明通过采用只要求识别传入SATL信号中的某些点的采样技术，从而使得接收时钟(R_CLK)和发送时钟(T_CLK)很大程度地解耦。实际上，在某些实施例中，只需要识别一个点：SOS，其被用于识别要对计数进行估计的点，以及用于复位计数以便为解码下一符号作准备。所需要的关于T_CLK和R_CLK之间的关系的信息仅仅是T_CLK与R_CLK的最大比(即表2中的maxClockRatio)。

将会意识到，T_CLK与R_CLK之比的范围的理论下限是1∶1，这是确保SATL接收器为SATL发送器发送的每个比特生成一个比特所需的最小值。但是，这假定了使用T_CLK生成的SATL信号是在混叠(aliasing)不成问题的点被采样的。为了确保这一点，必须采用某种允许SATL接收器知道何时采样的机制(即，某种定义T_CLK和R_CLK之间的相位关系的机制(因为频率关系可能已知，为1∶1))。

从而，在实现根据本发明的通信系统时，希望采用大于1∶1的T_CLK与R_CLK的最小比(即R_CLK＞T_CLK)。这样，SATL信号实际上被过采样，从而允许这种系统容忍错误样本。通过选择大于1∶1的最小比，SATL接收器因而能够生成正确的符号。上文所述的参数serialBitMargin与此概念有关，因为serialBitMargin定义了系统对“采样噪声”的容忍度。该采样噪声是这种系统在高于或低于middlePoint的同步符号的情况下在仍能够将采样的符号解码为同步符号(“Sync”符号)的同时能够计数的样本的数目。从而，水印被用serialBitMargin设置，并且允许了这种系统容忍给定量的噪声。

这之所以有利还因为不需要同步电路。通过避免对锁相环(PLL)等的需求，SATL发送器和接收器的实现得以简化。此外，所得到的接收器设计更小，从而消耗更小的IC面积并降低了IC成本。这种设计的面积要求还通过将SATL接收器中使用的计数器(用于setSampleCount)的大小限制为S比特而得以最小化，其中：

2^(S-1)＞middlePoint

middlePoint＞maxSampleSetCnt+(serialBitMargin*maxClockRatio)

由于，

maxSampleSetCnt＝serialBitLength*maxClockRatio

因而，

2^(S-1)＞middlePoint＞(serialBitMargin+serialBitLength)*maxClockRatio

2^(S-1)＞(serialBitLength+serialBitMargin)*maxClockRatio

S＞SQRT((serialBitLength+serialBitMargin)*maxClockRatio)+1

上述计算可被理解为暗示S是整数，从而setSampleCnt计数器的大小为2的某次幂。从上述计算中还将意识到，S因此与maxClockRatio成比例关系。一旦maxClockRatio被选定，setSampleCnt则也可被设置。这允许了IC设计者使用他们关于设计所消耗的IC面积与要支持的时钟比之间的折衷的判断。在相反的意义上，R_CLK和/或T_CLK(因而maxClockRatio)可被设置，以避免以可能使SATL接收器的setSampleCnt计数器溢出的速率对SATL信号进行采样。这允许了电路设计者根据IC设计者所作的体系结构选择来为R_CLK和/或T_CLK选择适当的值。从而，T_CLK可以完全独立于R_CLK并且一般是完全独立于R_CLK的，反之亦然。将会

容忍T_CLK和R_CLK之间的频率和相位关系的变化的这一能力之所以有利还因为它们的关系可能会动态变化。一旦确定了时钟比的范围，就可以通过适当地选择serialBitLength、maxClockRatio和serialBitMargin来将根据本发明的系统编码为使用该范围内的任何时钟比。可以在每个数据字处或者甚至每个符号处动态改变该信息，以便考虑到时钟频率、环境影响(例如更改最大发送频率)和其他这种条件的变化。

图5是示出在SATL数据流被接收和转换时sampleSetCnt的值的图。从图5中可见，sampleSetCnt开始于middlePoint，并且在逻辑1被SATL接收器检测到时递增。这继续下去直到逻辑0被检测到，此时对于SATL接收器接收到的每个0，sampleSetCnt递减。这继续下去直到符号开始(SOS)被检测到，在这里描述的实现方式中，SOS是逻辑0到逻辑1转变。在检测到SOS后，SATL接收器确定sampleSetCnt的值，并确定它与HighWaterMark(HWM)和LowWaterMark(LWM)相比如何。如果sampleSetCnt大于HighWaterMark，则检测到了符号“1”；如果sampleSetCnt小于LowWaterMark，则检测到了“0”符号；而如果sampleSetCnt在LowWaterMark和HighWaterMark之间，则检测到了“SYNC”符号。从而，在图5所示的示例中，第一开始符号导致检测到“SYNC”符号，第二开始符号导致检测到“0”符号，而检测到第三开始符号导致检测到“1”符号。

上文描述的变量、计数器和参数通过一个示例可以得到最佳说明。表3提供了T_CLK＝20MHz和R_CLK＝200MHz情况下接收器的配置示例。

表3：接收器配置示例

应当理解，在此示例中，由于MIN(symbol[1]＝6^±1)-MAX(symbol[0] ＝2^±1)＝5-3＝2，因此serialBitMargin为2。

图6是根据本发明的SATL发送器600的框图。同前(图1中)，SATL发送器(SATL发送器600)接收发送时钟(T_CLK)610。SATL发送器600还接收数据620，该数据620对应于图2的传出数据200。为了将SATL发送器600置于已知状态，SATL发送器600还接收复位信号630。SATL发送器600生成和发送SATL信号640，该SATL信号640对应于图1的SATL信号100。

图7是更详细示出SATL发送器600的框图。同前，SATL发送器600接收发送时钟610、数据620和复位信号630，并生成SATL信号640。如图7所示，SATL发送器600包括发送控制器700，该发送控制器700被配置为为控制SATL发送器600的各种元件，从而影响根据本发明的协议。发送控制器700接收复位信号630，进而复位SATL发送器600的元件。发送控制器700还将时钟信号分发到SATL发送器600的已接收到发送时钟610的各种元件。

数据620被寄存器710接收，该寄存器710存储作为数据620提供的数据值的值(例如一个或多个数据比特的数据字)。寄存器710随后将该数据提供给多路复用器720。多路复用器720在发送控制器700的控制之下从保存在寄存器710中的数据中选择比特以提供给编码器730。作为实现根据本发明的协议的一部分，发送控制器700生成sendSync信号740。发送控制器700将sendSync信号740提供给编码器730，以便向编码器730指示编码器730不应当在当前符号时间期间对数据比特编码，而是应当对用于“SYNC”符号的符号编码。从而，发送控制器700控制编码器730生成的符号的流。编码器730将这些符号提供给移位寄存器750，移位寄存器750在发送控制器700的控制之下，以与发送时钟610同步的方式，对给定符号的比特进行串行化。这样，移位寄存器750创建作为SATL信号640提供的比特流。

图8是示出根据本发明的SATL接收器800的框图。SATL接收器800接收SATL信号810，该SATL信号810对应于诸如SATL发送器600这样的SATL发送器生成的SATL信号(例如SATL信号640)。SATL接收器800还接收接收时钟(R_CLK)820，该接收时钟被用于对SATL接收器800的元件进行定时，以及在适当的时间对SATL信号810进行采样。通过在适当的时间对SATL信号810采样并处理这样接收到的信息，SATL接收器800能够恢复这样发送的数据，该数据作为数据830出现在SATL接收器800的输出端。SATL接收器800还接收复位信号840，该复位信号840允许SATL接收器800被初始化。

图9是更详细示出SATL接收器800的元件的框图。同前，SATL接收器800接收SATL信号810，并通过使用接收时钟820对SATL信号810采样来对SATL信号810中的数据进行检测和解码，从而生成数据830。以与发送器600类似的方式，SATL接收器800包括接收控制器900，该接收控制器900控制SATL接收器800的操作的各个方面。在接收控制器900的控制之下，双列同步器910接收SATL信号810，并使用接收时钟820同步要采样的SATL信号810。双列同步器910将此同步信号提供给符号开始(SOS)检测器920和符号解码器930。顾名思义，SOS检测器920检测给定符号的开始。例如，SOS检测器920可被配置为检测双列同步器910生成的同步信号中的低到高转变。SOS检测器920将该指示提供给符号解码器930，以允许符号解码器930识别当前符号开始的点。

符号解码器930随后消耗适当数目的比特(即用于表示符号的比特数目)，并生成与接收到的符号所表示的数据比特相对应的输出比特。这个经解码的符号(即数据比特)被作为BitLine信号940提供。BitLine信号940被并行单元950接收，该并行单元950将经由信号线信号940接收到的数据比特转换为数据字，该数据字随后可作为数据830输出。将会理解，实际上，只要输入到相应SATL发送器的数据也是串行比特流，则并行单元950不需要执行并行到串行转换。

将会意识到，实现并行单元950的一种方法是通过使用移位寄存器。符号解码器930为了使其操作与并行单元950的同步，还提供其他信号，这些信号使得并行单元950能够辨别何时其操作应当被执行。符号解码器930从而生成DataValid 960，以向并行单元950指示作为BitLine信号940提供的数据比特是有效的，并且能被移进并行单元950中。符号解码器 930还将SyncDetect信号970提供给并行单元950，以指示数据字之间的边界。从而，在符号解码器930对“SYNC”符号解码的点，符号解码器930生成SyncDetect信号970，以重新初始化并行单元950。这还向并行单元950指示BitLine信号940上可用的比特是完整的并且可被移到并行单元950中。一旦足够数目的比特被移到了并行单元950中，所得到的数据字就作为数据830输出，并且并行单元950移进下一数据字的比特。

图10是更详细示出符号解码器930的框图。同前，符号解码器930在BitLine信号940处提供数据值(例如一个或多个数据比特)，并将DataValid信号960和SyncDetect信号970提供给并行单元950，以允许并行单元950确定并行单元950所接收到的数据的各种范围。符号解码器930被符号解码器控制器1000所控制，该符号解码器控制器1000向符号解码器930的各种元件提供控制和时钟信号。符号解码器控制器1000除其他任务外还负责设置符号解码器930内的各种参数，以允许符号解码器930适当操作，从而为其接收到的符号提供适当的解码。在配置符号解码器930时，符号解码器控制器1000接收确定符号解码器控制器1000对符号解码器930编程以便操作的方式的控制信号(控制信号1005)。

从而，在控制信号1005的控制之下，符号解码器控制器1000将LowWaterMark值存储在LowWaterMark寄存器1010中，并将HighWaterMark值存储在HighWaterMark寄存器1015中。将会意识到，LowWaterMark寄存器1010和HighWaterMark寄存器1015实际上可以用任何合适类型的存储单元来实现。符号解码器控制器1000从接收控制器900(如图9所示)接收控制信号1005。符号解码器控制器1000还从SATL接收器800的SOS检测器(在图9中示为SOS检测器920)接收SOS信号1020。如上所述，SOS信号1020向符号解码器930(更具体而言是符号解码器控制器1000)指示符号开始已被接收。在本发明的某些实施例中，该功能是通过检测SATL信号810中的低到高转变来执行的。此事件具有若干影响。

在接收到SOS之后，符号解码器控制器1000将样本集合计数器1030复位到初始值(例如middlePoint)。样本集合计数器1030维持由符号解码器930所接收到的信号(在图10中示为同步SATL信号1040)的样本值的计数。在经由SOS信号1020接收到SOS指示之后，符号解码器控制器1000还使得HighWaterMark(HWM)比较器1050将保存在样本集合计数器1030中的值(或计数)与保存在HighWaterMark寄存器1015中的HighWaterMark值相比较。更具体而言，HWM比较器1050确定计数(实际上是setSampleCnt)是否大于保存在HWM比较器1050中的HWM。类似地，符号解码器控制器1000在接收到SOS指示后，使得LWM比较器1060将保存在样本集合计数器1030中的值(计数)与保存在LowWaterMark寄存器1010中的LWM相比较。更具体而言，LWM比较器1060确定计数(setSampleCnt)是否大于LWM。将会意识到，通过选择进行适当的比较(例如选择诸如大于、大于或等于、小于、小于或等于之类的关系)，HWM的实际值和/或LWM的实际值可能被包括在在BitLine信号940上生成逻辑“1”或逻辑“0”的值以及断言SyncDetect信号970的值的范围中，也可能被排除在该范围之外。

前述比较的结果随后被提供给信号逻辑1070，该信号逻辑1070进而又生成BitLine信号940和SyncDetect信号970。信号逻辑1070包括反相器1072、与门1074和与门1076。反相器1072和与门1074组合来自HWM比较器1050和LWM比较器1060的输出，以生成SyncDetect信号970。SyncDetect信号970向并行单元950指示“SYNC”符号被接收到，并且被移进到并行单元950中的数据字现在已完整且可作为数据830提供。SyncDetect信号970还可用于在SATL接收器800失去与SATL信号810的同步的情况下重新对齐(即同步)并行单元950。

以类似的方式，与门1076在HWM比较器1050和LWM比较器1060的输出之间执行逻辑与，以生成BitLine信号940。BitLine信号940提供用于移进并行单元950的当前数据的值。符号解码器控制器1000还生成DataValid信号960，该DataValid信号960指示BitLine信号940提供有效数据比特的时间点。将会意识到，如果DataValid信号960未被断言，则BitLine信号940被忽略。这还可以表征为如果SyncDetect信号970被断言则BitLine信号940被忽略。

对于先前的示例，前述信号和它们的值在表4中给出，该表反映了正常操作期间SATL接收器800的状态，其中SATL接收器800与SATL信号810同步。

信号	符号＝“1”	符号＝“SYNC”	符号＝“0”
				HWM比较器1050 (输出)	1	0	0
LWM比较器1060 (输出)	1	1	0
				BitLine信号940	1	0	0
DataValid信号960	1	0	1
				SyncDetect信号970	0	1	0

表4：SATL接收器800内的某些信号和它们的值

图11是示出根据本发明发送数据字的过程的流程图。该过程开始于SATL发送器(例如SATL发送器600)接收数据字(步骤1100)。SATL发送器随后对数据字进行串行化(在图7中由寄存器710和多路复用器720执行)(步骤1110)。接下来，“SYNC”符号被SATL发送器的向SATL发送器的编码器发送SendSync信号的发送控制器生成(步骤1120)。作着表示“SYNC”符号的比特被生成，编码器将“SYNC”符号插入在数据流中(步骤1130)。SATL发送器通过发送这些比特而发送“SYNC”符号(在图7中示为经由移位寄存器(移位寄存器750)进行，该移位寄存器加载有并随后移出所需比特)(步骤1140)。

然后开始发送由SATL发送器接收到的数据字的过程。过程的这一部分开始于将数据字的比特编码为表示比特的值的符号(步骤1150)。接下来，针对该比特的符号被插入到数据流中(步骤1160)。构成针对数据字的比特的符号的比特被串行发送(步骤1170)。然后确定是否还剩余有要以上述方式编码和发送的数据字比特(步骤1180)。如果还剩余有数据字的比特，则这些比特被编码(步骤1150)，表示数据字的比特的符号的比特随后被插入到数据流中(步骤1160)，并且这些比特被发送(步骤1170)。如果当前数据字的比特已被编码和发送，则SATL发送器就准备好了接受下一个数据字(步骤1100)。

将会意识到，对当前数据字的比特进行编码和发射的过程可被重复任意多次，但是如果数据字的长度变得相对较大的话，则可能希望以高于每数据字一个“SYNC”符号的频率发送“SYNC”符号(例如在“SYNC”符号之间的周期变得很大以使得失去同步的概率高得不可接受的情况下)。此外，将会意识到，对数据字进行编码和发送的操作可以与接收(以及存储(可选))另一个数据字的操作重叠，对于这里描述的其他操作也可以这样。

图12是反映根据本发明由符号解码器(例如图9中的SATL接收器800的符号解码器930)执行的操作的一个示例的过程的流程图。如前所述，符号解码器930在图10中更详细示出，参考图10的元件可获得对现在论述的操作的最佳理解。该过程开始于检测符号开始(步骤1200)。只要未检测到符号开始(SOS)，该过程就循环，以等待SOS。一旦SOS被检测到，样本集合计数器(例如样本集合计数器1030)就被加载以等于middlePoint值的值(步骤1210)。这使得样本集合计数器准备好对构成由SATL接收器接收到的符号的零和一的样本进行计数。

接下来，传入信号被采样(步骤1220)。然后确定样本的值(步骤1230)。如果样本指示传入信号的值是逻辑“1”，则样本集合计数器(由变量sampleSetCnt表示)被递增(步骤1240)。或者，如果传入信号的逻辑值在采样点是“0”，则样本集合计数器被递减(步骤1250)。然后确定是否有另一个SOS被检测到(步骤1260)。如果未检测到SOS，表明当前符号尚未完整，该过程就循环以再次对传入符号采样(步骤1220)，并确定样本集合计数器是应当被递增还是递减(步骤1230、1240和1250)。如果检测到SOS，则确定接收到的符号的值(步骤1270)，并且接收下一个符号的过程开始(步骤1210)。确定接收到的符号的值的过程(步骤1270)在下文联系图13更详细论述。

将会意识到，在一个实施例中，sampleSetCnt首先经历若干递增操作，之后是若干递减操作(如前述示例中所示)。从而，流程图中包含步骤1240的分支被进行若干次，之后流程图中包含步骤1250的分支被进行若干次。每个分支被进行的次数反映了接收到的符号。

还将意识到，在另一个实施例，这种过程是通过以检测SOS(这可以等同于逻辑1的第一采样)开始来实现的。接下来，sampleSetCnt的值在R_CLK的每个时钟周期被递增，直到逻辑0被检测到(理想情况下，这与SATL信号中的高到低转变同时发生，但更可能只是指示逻辑0的第一样本)。SampleSetCnt的值随后在R_CLK的每个时钟周期被递减，直到下一个SOS。这种情况下的采样只用来确定采样的值何时变化。这也可以用两个计数器来实现，一个计数器被配置为只在样本值指示逻辑1时计数，另一个被配置为只在样本值指示逻辑0时计数，但是这种实现方式可能消耗更多的资源。

图13是示出根据本发明用于对符号解码的过程的流程图。将会意识到，图13所示的过程是根据本发明的可由图10的符号解码器(符号解码器930)执行的过程的示例。该过程开始于将setSampleCnt与HWM相比较(步骤1300)。类似的比较由LWM比较器1060在setSampleCnt和保存在LowWaterMark寄存器1010中的LWM值之间进行。将会意识到，如果setSampleCnt大于HWM，则setSampleCnt也将大于LWM。从而，如果setSampleCnt大于HWM，则接收到的符号被理解为“1”(步骤1310)。这表明setSampleCnt从middlePoint递增的数减去setSampleCnt递减的数至少比middlePoint高serialBitMargin。

否则，以前述比较类似的方式，将setSampleCnt的值与LWM相比较(步骤1320)。如果setSampleCnt大于LWM，则setSampleCnt处于LWM和HWM之间(步骤1320)。如果是这样的话，则被解码的符号是“SYNC”符号(步骤1330)。否则，如果setSampleCnt小于LWM(不言自明，如果setSampleCnt小于LWM，则setSampleCnt将会小于HWM)，则符号是“0”(步骤1340)。

将会意识到，也可以就图10的符号解码器(符号解码器930)来论述图13的过程。对保存在样本集合计数器1030中的值(setSampleCnt)与存储在HighWaterMark寄存器1015中的HWM的值的比较由HWM比较器1050执行(步骤1300)。如前所述，setSampleCnt和保存在LowWaterMark寄存器1010中的LWM值之间的类似比较由LWM比较器1060进行(步骤1320)。这些比较的结果随后被信号逻辑1070组合，以识别这些比较所指示的符号(步骤1310、1330和1340)。

更具体而言，如果setSampleCnt大于HWM(并且因此大于LWM)，则HWM比较器1050的输出是逻辑“1”，LWM比较器1060的输出也是逻辑“1”。或者，如果setSampleCnt不大于(因此也不大于LWM)，则LWM比较器1060的输出是逻辑“0”，HWM比较器1050的输出也是逻辑“0”。HWM比较器1050和LWM比较器1060的输出随后被与门1076与在一起，以产生BitLine信号940，该BitLine信号940在前一情况下指示逻辑“1”，在后一情况下指示逻辑“0”。如前所述，DataValid信号960指示BitLine信号940指示的值有效的时间点。

但是，如果setSampleCnt不大于HWM，但大于HWM，则HWM比较器1050的输出为逻辑“0”，而LWM比较器1060的输出为逻辑“1”。HWM比较器1050的输出因而被反相器1072反相，以适当的检测这种情况。反相器1072的输出(HWM比较器1050的经反相的输出)和LWM比较器1060的输出随后被与门1074与在一起，以产生SyncDetect信号970，该SyncDetect信号970在检测到“SYNC”符号的情况下指示逻辑“1”，在其他情况下指示逻辑“0”。在前一种情况下，setSampleCnt处于LWM和HWM之间(步骤1320)，并且被解码的符号是“SYNC”符号(步骤1330)。

虽然已经联系若干实施例描述了本发明，但是本发明并不想要局限于这里阐述的特定形式。相反，它想要覆盖能够被合理地包括在所附权利要求所限定的本发明的范围之内的替换、修改和等同物。

虽然已经示出和描述了本发明的具体实施例，但是对于本领域的技术人员来说显而易见的是，基于这里的教导，可在不脱离本发明及其更宽方面的情况下作出变化和修改，因此，所附权利要求将把本发明的范围之内的所有这种变化和修改包含在其范围之内。此外，虽然已经参考这些特定实施例详细示出和描述了本发明，但是本领域的技术人员将会理解，在不脱离本发明的范围的情况下，可作出形式和细节上的前述和其他变化。

Claims

1.一种接收器，包括：

符号开始检测器；以及

符号解码器，其被耦合到所述符号开始检测器以接收来自所述符号开始检测器的符号开始信号并被配置为接收包括多个符号元素的符号，其中所述符号解码器包括：

计数器，该计数器被配置为维护计数，其中对于所述符号的每个等于第一逻辑值的符号元素，所述计数器递增所述计数，对于所述符号的每个等于第二逻辑值的符号元素，所述计数器递减所述计数，并且所述计数器响应于所述符号开始信号使所述计数复位；

耦合到所述计数器的第一比较器，该第一比较器被配置为将所述计数与第一限度相比较；

耦合到所述计数器的第二比较器，该第二比较器被配置为将所述计数与第二限度相比较；以及

信号逻辑，所述信号逻辑被耦合到所述第一比较器和所述第二比较器，并且被配置为：

在所述第一比较器和第二比较器的比较结果表明所述计数不大于所述第一限度并且大于所述第二限度的情况下，指示所述符号是同步符号；

在所述第一比较器的比较结果表明所述计数大于所述第一限度的情况下，生成等于第一值的数据值；并且

在所述第二比较器的比较结果表明所述计数不大于所述第二限度的情况下，生成等于第二值的数据值。

2.如权利要求1所述的接收器，其中所述符号解码器还包括：

第一存储单元，其被耦合到所述第一比较器；以及

第二存储单元，其被耦合到所述第二比较器。

3.如权利要求2所述的接收器，其中

所述第一限度是HighWaterMark，

所述第二限度是LowWaterMark，

所述第一存储单元被配置为存储所述HighWaterMark，并且

所述第二存储单元被配置为存储所述LowWaterMark。

4.如权利要求3所述的接收器，其中

所述计数是setSampleCnt，

所述第一比较器被配置为确定所述setSampleCnt是否大于所述HighWaterMark，

所述第二比较器被配置为确定所述setSampleCnt是否大于所述LowWaterMark，并且

所述信号逻辑被配置为生成用于指示所述符号是同步符号的SyncDetect信号。

5.如权利要求4所述的接收器，其中

所述信号逻辑还被配置为生成用于提供所述数据值的BitLine信号，

如果所述setSampleCnt大于所述HighWaterMark，则所述BitLine信号等于所述第一比较器的输出，并且

如果所述setSampleCnt不大于所述LowWaterMark，则所述BitLine信号等于所述第二比较器的输出。

6.如权利要求4所述的接收器，其中

如果所述setSampleCnt不大于所述HighWaterMark并且所述setSampleCnt大于所述LowWaterMark，则所述SyncDetect信号被断言。

7.如权利要求4所述的接收器，其中所述符号解码器还包括：

符号解码器控制器，其中

所述符号解码器控制器被耦合到所述第一比较器和所述第二比较器，

所述符号解码器控制器被配置为生成用于指示所述BitLine信号提供的数据值有效的时间点的DataValid信号，并且

如果所述setSampleCnt大于所述HighWaterMark或者所述setSampleCnt不大于所述LowWaterMark，则所述DataValid信号被断言。

8.如权利要求1所述的接收器，其中

如果所述数据值等于所述第一值，则所述多个符号元素中的第一数目的符号元素中的每一个被设置为所述第一逻辑值，

如果所述数据值等于所述第二值，则所述多个符号元素中的第二数目的符号元素中的每一个被设置为所述第一逻辑值，并且

如果所述符号是所述同步符号，则所述多个符号元素中的第三数目的符号元素中的每一个被设置为所述第一逻辑值。

9.如权利要求8所述的接收器，其中

所述第三数目小于所述第一数目，

所述第三数目大于所述第二数目，

如果所述数据值等于所述第一值，则所述多个符号元素中的第四数目的符号元素中的每一个被设置为所述第二逻辑值，

如果所述数据值等于所述第二值，则所述多个符号元素中的第五数目的符号元素中的每一个被设置为所述第二逻辑值，并且

如果所述符号是所述同步符号，则所述多个符号元素中的第六数目的符号元素中的每一个被设置为所述第二逻辑值。

10.如权利要求1所述的接收器，还包括：

同步器，其被耦合到所述符号解码器和所述符号开始检测器；以及并行单元，其被耦合到所述符号解码器，其中

所述符号解码器被配置为向所述并行单元提供用于指示所述符号是同步符号的SyncDetect信号、用于提供所述数据值的BitLine信号和用于指示所述BitLine信号提供的数据值有效的时间点的DataValid信号；并且

所述同步器是双列同步器。

11.一种发送器，包括：

编码器，其中

所述编码器被配置为基于由所述编码器接收到的信息的值生成符号，

所述符号包括多个符号元素，

所述编码器还被配置为在所述值等于第一值的情况下将所述多个符号元素中的第一数目的符号元素中的每一个设置为第一逻辑值，

所述编码器还被配置为在所述值等于第二值的情况下将所述多个符号元素中的第二数目的符号元素中的每一个设置为所述第一逻辑值，

所述编码器还被配置为在所述编码器要生成同步符号的情况下将所述多个符号元素中的第三数目的符号元素中的每一个设置为所述第一逻辑值，

所述第一数目大于所述第二数目，

所述第三数目不等于所述第一数目，并且

所述第三数目不等于所述第二数目；以及

串行化器，其被耦合到所述编码器并被配置为将所述编码器生成的符号串行化为比特流以便发送。

12.如权利要求11所述的发送器，其中

所述第三数目小于所述第一数目，

所述第三数目大于所述第二数目，

所述编码器还被配置为在所述值等于所述第一值的情况下将所述多个符号元素中的第四数目的符号元素中的每一个设置为第二逻辑值，

所述编码器还被配置为在所述值等于所述第二值的情况下将所述多个符号元素中的第五数目的符号元素中的每一个设置为所述第二逻辑值，并且

所述编码器还被配置为在所述编码器要生成所述同步符号的情况下将所述多个符号元素中的第六数目的符号元素中的每一个设置为所述第二逻辑值。

13.如权利要求12所述的发送器，其中

所述第六数目大于所述第四数目，并且

所述第六数目小于所述第五数目。

14.如权利要求11或12所述的发送器，还包括：

SendSync信号输入，其中

所述编码器还被配置为在所述SendSync信号输入处接收用于向所述编码器指示应当生成所述同步符号的SendSync信号，并在所述SendSync信号被断言后生成所述同步符号。

15.一种接收方法，包括：

接收包括多个符号元素的符号；

对于所述符号的每个等于第一逻辑值的符号元素，递增计数；

对于所述符号的每个等于第二逻辑值的符号元素，递减所述计数；

接收符号开始；

将所述计数与第一限度相比较；

将所述计数与第二限度相比较；以及

生成数据值或指示所述符号是同步符号，其中

所述生成数据值或指示所述符号是同步符号的步骤包括：

如果所述计数大于所述第一限度，则生成等于第一值的数据值，

如果所述计数不大于所述第二限度，则生成等于第二值的数据值，并且

如果所述计数不大于所述第一限度并且大于所述第二限度，则指示所述符号是所述同步符号，并且

所述计数响应于所述接收所述符号开始的步骤被复位。

16.如权利要求15所述的方法，还包括：

使所述将所述计数与第一限度相比较的步骤和所述将所述计数与第二限度相比较的步骤在所述接收所述符号开始的步骤后被执行。

17.如权利要求16所述的方法，其中

所述计数被复位到作为所述计数的初始值的middlePoint值。

18.如权利要求15所述的方法，其中所述接收包括多个符号元素的符号的步骤包括：

对信号采样，其中

所述采样步骤是在接收时钟的每个周期上执行的，并且

所述信号表示所述符号。

19.如权利要求15所述的方法，其中

所述接收包括多个符号元素的符号的步骤还包括对信号采样，其中所述信号表示所述符号，

所述对于所述符号的每个等于第一逻辑值的符号元素递增计数的步骤包括在所述信号等于所述第一逻辑值的同时，对于接收时钟的每个周期递增所述计数；并且

所述对于所述符号的每个等于第二逻辑值的符号元素递减所述计数的步骤包括在所述信号等于所述第二逻辑值的同时，对于所述接收时钟的每个周期递减所述计数。

20.如权利要求15所述的方法，其中

所述接收包括多个符号元素的符号的步骤包括对信号采样，其中所述信号表示所述符号，并且所述采样步骤生成多个样本值，

所述对于所述符号的每个等于第一逻辑值的符号元素递增计数的步骤包括对于所述多个样本值中每个等于所述第一逻辑值的样本值，递增所述计数；

所述对于所述符号的每个等于第二逻辑值的符号元素递减所述计数的步骤包括对于所述多个样本值中每个等于所述第二逻辑值的样本值，递减所述计数。

21.如权利要求15所述的方法，其中所述接收包括多个符号元素的符号的步骤包括：

对信号采样；其中

所述信号表示所述符号，

所述采样是用接收时钟执行的，

所述信号是用发送时钟生成的，并且

所述接收时钟的接收时钟频率大于所述发送时钟的发送时钟频率。

22.如权利要求21所述的方法，其中

所述接收时钟频率与所述发送时钟频率的比大于1∶1并且不大于表示接收时钟频率与发送时钟频率的最大比的maxClockRatio。

23.如权利要求21所述的方法，其中

所述计数被复位到作为所述计数的初始值的middlePoint，并且

所述middlePoint大于所述多个符号元素的数目加上serialBitMargin再乘以所述maxClockRatio，其中serialBitMargin表示符号之间的串行比特裕量。

24.如权利要求15所述的方法，其中

如果所述多个符号元素中的第一数目的符号元素是所述第一逻辑值，则所述符号是“1”符号，

如果所述多个符号元素中的第二数目的符号元素是所述第一逻辑值，则所述符号是“0”符号，

如果所述多个符号元素中的第三数目的符号元素是所述第一逻辑值，则所述符号是同步符号，

所述第三数目不大于所述第一数目，并且

所述第三数目大于所述第二数目。

25.一种接收设备，包括：

用于接收包括多个符号元素的符号的装置；

用于对于所述符号的每个等于第一逻辑值的符号元素递增计数的装置；

用于对于所述符号的每个等于第二逻辑值的符号元素递减所述计数的装置；

用于接收符号开始的装置；

用于将所述计数与第一限度相比较的装置；

用于将所述计数与第二限度相比较的装置；

用于生成数据值或指示所述符号是同步符号的装置；以及

用于响应于所述符号开始被接收而复位所述计数的装置，其中

所述用于生成数据值或指示所述符号是同步符号的装置包括：

用于如果所述计数大于所述第一限度则生成等于第一值的数据值的装置，

用于如果所述计数不大于所述第二限度则生成等于第二值的数据值的装置；以及

用于如果所述计数不大于所述第一限度并且大于所述第二限度则指示所述符号是同步符号的装置。

26.如权利要求25所述的设备，还包括

用于使所述用于将所述计数与第一限度相比较的装置和所述用于将所述计数与第二限度相比较的装置响应于所述符号开始被接收而进行操作的装置。

27.如权利要求25所述的设备，其中所述用于接收包括多个符号元素符号的装置包括：

用于对信号采样的装置，其中

所述信号表示所述符号。

28.如权利要求27所述的设备，其中

所述用于对信号采样的装置被配置为在接收时钟的每个周期上执行采样。

29.如权利要求27所述的设备，其中：

所述用于对于所述符号的每个等于第一逻辑值的符号元素递增计数的装置包括用于在所述信号等于所述第一逻辑值的同时对于接收时钟的每个周期递增所述计数的装置；以及

所述用于对于所述符号的每个等于第二逻辑值的符号元素递减所述计数的装置包括用于在所述信号等于所述第二逻辑值的同时对于所述接收时钟的每个周期递减所述计数的装置。

30.如权利要求27所述的设备，其中

所述用于对信号采样的装置生成多个样本值；

所述用于对于所述符号的每个等于第一逻辑值的符号元素递增计数的装置包括用于对于所述多个样本值中每个等于所述第一逻辑值的样本值递增所述计数的装置；并且

所述对于所述符号的每个等于第二逻辑值的符号元素递减所述计数的装置包括用于对于所述多个样本值中每个等于所述第二逻辑值的样本值递减所述计数的装置。

31.如权利要求30所述的设备，其中

所述用于响应于所述符号开始被接收而复位所述计数的装置响应于所述符号开始被接收将所述计数复位到作为所述计数的初始值的middlePoint值；并且

所述设备还包括：

用于使所述用于将所述计数与第一限度相比较的装置在所述符号开始被接收后将所述计数与所述第一限度相比较的装置；以及

用于使所述用于将所述计数与第二限度相比较的装置在所述符号开始被接收后将所述计数与所述第二限度相比较的装置。

32.如权利要求27所述的设备，其中

所述用于对信号采样的装置被配置为对接收时钟进行接收，

所述信号是用发送时钟生成的，并且

33.如权利要求32所述的设备，其中

34.如权利要求32所述的设备，其中

所述用于响应于所述符号开始被接收而复位所述计数的装置响应于所述符号开始被接收将所述计数复位到作为所述计数的初始值的middlePoint，并且

35.一种编码方法，包括：

生成第一符号的第一数目的第一多个符号元素；

生成所述第一符号的第五数目的第三多个符号元素；

生成第二符号的第二数目的第二多个符号元素；以及

生成所述第二符号的第六数目的第四多个符号元素；

其中

所述第一符号是同步符号，

所述第二符号表示编码在所述第二符号中的数据的数据值，

所述第一数目的第一多个符号元素中的每一个具有第一逻辑值，

所述第五数目的第三多个符号元素中的每一个具有第二逻辑值，

所述第二数目的第二多个符号元素中的每一个具有所述第一逻辑值，

所述第六数目的第四多个符号元素中的每一个具有所述第二逻辑值，

所述第一数目不等于所述第二数目，

所述第五数目不等于所述第六数目，

如果所述数据值等于第一值，则所述第二数目等于第三数目，

如果所述数据值等于第二值，则所述第二数目等于第四数目，

如果所述数据值等于所述第一值，则所述第六数目等于第七数目，

如果所述数据值等于所述第二值，则所述第六数目等于第八数目，

所述第三数目大于所述第四数目，并且

所述第七数目小于所述第八数目。

36.如权利要求35所述的方法，还包括：

发送所述第一多个符号元素；

在所述第一多个符号元素被发送之后发送所述第三多个符号元素，

发送所述第二多个符号元素，以及

在所述第二多个符号元素被发送之后发送所述第四多个符号元素。

37.如权利要求35所述的方法，其中

所述第一数目小于所述第三数目，

所述第一数目大于所述第四数目，

所述第五数目大于所述第七数目，并且

所述第五数目小于所述第八数目。

38.一种编码设备，包括：

用于生成第一符号的第一数目的第一多个符号元素的装置；

用于生成所述第一符号的第五数目的第三多个符号元素的装置；用于生成第二符号的第二数目的第二多个符号元素的装置；以及用于生成所述第二符号的第六数目的第四多个符号元素的装置，其中

所述第一符号是同步符号，

所述第二符号表示编码在所述第二符号中的数据的数据值，

所述第一数目不等于所述第二数目，

所述第五数目不等于所述第六数目，

所述第三数目大于所述第四数目，并且

所述第七数目小于所述第八数目。

39.如权利要求38所述的设备，还包括：

用于发送所述第一多个符号元素的装置；

用于在所述第一多个符号元素被发送之后发送所述第三多个符号元素的装置，

用于发送所述第二多个符号元素的装置，以及

用于在所述第二多个符号元素被发送之后发送所述第四多个符号元素的装置。

40.如权利要求38所述的设备，其中

所述第一数目小于所述第三数目，

所述第一数目大于所述第四数目，

所述第五数目大于所述第七数目，并且

所述第五数目小于所述第八数目。