DE3586375T2

DE3586375T2 - Halbleiterspeicheranordnung mit einer redundanzschaltung.

Info

Publication number: DE3586375T2
Application number: DE8585305728T
Authority: DE
Inventors: Junji Ogawa
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-08-14
Filing date: 1985-08-13
Publication date: 1993-03-18
Anticipated expiration: 2005-08-14
Also published as: KR870002586A; EP0172016A3; KR910001530B1; DE3586375D1; JPH0466079B2; EP0172016A2; US4701887A; JPS6148200A; EP0172016B1

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeicheranordnung, im besonderen auf eine Halbleiterspeicheranordnung mit einer Redundanzschaltung Es ist eine Halbleiterspeicheranordnung bekannt, die aus einer Kombination von einem Speicher mit wahlfreiem Zugriff (RAM) und einer Schieberegistergruppe besteht. Dieser Typ von Halbleiterspeicheranordnung wird im allgemeinen als Bildspeicher verwendet. Die Schieberegistergruppe ist mit dem RAM für das Hochgeschwindigkeitsauslesen der darin gespeicherten Daten verbunden. Der RAM ist zum Beispiel zwischen einer zentralen Verarbeitungseinheit (CPU) und einem Datensichtgerät mit Katodenstrahlröhre (CRT) vorgesehen. Die in dem RAM gespeicherten Daten werden zu den Schieberegistern in Übereinstimmung mit der Steuerung eines Systems parallel ausgelesen. Die ausgelesenen Daten werden von der Schieberegistergruppe an die CRT seriell ausgegeben.
IBM T.D.B., Bd. 24, Nr. 9, S. 4776-8, offenbart ein System für die dynamische Zuordnung von redundanten Speicherkomponenten in einer Speicheranordnung mit Mehrbitausgabe mit Merkmalen, die jenen der Präambel des bei liegenden Anspruches 1 entsprechen. Ein defektes Speicherfeldelement und seine zugeordnete E/A-Schaltung werden als Ganz es durch ein redundantes Speicherfeldelement und eine E/A-Schaltung ersetzt; danach werden die defekten Daten gesperrt und durch Daten von dem redundanten Speicherfeldelement ersetzt, bevor sie einen Datenbus erreichen.
EP-A-0 030 245 von dem jetzigen Anmelder offenbart eine Speicheranordnung mit wahlfreiem Zugriff, bei der ein Ersetzen einer defekten Speicherzelle durch eine redundante Speicherzelle vorgesehen ist. Jedoch enthält diese Speicheranordnung keine seriellen Ausgabemittel und sieht deshalb nicht die Redundanzsteuerung eines seriellen Ausgabemodus vor.
IBM T.D.B., Bd. 13, Nr. 7, S. 1880-1, offenbart ein Redundanzschema für einen Schieberegisterspeicher, das ein sogenanntes Rekonfigurierungsschieberegister enthält, das Informationen speichert, die ein defektes Speicherschieberegister bezeichnen. Die Daten, die für das defekte Speicherschieberegister bestimmt sind, werden durch ein redundantes Speicherschieberegister behandelt.
Selbst hinsichtlich der obigen Offenbarungen gibt es noch keinen bekannten RAM, der sowohl die Funktionen des wahlfreien Zugriffs und der seriellen Datenausgabe als auch eine Redundanzfunktion besitzt.
Gemäß der vorliegenden Erfindung ist eine Halbleiterspeicheranordnung vorgesehen mit : -einer Speicherzellenanordnung mit einer Vielzahl von regulären Spalten und wenigstens einer Redundanzspalte zum Ersetzen einer defekten der genannten regulären Spalten; und
einem seriellen Ausgabemittel zum Auslesen von Daten parallel aus den genannten regulären und redundanten Spalten und zwo seriellen Ausgeben der ausgelesenen Daten; dadurch gekennzeichnet, daß :die Speicheranordnung eine Speicheranordnung mit wahlfreiem Zugriff ist, welche Eingabe- und Ausgabemittel mit wahlfreiem Zugriff hat, die mit der genannten Speicherzellenanordnung zum Eingeben von Daten und zum Ausgeben von Daten aus einer ausgewählten von den regulären oder redundanten Spalten operativ verbunden sind;
wobei das genannte serielle Ausgabemittel mit der genannten Speicherzellenanordnung unabhängig von den genannten Eingabe- und Ausgabemitteln mit wahlfreiem Zugriff operativ verbunden ist, wodurch die Speicheranordnung entweder im wahlfreiem Zugriffsmodus oder im seriellen Ausgabemodus betriebsfähig ist; und dadurch, daß
Redundanzsteuermittel vorgesehen sind, die mit dem genannten seriellen Ausgabemittel operativ verbunden sind und auf die Adresse einer defekten Spalte aus der genannten Vielzahl von regulären Spalten ansprechen, um Daten der genannten defekten Spalte aus der genannten Vielzahl von regulären Spalten, nachdem sie durch das genannte serielle Ausgabemittel ausgelesen worden sind, durch Daten von der genannten wenigstens einen Redundanzspalte zu ersetzen.
Die Ausführungsform der vorliegenden Erfindung sieht eine Halbleiterspeicheranordnung vor, die sowohl den wahlfreien Zugriff mit geringer Geschwindigkeit durch eine CPU als auch die serielle Hochgeschwindigkeitsdatenübertragung zwischen dem RAM und einer CRT gestattet. Sie sieht auch eine Schaltung vor, die einer Halbleiterspeicheranordnung eine Redundanzfunktion verleiht. Solch eine Redundanzschaltung gestattet eine Erhöhung des Produktionsausstoßes von Halbleiterspeicheranordnungen.
Die Ausführungsform der vorliegenden Erfindung sieht eine Halbleiterspeicheranordnung mit einem seriellen Ausgabemittel für das Hochgeschwindigkeitsauslesen von Daten und eine Redundanzschaltung für die Erhöhung des Ausstoßes vor.
An Hand eines Beispiels wird Bezug auf die beiliegenden Zeichnungen genommen, in denen:
Fig. 1 ein schematisches Blockdiagramm einer Halbleiterspeicheranordnung gemäß einer Ausführungsform der vorliegenden Erfindung ist;
Fig. 2 ein schematisches Blockdiagramm einer Halbleiterspeicheranordnung gemäß einer anderen Ausführungsform der vorliegenden Erfindung ist;
Fig. 3 ein schematisches Blockdiagramm einer Halbleiterspeicheranordnung gemäß einer anderen Ausführungsform der vorliegenden Erfindung ist; und
Fig. 4 ein schematisches Blockdiagramm einer Halbleiterspeicheranordnung gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung ist.
Eine Halbleiterspeicheranordnung gemäß einer Ausführungsform der vorliegenden Erfindung wird ausführlich unter Bezugnahme auf die beiliegenden Zeichnungen erläutert.
Fig. 1 ist ein schematisches Blockdiagramm einer Halbleiterspeicheranordnung gemäß einer Ausführungsform der vorliegenden Erfindung. In Fig. 1 bezeichnet Bezugszeichen l einen Spaltendekoder, 2 einen Reihendekoder, 3 einen Bildspeicher (RAM), 4 einen Multiplexer, 5 einen Zähler, 6 einen Redundanz-Nur-Lese-Speicher (Redundanz-ROM) und 7 einen Komparator. Die Bezugszeichen SA&sub1; bis SAn bezeichnen Leseverstärker, RSA einen Redundanz-Leseverstärker, DC&sub1; eine Treiberschaltung, SR&sub1; bis SRn Schieberegister und RA einen Redundanzverstärker. Im RAM 3 ist MC eine Speicherzelle, die zwischen Wortleitungen WL und Bitleitungen BL, verbunden ist. Die Bitleitungen BL sind mit den entsprechenden Schieberegistern SR&sub3; durch das Übertragungsgatter TG verbunden, und die Wortleitungen WL sind mit dem Reihendekoder 2 verbunden. Der schraffierte Teil im RAM 3 bezeichnet eine Redundanzspalte (Spalte von Redundanzzellen).
Bei dieser Ausführungsform ist eine Redundanzschaltung durch die Treiberschaltung DC&sub1;, den Redundanz-Leseverstärker RSA, den Redundanzverstärker RA, den Multiplexer 4, den Zähler 5, den Redundanz-ROM 6 und den Komparator 7 gebildet.
Bei der Inspektion der Herstellung des RAM wird, wenn eine defekte Spalte gefunden wird, die Spaltenadresse, die die defekte Spalte anzeigt, in dem Redundanz-ROM gespeichert, und der Redundanz-ROM wird freigegeben. Das heißt, der Redundanz-ROM 6 wird freigegeben, um die Spaltenadresse (oder -adressen), die der defekten Spalte (oder Spalten) des RAM 3 entspricht, bereitzustellen. Das Speichern der defekten Spaltenadresse in dem Redundanz-ROM 6 kann durch Sperren einer polykristallinen Siliziumsicherung erfolgen.
Es gibt zwei bekannte Verfahren zum Sperren einer polykristallinen Siliziumsicherung, d. h., eines unter Verwendung eines Laserstrahls und ein anderes Verfahren unter Verwendung von elektrischem Strom.
Eine Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung arbeitet im Grunde so, daß, wenn auf eine defekte Spalte in dem RAM durch eine Adresse ADD, die von der CPU gesendet wurde, zugegriffen wird, diese defekte Spalte durch eine Redundanzspalte im RAM, angegeben durch schraffierte Linien in Fig. 1, ersetzt wird. Das heißt, ein Bereich des Speichers ist für die Redundanzfunktion reserviert. Demzufolge kann, auch wenn eine defekte Spalte in dem RAN gefunden wird, die Anordnung wie ein normaler Speicher arbeiten.
Es erfolgt nun eine ausführliche Erläuterung der Operation der Anordnung von Fig. 1.
Wenn ein Defekt in der Spalte gefunden wird, die zum Beispiel dem Leseverstärker SA&sub2; entspricht, wird die entsprechende Spaltenadresse in dem Redundanz-ROM 6 gespeichert.
Im wahlfreien Zugriffsmodus werden beim Auslesen, wenn die Eingabeadresse ADD von der CPU dem Spaltendekoder 1 und dem Komparator 7 zugeführt wird, wenn in der Eingabeadresse keine defekte Spaltenadresse enthalten ist, die Daten, die der Eingabeadresse entsprechen, von dem RAM an den Datenbus DB durch die entsprechenden Leseverstärker ausgegeben und von dem Verstärker AMP&sub0; ausgegeben. Beim Schreiben werden die Schreibdaten, die der Eingabeadresse entsprechen, dem RAN von dem Datenbus DB eingegeben.
Angenommen, daß eine defekte Spaltenadresse, die dem Leseverstärker SA&sub2; entspricht, in der Eingabeadresse enthalten ist. Der Komparator 7 vergleicht die Eingabespaltenadressen mit der gespeicherten defekten Spaltenadresse im Redundanz-ROM 6. Wenn eine der Eingabespaltenadressen mit der gespeicherten defekten Spaltenadresse koinzidiert, wird ein Koinzidenzsignal COM der Treiberschaltung DC&sub1; eingegeben und ein invertiertes Koinzidenzsignal wird dem Spaltendekoder 1 eingegeben. Wenn das Koinzidenzsignal COM der Treiberschaltung DC&sub1; eingegeben ist, aktiviert die Treiberschaltung DC&sub1; den Redundanz-Leseverstärker RSA zur Verwendung der Redundanzspalte. Dementsprechend werden die Daten von dem Datenbus DB aus dem RAM ausgelesen oder in ihn geschrieben, unter Verwendung der Redundanzspalte anstelle der defekten Spalte.
Im seriellen Ausgabemodus werden die in dem RAN gespeicherten Daten gleichzeitig zu den Schieberegistern SR&sub1; bis SRn durch die Übertragungsgatter TG parallel ausgelesen. Dementsprechend werden die Daten, die der defekten Spalte entsprechen, auch zu einem der Schieberegister ausgelesen, zum Beispiel zum Schieberegister SR&sub2;. Jedes Schieberegister überträgt sequentiell die Eingabedaten zu dem nächsten Schieberegister bei jedem Taktsignal SCLK. Schließlich werden die Eingabedaten zu dem Endschieberegister SRn verschoben und d- Multiplexer 4 eingegeben. Die Daten, die der Redundanzspalte entsprechen, d. h., die korrekten Daten, werden im Redundanzverstärker RA verriegelt. Wenn die Daten, die der defekten Spalte entsprechen, d. h., die defekten Daten, zu dem Multiplexer 4 verschoben werden, das heißt, die Daten des Schieberegisters SR&sub2; werden zu dem Multiplexer 4 durch das Schieberegister SRn übertragen, ersetzt der Multiplexer 4 die defekten Daten durch die korrekten Daten, die in dem Redundanzverstärker RA verriegelt sind, für die Ausgabe zur CRT. Demzufolge können korrekte serielle Ausgaben SOUT mit hoher Geschwindigkeit erhalten werden.
Die Datenersetzungsoperation im Multiplexer 4 wird unten ausführlicher erläutert.
Wie oben erwähnt, wird die defekte Spaltenadresse im Redundanz-ROM 6 vorher gespeichert. Das heißt, die Nummer der defekten Spalte, von der Endspalte (Endschieberegister SRn) aus gezählt, wird auch in dem Redundanz-ROM 6 gespeichert. Die Anzahl von Spalten zwischen der Endspalte und der defekten Spalte wird von dem Redundanz-ROM 6 ausgelesen und dem Zähler 5 eingegeben. Dementsprechend wird der Zähler 5 anfangs auf jene Anzahl von Spalten gesetzt, nachdem er durch das Übertragungsgattersignal STG voreingestellt ist.
Das Taktsignal SCLK wird dem Zähler 5 eingegeben und parallel den Schieberegistern SR&sub1; bis SRn eingegeben. Bei jedem Taktsignal SCLK subtrahiert der Zähler 5 eins von der Anzahl der Spalten. Zur gleichen Zeit werden bei jedem Taktsignal SCLK die Daten in jedem Schieberegister zu dem nächsten Schieberegister verschoben. Wenn der Zählstand "0" wird, gibt der Zähler 5 ein Koinzidenzsignal SCOM an den Multiplexer 4 aus. Zu dieser Zeit kann, da die defekten Daten, die durch die Schieberegister verschoben sind, am Multiplexer 4 ankommen, der Multiplexer 4 die defekten Daten durch die korrekten Daten auf der Grundlage des Koinzidenzsignals SCOM ersetzen. Dementsprechend kann die serielle Ausgabe der korrekten Daten von dem Multiplexer 4 erhalten und zu der CRT übertragen werden.
Wenn das Übertragungsgatter-Steuersignal STG EIN- geschaltet ist, werden alle Übertragungsgatter TG gleichzeitig EIN-geschaltet, um so die Daten im RAN zu den Schieberegistern SR&sub1; bis SRn parallel zu übertragen.
Fig. 2 ist ein schematisches Blockdiagramm einer Halbleiterspeicheranordnung gemäß einer anderen Ausführungsform der vorliegenden Erfindung. In Fig. 2 bezeichnen dieselben Bezugszeichen und Buchstaben wie in Fig. 1 dieselben Elemente. Bei dieser Ausführungsform sind ein Dekoder 8, die Flipflop-Schaltungen FF&sub1; bis FFn, die Gatter G&sub1; bis Gn und der Datenbus RDB anstelle des Multiplexers 4 und des Zählers 5, die in Fig. 1 gezeigt sind, vorgesehen.
Wie oben erwähnt, wird die defekte Spaltenadresse in dem Redundanz-ROM 6 vorher gespeichert.
Bei dieser Ausführungsform werden im wahlfreien Zugriffsmodus dieselben Lese-/Schreiboperationen der Redundanzspalte wie bei der in Fig. 1 gezeigten Redundanzspalte ausgeführt. Demzufolge werden die Erläuterungen der Operationen weggelassen.
Beim seriellen Ausgabemodus werden, wenn die Daten, die der defekten Spalte entsprechen, von dem RAM zu einem der Schieberegister, zum Beispiel zum Schieberegister SR&sub2;, ausgelesen werden, die defekten Daten zwangsweise durch die korrekten Daten ersetzt, die von dem Redundanzverstärker RA durch den Redundanzdatenbus RDB und das Gatter G&sub2; bei der ersten (nächsten) Schiebeoperation gesendet werden. Das heißt, die Informationen bezüglich der defekten Spaltenadresse, die im Redundanz-ROM 6 gespeichert ist, werden dem Dekoder 8 zugeführt. Der Dekoder setzt die entsprechende Flipflop-Schaltung. In diesem Fall wird die Flipflop- Schaltung FF&sub2; durch den Dekoder 8 gesetzt. Da alle Flipflop- Schaltungen FF&sub1; bis FFn in den Anfangszustand zurückgesetzt worden sind, wird nur die Flipflop-Schaltung FF&sub2; gesetzt, und das entsprechende Gatter G&sub2; wird durch die Ausgabe der Flipflop-Schaltung FF&sub2; EIN-geschaltet. Die anderen Gatter G&sub1; und G&sub3; bis Gn sind AUS-geschaltet.
Demzufolge werden, wie oben erläutert, die korrekten Daten, die in dem Redundanzverstärker RA verriegelt sind, zum Ausgang des Schieberegisters SR&sub2; durch den Datenbus RDB gesendet, und die defekten Daten werden durch die korrekten Daten ersetzt. Folglich können die korrekten seriellen Ausgaben von dem Endschieberegister SRn erhalten und zu der CRT übertragen werden.
Fig. 3 ist ein schematisches Blockdiagramm einer Halbleiterspeicheranordnung gemäß einer anderen Ausführungsform der vorliegenden Erfindung. In diesem Fall wird eine neue Redundanzspalte (schraffierter Teil in der Figur) zu dem Speicherbereich im RAM 3 hinzugefügt. Wie verständlich ist, kann der Ausstoß an Anordnungen durch das Hinzufügen der neuen Redundanzspalte zu der in Fig. 1 und 2 gezeigten einzelnen Redundanzspalte erhöht werden. In Fig. 3 bezeichnet das Bezugszeichen m eine m-Bit-Adresse.
Mit dem Hinzufügen der neuen Redundanzspalte werden der Redundanz-Leseverstärker RSA&sub2;, die Treiberschaltung DC&sub2;, der Komparator COMP4 und der Redundanz-ROM 2 zu der Redundanzschaltung neu hinzugefügt.
Auf die gleiche Weise wie oben erläutert, wird eine zweite defekte Spaltenadresse in dem Redundanz-ROM 2 vorher gespeichert. Natürlich wird die erste defekte Spaltenadresse in dem Redundanz-ROM 1 vorher gespeichert.
Bei dieser Ausführungsform werden im wahlfreien Zugriffsmodus dieselben Lese-/Schreiboperationen der Redundanzspalten wie bei der in Fig. 1 gezeigten Redundanzspalte ausgeführt. Dementsprechend wird eine Erläuterung der Operationen weggelassen.
Die Bezugszeichen PR&sub1; bis PR&sub2;m repräsentieren sogenannte Hinweisadressen, die im seriellen Ausgabemodus als Ringzähler funktionieren. Die Bezugszeichen FF&sub1; bis FF&sub2;m bezeichnen Flipflop-Schaltungen. Diese Hinweisadressen und Flipflop-Schaltungen führen dieselbe Funktion wie die in Fig. 1 und 2 gezeigte Schieberegistergruppe aus. Jede der Hinweisadressen PR&sub1; bis PR&sub2;m kann das Signal "1" ansprechend auf das Taktsignal SCLK verschieben. Das heißt, das Signal "1" wird von der ersten Hinweisadresse PR&sub1; zu der Endhinweisadresse PR&sub2;m sequentiell verschoben. Demzufolge wird jeweils nur eine Hinweisadresse "1". Die anderen Hinweisadressen werden "0". In diesem Fall kann ein Voreinstellungsmittel vorgesehen sein, um die Hinweisadresse PR&sub1; voreinzustellen, damit sie als Startposition des seriellen Betriebes "1" wird. Wenn eine Hinweisadresse "1" wird, wird das entsprechende Gatter EIN-geschaltet, und die Daten, die in der Flipflop-Schaltung verriegelt sind, werden durch einen Schiebedatenbus SDB ausgelesen. Dementsprechend werden die Daten in dem RAN durch den Schiebedatenbus SDB durch das sequentielle EIN-schalten von jedem Gatter, ansprechend auf das Signal "1" der Hinweisadresse, sequentiell ausgelesen.
Wenn defekte Daten in der Flipflop-Schaltung FF&sub2; verriegelt sind, zum Beispiel dann, wenn die Hinweisadresse PR&sub2; "1" wird, wird das Gatter G&sub2; EIN-geschaltet, und die defekten Daten werden zu dem Multiplexer MPX durch einen Verstärker AMP&sub1; gesendet. Ebenfalls wird, wenn die Hinweisadresse PR&sub2; "1" wird, das Gatter GR1 EIN-geschaltet, durch das Koinzidenzsignal SCOM1, das von einem Komparator COMP1 gesendet wird. Dementsprechend werden die korrekten Daten, die in einer Redundanz-Flipflop-Schaltung RFF&sub1; verriegelt sind, zu einem Verstärker AMP&sub2; durch das Gatter GR1 und den Redundanzdatenbus RDB ausgelesen. Da das Koinzidenzsignal SCOM1 dem Multiplexer MPX zur gleichen Zeit eingegeben wird, kann der Multiplexer MPX die defekten Daten durch die korrekten Daten ersetzen.
In diesem Fall wird, wie in Fig. 1 erläutert, das Koinzidenzsignal SCOM1 erzeugt, wenn der Komparator COMP1 die Nummer der defekten Spaltenadresse, die in dem Redundanz-ROM 1 gespeichert ist, mit der Nummer des m-Bit-Zählers vergleicht und zwischen ihnen eine Koinzidenz feststellt. Der m-Bit-Zähler wird durch das Übertragungsgattersignal STG voreingestellt.
Wie verständlich ist, treffen dieselben Erläuterungen auf die zweite Redundanzspalte unter Verwendung des Redundanz-ROM 2, eines Komparators COMP2 und eines Koinzidenzsignals SCOM2 zu.
Dieses Verfahren unter Verwendung von Hinweisadressen kann den Energieverbrauch im Vergleich zu dem Verfahren unter Verwendung von in Fig. 1 und 2 gezeigten Schieberegistern reduzieren. Denn jedes Schieberegister muß Daten zu dem nächsten Schieberegister sequentiell übertragen. Umgekehrt brauchen nur eine ausgewählte Hinweisadresse und ein Flipflop Daten zum Ausgang zu übertragen.
Fig. 4 ist ein schematisches Blockdiagramm einer Halbleiterspeicheranordnung gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung. In Fig. 4 wird dieselbe Struktur wie jene von Fig. 3 für den wahlfreien Zugriffsmodus eingesetzt.
Im seriellen Ausgabemodus wird der Schiebedatenbus SDB anstelle eines Redundanzdatenbusses RDB verwendet. Dementsprechend wird der Redundanzdatenbus RDB eliminiert, und die Redundanz-Flipflop-Schaltungen RFF&sub1; und RFF&sub2; werden mit dem Schiebedatenbus SDB durch die Gatter GR1 und GR2 verbunden.
Bei dieser Ausführungsform wird das Gatter, das den defekten Daten entspricht, zum Beispiel das Gatter G&sub2;, nicht EIN-geschaltet, da die entsprechende Hinweisadresse PR&sub2; nicht das Signal "1" ausgibt. In diesem Fall werden alle Hinweisadressen "0", da das Taktsignal SCLK ihnen nicht zugeführt wird (zum Beispiel durch die Signale SCOM1, SCOM2). Alternativ wird das Gatter GR1 zu derselben Zeit auf der Grundlage des oben erläuterten Koinzidenzsignals SCOM1 EIN-geschaltet, so daß die korrekten Daten, die in der Redundanz-Flipflop-Schaltung RFF&sub1; verriegelt sind, an den Verstärker AMP&sub1; durch das Gatter GR1 und den Schiebedatenbus SDB ausgegeben werden. Bezüglich der mit dem Spaltendekoder gekoppelten Hinweisadressen kann, da die Startposition der Signal-"1"-Hinweisadresse durch den Spaltendekoder willkürlich gewählt werden kann, das entsprechende Gatter EIN- geschaltet werden, so daß die in dem RAM gespeicherten Daten aus der entsprechenden Spalte ausgelesen werden können. Das heißt, eine willkürliche Kopfadresse kann durch die Hinweisadresse bezeichnet werden. Dies ist vorteilhaft für das sogenannte "Scrolling" der Bilddaten. Wie verständlich ist, können durch diese Ausführungsform ähnliche Vorteile wie bei der in Fig. 3 gezeigten Ausführungsform erhalten werden.

Claims

1. Eine Halbleiterspeichereinrichtung mit: - einer Speicherzellenanordnung (3) mit einer Vielzahl von regulären Spalten und mindestens einer Redundanzspalte zum Ersetzen einer defekten der genannten regulären Spalten; und

einem seriellen Ausgabemittel zum Auslesen von Daten parallel aus den genannten regulären und redundanten Spalten und zum seriellen Ausgeben der ausgelesenen Daten;

dadurch gekennzeichnet, daß :die Speichereinrichtung eine Speichereinrichtung mit wahlfreiem Zugriff ist, welche Eingabe- und Ausgabemittel mit wahlfreiem Zugriff (1, 2, SA&sub1;, . . . , SAn, RSA, DB) hat, die mit der genannten Speicherzellenanordnung zum Eingeben von Daten und zum Ausgeben von Daten aus einer von den regulären oder redundanten Spalten ausgewählten Spalte operativ verbunden sind;

wobei das genannte serielle Ausgabemittel mit der genannten Speicherzellenanordnung unabhängig von den genannten Eingabe- und Ausgabemitteln mit wahlfreiem Zugriff operativ verbunden ist, wodurch die Speichereinrichtung entweder im wahlfreiem Zugriffsmodus oder im seriellen Ausgabemodus betriebsfähig ist; und dadurch, daß

Redundanzsteuermittel vorhanden sind, die mit dem genannten seriellen Ausgabemittel operativ verbunden sind und auf die Adresse einer defekten Spalte aus der genannten Vielzahl von regulären Spalten ansprechen, um Daten der genannten defekten Spalte aus der genannten Vielzahl von regulären Spalten, nachdem sie durch das genannte serielle Ausgabemittel ausgelesen worden sind, durch Daten von der genannten mindestens einen Redundanzspalte zu ersetzen.

2. Eine Halbleiterspeichereinrichtung nach Anspruch 1, bei welcher das genannte serielle Ausgabemittel umfaßt :eine Vielzahl von Flipflop-Schaltungen (FF&sub1;, FF&sub2;, . . . , FF&sub2;m; Fig. 3), welche mit der genannten Speicherzellenanordnung (3) zum Verriegeln der von der genannten Speicherzellenanordnung (3) ausgelesenen Daten operativ verbunden sind;

einen Datenbus (SDB, Fig. 3) zum sequentiellen Ausgeben der genannten ausgelesenen Daten;

eine Vielzahl von Gattern (G&sub1;, G&sub2;, . . . , G&sub2;m, Fig. 3), welche zwischen dem genannten Datenbus (SBD, Fig. 3) und der genannten Vielzahl von Flipflop-Schaltungen (FF&sub1;, FF&sub2;, . . . , FF&sub2;m, Fig. 3) zum Übertragen der genannten ausgelesenen Daten, welche in der genannten Vielzahl von Flipflop-Schaltungen verriegelt sind, operativ verbunden sind; und

eine Vielzahl von Hinweisadressen (PR&sub1;, PR&sub2;, . . . , PR&sub2;m, Fig. 3), die ringförmig miteinander verbunden und jeweils mit einem entsprechenden der genannten Gatter (G&sub1;, G&sub2;, . . . G&sub2;m, Fig. 3) verbunden sind, wobei eine der genannten Hinweisadressen ein vorherbestimmtes Signal enthält, welches reihum an die Hinweisadressen übertragen wird, um jedes der genannten Gatter (G&sub1;, G&sub2;, . . . , G&sub2;m, Fig. 3) sequentiell zu aktivieren.

3. Eine Halbleiterspeichereinrichtung nach Anspruch 2, welche ferner eine Redundanz-Flipflop-Schaltung (RFF&sub1;, RFF&sub2;, Fig. 3) umfaßt, die zwischen der genannten Redundanzspalte und dem genannten Datenbus (SDB, Fig. 3) zum Verriegeln der aus der genannten mindestens einen der genannten Redundanzspalten ausgelesenen Daten operativ verbunden ist.

4. Eine Halbleiterspeichereinrichtung nach Anspruch 2, welche ferner umfaßt :mindestens eine Redundanz-Flipflop-Schaltung (RFF&sub1;, RFF&sub2;, Fig. 3), welche mit der genannten mindestens einen der genannten Redundanzspalten zum Verriegeln der aus der genannten mindestens einen der genannten Redundanzspalten ausgelesenen Daten operativ verbunden ist; und

einen Redundanzdatenbus (RDB, Fig. 3), welcher mit der genannten Redundanz-Flipflop-Schaltung (RFF&sub1;, RFF&sub2;, Fig. 3) für das Ausgeben der genannten ausgelesenen, darin verriegelten Daten operativ verbunden ist.

5. Eine Halbleiterspeichereinrichtung nach Anspruch 2, 3 oder 4, bei welcher eine Startposition des genannten vorherbestimmten Signals in den genannten Hinweisadressen (PR&sub1;, PR&sub2;, . . . PR&sub2;m, Fig. 3) willkürlich ausgewählt wird.

6. Eine Halbleiterspeichereinrichtung nach Anspruch 1, bei welcher das genannte Redundanzsteuermittel umfaßt :einen Nur-Lese-Speicher (6, Fig. 2) für das Speichern einer defekten Spaltenadresse;

ein Verriegelungsmittel (RA, Fig. 2), das mit der genannten mindestens einen Redundanzspalte für das Verriegeln der aus der genannten mindestens einen Redundanzspalte ausgelesenen Daten operativ verbunden ist;

einen Dekoder (8, Fig. 2), der mit dem genannten Nur- Lese-Speicher (6, Fig. 2) für das Dekodieren der genannten defekten Spaltenadresse operativ verbunden ist;

eine Vielzahl von Flipflop-Schaltungen (FF&sub1;, FF&sub2;, . . . , FFn, Fig. 2), die mit dem genannten Dekoder (8, Fig. 2) für das Empfangen von Ausgaben des genannten Dekoders operativ verbunden sind;

eine Vielzahl von Gattern (G&sub1;, G&sub2;, . . . Gn, Fig. 2), die mit entsprechenden der genannten Flipflop-Schaltungen (FF&sub1;, FF&sub2;, . . . , FFn, Fig. 2) operativ verbunden sind, die in Übereinstimmung mit den Ausgängen der genannten Flipflop-Schaltungen selektiv eingeschaltet werden; und

einen Datenbus (RDB, Fig. 2), der mit der genannten Vielzahl von Gattern (G&sub1;, G&sub2;, . . . , Gn, Fig. 2) und dem genannten Verriegelungsmittel (RA, Fig. 2) zum Ersetzen von Daten der genannten defekten Spalte durch die Daten der genannten mindestens einen Redundanzspalte operativ verbunden ist.

7. Eine Halbleiterspeichereinrichtung nach Anspruch ,1, bei welcher das genannte Redundanzsteuermittel umfaßt :einen Nur-Lese-Speicher (6, Fig. 1) für das Speichern einer defekten Spaltenadresse;

ein Verriegelungsmittel (RA, Fig. 1), welches mit der genannten mindestens einen Redundanzspalte für das Verriegeln der von der mindestens einen Redundanzspalte ausgelesenen Daten operativ verbunden ist;

einen Zähler (5, Fig. 1), der mit dem genannten Nur-Lese- Speicher (6, Fig. 1) operativ verbunden ist, und zum Empfangen eines Taktsignals Sclk) operativ verbunden ist, für das Zählen des Taktsignals und das Ausgeben eines Koinzidenzsignals (SCOM, Fig. 1), wenn die Nummer in dem genannten Zähler einer Spaltennummer, welche die genannte defekte Spalte anzeigt, entspricht; und

einen Multiplexer (4, Fig. 1), der mit dem genannten Zähler (5, Fig. 1) für das Ersetzen von Daten in der genannten defekten Spalte durch Daten in der genannten mindestens einen Redundanzspalte bei Empfang des genannten Koinzidenzsignals (SCOM, Fig. 1) operativ verbunden ist.