DE3545239C2 - Verfahren zur Herstellung eines Kontaktierungsbereichs auf einem strukturierten Halbleiterkörper - Google Patents

Verfahren zur Herstellung eines Kontaktierungsbereichs auf einem strukturierten Halbleiterkörper

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Kontaktierungsbereichs auf einem strukturierten Halbleiterkörper nach dem Oberbegriff des Patentanspruchs 1. Ein derartiges Verfahren ist aus der DE 33 45 200 A1 bekannt. Die Erfindung ist insbesondere anwendbar zur Herstellung von Transistoren und/oder integrierten Schaltkreisen (IC′s) auf der Grundlage eines Silizium-(Si)-Substrates.
In der DE 33 45 200 A1 wird ein Halbleiter-Bauelement und ein Verfahren zu seiner Herstellung beschrieben. Bei diesem Verfahren wird auf der Oberfläche eines Siliziumsubstrats selektiv ein Isolationsfilm und insgesamt eine polykristalline Siliziumschicht epitaktisch aufgebracht, wobei der Teil der polykristallinen Siliziumschicht, der direkt auf dem Siliziumsubstrat, ohne den Isolationsfilm zu berühren, aufgebracht ist, in eine Einkristallschicht überführt wird. In dem derart erhaltenen aktiven Bereich werden mindestens zwei Signalelektroden aufgebracht.
In der US 4 232 439 wird eine Maskierungstechnik beschrieben, die bei der Herstellung von Halbleiterbauelementen anwendbar ist. Bei diesem Verfahren wird unter Verwendung eines maskierenden Photolacks in Verbindung mit einer Ionenimplantation eine Halbleiterschicht dotiert, wobei der Winkel zwischen der Halbleiteroberfläche und dem Ionenstrahl weniger als 90 Grad beträgt.
In der JP 55-105381 A wird ebenfalls ein Dotierungsverfahren beschrieben, bei dem die Source- und Drain-Bereiche eines Feldeffekt-Transistors durch Ionenimplantation hergestellt werden, wobei die Ionenimplantation unter einem Winkel ausgeführt wird, der von der Normalen auf die Halbleiteroberfläche abweicht.
Der Erfindung liegt die Aufgabe zugrunde, ein Herstellungsverfahren für einen Kontaktierungsbereich auf einem strukturierten Halbleiterkörper anzugeben, welches eine zuverlässige Herstellung und Kontaktierung zumindest der Basis- und Emitterbereiche eines Transistors mit weniger Verfahrensschritten als beim Stand der Technik ermöglicht.
Diese Aufgabe wird gelöst durch das Verfahren des Patentanspruchs 1. Vorteilhafte Weiterbildungen sind den Unteransprüchen entnehmbar.
Ein erster Vorteil der Erfindung besteht darin, daß insbesondere bei der Herstellung von bipolaren Schaltkreisen die Maskierungs- sowie Kontaktierungsvorgänge vereinfacht werden können.
Ein zweiter Vorteil besteht darin, daß besonders feine Strukturen, z. B. kleiner 1 µm, für die Emitter- und/oder Basisregion erzielt werden können. Dies erhöht die Packungsdichte und/oder die Schaltgeschwindigkeit der Schaltung.
Ein Ausführungsbeispiel beruht auf der nachfolgend erläuter­ ten Anwendung der sogenannten differentiellen Epitaxie auf Si-hal­ tigem Material, die z. B. aus der Zeitschrift Journal of the Electrochemical Society, Bd. 132, Seiten 2227-2231 (1985), bekannt ist. Dabei wird in einer Ultrahochvakuumanlage (Vakuum kleiner 10-9 mbar) mit Hilfe des Silizium-Molekularstrahlepitaxieverfahrens (Si-MBE) eine Si-Schicht aufgewachsen auf einem Si-Substrat, auf dem einkristalline Si-Bereiche sowie Siliziumdioxid (SiO₂)- Bereiche benachbart sind. Durch Wahl der Temperatur des Si- Substrates sowie des Vakuums, z. B. Art sowie Partialdruck von Restgasen, ist es gleichzeitig möglich, auf den einkristallinen Si-Bereichen einkristallines Si-Material aufzuwachsen, während auf den SiO₂-Bereichen polykristallines Si-Material abgeschie­ den wird, dessen spezifische Leitfähigkeit einige Größenordnun­ gen kleiner ist als diejenige des einkristallinen Si-Materials. Es entsteht ein genau bestimmbarer Übergang zwischen polykristal­ linem und einkristallinem Si-Material. Es ist möglich, die Wachstumsbedingungen so zu wählen, daß polykristallines und ein­ kristallines Si-Material mit gleicher Schichtdicke abgeschieden werden. Dadurch entsteht an dem Übergang eine Stufe, deren Höhe lediglich von der Dicke der Siliziumdioxidschicht abhängt, die unter dem polykristallinen Silizium vorhanden ist.
Diese Eigenschaften sind nutzbar zur Herstellung der folgenden beispielhaft gewählten Halbleiterstrukturen, die anhand einer schematischen Zeichnung näher erläutert wird.
Es zeigen
Fig. 1 und 2 Querschnitte durch ein Ausführungsbeispiel zur Erläuterung der Erfindung.
Die Fig. 1 und 2 zeigen ein in der Halbleitertechnologie derzeit übliches p⁻-dotiertes Si-Substrat 1, in dem eine n⁺-dotierte vergrabene Halbleiterzone 2 vorhanden ist. Anschließend werden das Si-Substrat 1 und die Halbleiter­ zone 2 ganzflächig durch eine ungefähr 0,2 µm dicke SiO₂- Oxidschicht 7′ abgedeckt, die thermisch bei einer Tempera­ tur von ungefähr 950°C hergestellt ist. Innerhalb des Bereiches der vergrabenen Halbleiterzone 2 werden nun zwei durch einen Abstand von ungefähr 3 µm benachbarte Fenster durch die Oxidschicht 7′ geätzt. Dabei besitzt das Kollektor-Fenster eine Größe von 3 µm × 50 µm und das Basis/- Emitter-Fenster eine Größe von 6 µm × 50 µm. Anschließend wird ganzflächig das Si-MBE-Verfahren angewandt, wobei bei einer Substrattemperatur von 650°C, durch Antimon (Sb) n-dotiertes Silizium abgeschieden wird. Dabei entstehen innerhalb der Fenster einkristalline Halbleiterbereiche 3, 4 mit einer Schichtdicke von 0,6 µm und einer Sb-Konzen­ tration von 1 × 10¹⁶/cm³ und außerhalb der Fenster, auf der Oxidschicht 7′, polykristallines Silizium 7′′ mit einer Schicht­ dicke von ebenfalls 0,6 µm. Aus den angegebenen Schichtdicken geht hervor, daß sich ein- und polykristalline Si-Bereiche in der dargestellten Weise berühren. Es entsteht eine Stufe 11, deren Höhe, z. B. 0,2 µm, lediglich von der Dicke der Oxidschicht 7′ abhängt. Durch ein Dotierungsverfahren, z. B. Diffusions- oder Implantationsverfahren, ist es möglich, in dem Kollektor-Halbleiterbereich 4 eine n⁺-Phosphor (P)-Dotie­ rung zu erzeugen mit einer Phosphor-Konzentration von 1 × 10²⁰/cm³. In dem Basis/Emitter-Halbleiterbereich 3 wird ein durch Bor (B) p-dotierter Bereich 5 erzeugt mit einer Bor-Konzentra­ tion von 10¹⁸/cm³ und einer Dicke von 0,3 µm.
Alternativ dazu ist es möglich, zunächst einen n-dotierten Bereich mit einer Dicke von 0,3 µm epitaktisch aufzuwach­ sen und anschließend den p-dotierten Bereich ebenfalls epitaktisch aufzuwachsen.
Es ist nun möglich, die Basis- und Emitter-Halbleiter­ bereiche 5′′, 6 durch schräges Implantieren herzustellen, so daß die Lage der Halbleiterbereiche 5′′, 6 selbstjustie­ rend ist und Diffusionsmasken überflüssig sind. Dieser Vorgang wird nachfolgend erläutert. Gemäß Fig. 1 wird ein Bor (B)-Ionenstrahl 8 mit einer Ionenenergie von 0,1 MeV unter einem Einfallswinkel α von 10° auf den Halbleiterbereich 5 gerichtet. An der Stufe 11 ergibt sich dadurch eine Ab­ schattung S, deren Betrag gegeben ist durch die Formel S = tox · ctg α, wobei tox die Höhe der Stufe 11 bezeichnet und gleichzeitig die Dicke der Oxidschicht 7′. Es entsteht der p⁺-dotierte Basis-Halbleiterbereich 5′′ mit einer Dotierstoffkonzentration von 1 × 10²⁰/cm³ und einer Schichtdicke von 0,2 µm. Bei dieser B-Ionen­ implantation wird der angrenzende polykristalline Si- Bereich ebenfalls p-dotiert.
Außerhalb der einkristallinen Fenster werden die Dotier­ zonen mit üblicher Maskierungstechnik definiert bei einem ganzflächig angewandten Ionenstrahl.
Gemäß Fig. 2 wird nun der der Basis gegenüberliegende Emitterbereich 6 ebenfalls durch schräge Ionenimplantation hergestellt. Diese Ionenimplantation entspricht derjenigen der beschriebenen Basis-Implantation, jedoch mit dem Unter­ schied, daß Arsen (As)-Ionen verwendet werden. Es entsteht ein n⁺-dotierter Emitter-Halbleiterbereich 6 mit einer Dotierung des angrenzenden polykristallinen Siliziums.
Es sind einkristalline unterschiedlich dotierte Halblei­ terbereiche 3, 4, 5 entstanden, die durch Sperrbereiche getrennt sind, die polykristallines Silizium 7′′ enthalten.
Zur Herstellung der an die Implantation anschließenden metallischen Kontaktierungen ist es vorteilhaft, zumindest bei den Emitter- und Basiskontakten, das Metall, im Ausführungs­ beispiel Aluminium (Al), schräg aufzudampfen unter den gleichen Winkeln, die für die vorausgegangene Ionenimplantation verwendet wurden. Dadurch wird erreicht, daß sich Metallkontakte 9 auf den zugehörigen Halbleiterbereichen 5′′, 6 selbst justieren. Die Herstellung weiterer metalli­ scher Kontakte, z. B. des Kollektorkontaktes, und/oder von metallischen Leiterbahnen ist möglich durch derzeit übliche Verfahren, z. B. mit Hilfe der Lithographie und/oder des Lift-off-Verfahrens. Es entstehen die Kollektor-, Basis- und Emitterkontakte K, B, E.
Da das polykristalline Silizium 7′′ eine spezifische elek­ trische Leitfähigkeit hat, die um einige Größenordnungen kleiner ist als diejenige der einkristallinen Si-Halblei­ terbereiche, ist es überraschenderweise möglich, passive elektrische Widerstände zu integrieren. Dazu wird während der n⁺-Do­ tierung des Emitters in dem polykristallinen Silizium 7′′ ein Widerstandsbereich so stark dotiert, daß dort eine nutzbare Leitfähigkeit von 10² (Ohm cm)-1 entsteht. Über die geometrischen Ausmaße (Länge, Breite, Dicke) ist dann ein gewünschter Widerstandswert von 10 kOhm einstellbar. Der Widerstandsbereich ist dann kontaktierbar durch metallische Leiterbahnen. Auf diese Weise ist mit wenigen Verfahrensschritten eine Kombination aus mehreren Transistoren und einem passiven Widerstandsnetz­ werk als integriertes Bauelement herstellbar.

Claims (5)

1. Verfahren zur Herstellung eines Kontaktierungsbereichs (5′′, 6) auf einem strukturierten Halbleiterkörper, aufweisend die Schritte:
  • - Bilden von unterschiedlich dotierten Silizium­ einkristall-Halbleiterbereichen (3, 4, 5),
  • - wobei die Siliziumeinkristall-Halbleiterbereiche (3, 4, 5) durch mindestens einen Sperrbereich (7′, 7′′) begrenzt sind,
  • - wobei der Sperrbereich (7′, 7′′) zumindest teilweise aus polykristallinen Silizium (7′′) besteht, und
  • - wobei der Sperrbereich (7′, 7′′) eine größere Schichtdicke besitzt als der angrenzende Siliziumeinkristall-Halbleiterbereich (3, 4, 5) derart, daß an der Grenze mindestens eine vertikale Stufe (11) entsteht; und
  • - Bilden des Kontaktierungsbereichs,
dadurch gekennzeichnet,
  • - daß das Bilden des Kontaktierungsbereichs (5′′, 6) in den Siliziumeinkristall-Halbleiterbereichen (3, 4, 5) durch Ionenimplantation erfolgt,
  • - wobei die Lage des Kontaktierungsbereichs (5′′, 6) durch die Höhe der Stufe (11) und den Einfallswinkel (α) des Ionenstrahls (8) bestimmt ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß mindestens ein Siliziumeinkristall-Halbleiterbereich (3, 4, 5) und mindestens ein angrenzender Sperrbereich (7′, 7′′) durch differentielle Silizium-Molekularstrahl- Epitaxie gebildet werden.
3. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch Schrägaufdampfen eines Metallkontaktes (9) auf den Halbleiter-Kontaktierungsbereich (5′′, 6), wobei der zugehörige Aufdampfwinkel im wesentlichen dem Einfallswinkel (α) des Ionenstrahls (8) entspricht.
4. Verfahren nach einem der Ansprüche 1 bis 3, gekennzeichnet durch Bilden mindestens eines Widerstandsbereichs in dem polykristallinen Silizium (7′′) des Sperrbereichs.
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Cited By (1)

* Cited by examiner, † Cited by third party
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DE19845787A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Bipolartransistor und Verfahren zu seiner Herstellung

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19845789A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Bipolartransistor und Verfahren zu seiner Herstellung
DE19845793A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Bipolartransistor und Verfahren zu seiner Herstellung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55105381A (en) * 1979-12-17 1980-08-12 Seiko Epson Corp Manufacture of schottky barrier field-effect transistor
US4232439A (en) * 1976-11-30 1980-11-11 Vlsi Technology Research Association Masking technique usable in manufacturing semiconductor devices
DE3345200A1 (de) * 1982-12-14 1984-06-14 Nishizawa, Jun-Ichi, Sendai, Miyagi Halbleiter-bauelement und verfahren zu seiner herstellung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4232439A (en) * 1976-11-30 1980-11-11 Vlsi Technology Research Association Masking technique usable in manufacturing semiconductor devices
JPS55105381A (en) * 1979-12-17 1980-08-12 Seiko Epson Corp Manufacture of schottky barrier field-effect transistor
DE3345200A1 (de) * 1982-12-14 1984-06-14 Nishizawa, Jun-Ichi, Sendai, Miyagi Halbleiter-bauelement und verfahren zu seiner herstellung

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US-Z: J. of Electrochem.Soc. 132,1985,S.2227-2231 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19845787A1 (de) * 1998-09-21 2000-03-23 Inst Halbleiterphysik Gmbh Bipolartransistor und Verfahren zu seiner Herstellung

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