DE3716471C2 - Strukturierter Halbleiterkörper - Google Patents

Description

Die Erfindung betrifft einen strukturierten Halbleiterkör­ per nach dem Oberbegriff des Patentanspruchs 1, wie er in DE 35 45 238 A1 beschrieben ist.

Die Erfindung ist insbesondere anwendbar zur Herstellung von Transistoren und/oder integrierten Schaltkreisen (IC′s) auf der Grundlage eines Silizium (Si)-Substrates.

In der nichtvorveröffentlichten DE 35 45 238 A1 ist eine beispielhaft gewählte bipolare Halbleiterstruktur beschrieben, die mit Hilfe von derzeit üblichen Verfahren, z.B. Maskierungsverfahren durch Litho­ graphie, Oxidations-, Diffusions-, Implantations-, Epita­ xie- sowie Metallisierungsverfahren herstellbar ist.

Bei einem derart strukturierten Halbleiterkörper ist insbesondere der Sperrbereich, z.B. ein als sperrender pn-Übergang dotierter Halbleiterbereich, lediglich durch kostenungünstige Isolationsdiffusions- und/oder Isola­ tionsoxidationsvorgänge herstellbar. Dabei soll der Sperr­ bereich einen unerwünschten Stromfluß vermeiden, z.B. zwischen den benachbarten Transistoren eines IC′s.

In der nichtvorveröffentlichten DE 35 45 238 A1 ist außerdem ein strukturierter Halbleiter­ körper beschrieben, bei dem insbesondere der Sperrbereich zuverlässig und kostengünstig herstellbar ist und der bei einer zuverlässigen sowie kostengünstigen Herstellung eine möglichst hohe Packungsdichte von elektronischen Bauele­ menten ermöglicht. Diese neue Technik beruht auf der nachfolgend erläuterten Anwendung der sogenannten diffe­ rentiellen Epitaxie auf Si-haltigem Material, die z.B. aus der Zeitschrift Journal of Electrochemical Society, Bd. 132, Seite 2227 (1985), bekannt ist. Dabei wird in einer Ultra­ hochvakuumanlage (Vakuum kleiner 10^-9 mbar) mit Hilfe des Silizium-Molekularstrahlepitaxieverfahrens (Si-MBE) eine Si-Schicht aufgewachsen auf einem Si-Substrat, auf dem einkristalline Si-Bereiche sowie Siliziumdioxid (SiO₂)- Bereiche benachbart sind. Durch Wahl der Temperatur des Si-Substrates sowie des Vakuums, z.B. Art sowie Partial­ druck von Restgasen ist es gleichzeitig möglich, auf den einkristallinen Si-Bereichen einkristallines Si-Material aufzuwachsen, während auf den SiO₂-Bereich polykristallines Si-Material abgeschieden wird, dessen spezifische Leitfä­ higkeit einige Größenordnungen kleiner ist als diejenige des einkristallinen Si-Materials. Es entsteht ein genau bestimmbarer Übergang zwischen polykristallinem und ein­ kristallinem Si-Material.

Mit Hilfe in der konventionellen Halbleitertechnologie bekannter Prozesse ist es möglich, in den einkristallinen Bereichen Dotierungsübergänge zu schaffen, z.B. durch Implantation und/oder Diffusion oder auch durch entspre­ chenden Einbau von Dotierstoffen während der Epitaxie. Diese Prozesse werden vorzugsweise bei niederer Temperatur durchgeführt, um die Vorteile des MBE-Verfahrens nicht zu gefährden.

Der Erfindung liegt die Aufgabe zugrunde, zu einem gat­ tungsgemäßen strukturierten Halbleiterkörper eine Weiter­ bildung anzugeben, die eine elektrische Verknüpfung zwi­ schen den in konventioneller Halbleitertechnologie und den mit MBE-Technologie hergestellten Halbleiterbauelementen ermöglicht.

Diese Aufgabe wird gelöst durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale.

Die Erfindung beruht auf der Erkenntnis, daß es infolge der geringen Temperaturbelastung möglich ist, die neue MBE- Technologie unter Einsatz der differentiellen Epitaxie mit einer Standard-IC-Technologie zu einer 3-dimensionalen Technik zu verknüpfen. Dabei wird einer der Dotierungs­ prozesse zur Herstellung der konventionellen IC-Struktur zur Erzeugung eines buried layers unter den MBE-Strukturen verwendet. In der konventionellen IC-Technologie wird bisher nur ein Arsen buried layer eingesetzt, d.h. eine mit Arsen dotierte vergrabene Halbleiter-Schicht. Der Grund hierfür ist, daß Arsen gegenüber anderen Dotier­ stoffen langsam diffundiert und deshalb bei nachfolgenden Hochtemperaturprozessen das ursprünglich vorliegende Dotierungsprofil am wenigsten verändert wird. Bei einer buried layer für MBE-Strukturen ist diese Vorsichtsmaßnah­ me nicht mehr notwendig, da sich Hochtemperaturprozesse von selbst verbieten, will man weiterhin die Vorteile von MBE nutzen.

Vorteilhafterweise können daher neben Arsen auch andere Dotierungselemente für die buried-layer-Technologie einge­ setzt werden. Mit Arsen als Dotierung für buried layers bleibt man bei konventionellen IC′s auf die Schichtfolge npn beschränkt. Der Einsatz anderer Dotierungselemente zur Erzeugung von buried layers eröff­ net Möglichkeiten für den Einsatz von pnp-Schichtfolgen. Dies wird insbesondere dann wichtig, wenn MBE-Strukturen mit der Standardtechnologie auf einem Chip zu einer drei­ dimensionalen Anordnung verbunden werden. So kann ein Standarddotierprozeß, z.B. Basis- oder Emitterdiffusion, ausgenutzt werden, um gleichzeitig eine buried layer für eine MBE-Struktur zu erzeugen.

Die Erfindung wird im folgenden anhand von Ausführungsbei­ spielen näher erläutert.

Fig. 1 und Fig. 2 zeigen einen Schnitt durch zwei ver­ schiedene Ausführungsbeispiele. In beiden Figuren ent­ spricht das links von der Trennlinie 11 dargestellte Halbleiterbauelement einem in konventioneller Halbleiter­ technologie hergestelltem Halbleiterbauelement entspre­ chend der Fig. 1 in der DE 35 45 238 A1. Das rechts von der Trennlinie 11 darge­ stellte Halbleiterbauelement ist in MBE-Technologie herge­ stellt und entspricht im wesentlichen der Fig. 2 dieser Schrift.

Mit dem Bezugszeichen 2′ ist in beiden Figuren ein Halb­ leiterbereich bezeichnet, der als elektrische Verknüpfung zwischen den in unterschiedlichen Technologien hergestell­ ten Halbleiterbauelementen dient. In Fig. 1 ist dieses ein p⁺-dotierter Halbleiterbereich, der in der konventionellen Halbleitertechnologie für die Herstellung der Isolations­ diffusion benutzt wird. In Fig. 2 ist dieses dagegen ein n⁺-dotierter Halbleiterbereich, der in der konventionellen Halbleitertechnologie zur Herstellung der Kollektor- sowie Emitter-Kontaktdiffusion benutzt wird. Der Halbleiterbe­ reich 2′ ist zumindest in dem Bereich rechts der Trenn­ linie 11 als vergrabene Halbleiterzone ("buried layer") ausgebildet. Die in den Fig. 1 und 2 dargestellten Be­ zeichnungen n, n⁺, p sowie p⁺ beziehen sich auf die in der Halbleitertechnologie derzeit üblichen Bezeichnungen des Leitungstyps sowie des Grades der Dotierung der Halblei­ terschichten und/oder -bereiche.

In den Fig. 1 und 2 entsprechen die übrigen Bezugszeichen denjenigen des erwähnten Patentes und werden im folgenden nochmals erläutert. In den Fig. 1 und 2 zeigt der links von der Trennlinie 11 angeordnete Figurenteil einen Quer­ schnitt durch einen beispielhaft strukturierten Halblei­ ter, der insbesondere zur Herstellung bipolarer integrier­ ter Schaltkreise verwendbar ist. Die angegebene Halblei­ terstruktur ist herstellbar mit Hilfe von derzeit üblichen Verfahren, z.B. Maskierungsverfahren durch Lithographie, Oxidations-, Diffusions-, Implantations-, Epitaxie- sowie Metallisierungsverfahren.

Unter Verwendung derartiger Verfahren wird zunächst auf ein beispielhaft p⁻-dotiertes Si-Substrat 1, z.B. eine Einkristall-Si-Scheibe mit einem Durchmesser von ungefähr 75 mm, einer Dicke von ungefähr 0,5 mm und einer (100)- Kristallorientierung, eine sogenannte vergrabene Halblei­ terzone 2 ("buried layer") erzeugt. Anschließend werden die für einen Bipolar-Transistor erforderlichen Halblei­ terbereiche erzeugt, bestehend aus einem n⁻-dotierten Bereich 3, einem n⁺-dotierten Kollektorbereich 4, einem p-dotierten Basisbereich 5 sowie einem darin befindlichen n⁺-dotierten Emitterbereich 6. Dieses Halbleiterstruktur ist zur Vermeidung eines unerwünschten elektrischen Strom­ flusses begrenzt durch mindestens einen Sperrbereich 7, der in diesem Beispiel also p⁺-dotierter Halbleiterbe­ reich ausgebildet ist, der bis in das p⁻-dotierte Substrat 1 reicht. Zur Vermeidung elektrischer Kurzschlüsse ist diese Halbleiterstruktur durch eine Oxidschicht 8, z.B. Siliziumdioxid, abgedeckt, in die Kontaktfenster eingeätzt sind.

Nach dem Aufbringen einer strukturierten Metallschicht 9 in die Kontaktfenster entstehen der Basisanschluß B. Der Emitteranschluß E und der Kollektoranschluß C.

Bei dem rechts von der Trennlinie 11 dargestellten Figu­ renteil wird in einem eingangs erwähnten p⁻-dotierten Si-Substrat 1 zunächst die bereits erwähnte n⁺-dotierte vergrabene Halbleiterzone 2′ erzeugt.

Anschließend werden das Si-Substrat 1 und die Halbleiter­ zone 2′ ganzflächig durch eine ungefähr 0 2 µm dicke SiO₂- Oxidschicht 7′ abgedeckt, die thermisch bei einer Tempera­ tur von ungefähr 950°C hergestellt ist. Innerhalb des Bereiches der vergrabenen Halbleiterzone 2 werden nun zwei durch einen Abstand von ungefähr 3 µm benachbarte Fenster durch die Oxidschicht 7′ geätzt. Dabei besitzt das Kollek­ torfenster eine Größe von 3 µm×50 µm und das Basis/Emit­ ter-Fenster eine Größe von 6 µm×50 µm. Anschließend wird ganzflächig das Si-MBE-Verfahren angewandt, wobei bei einer Substrattemperatur von 650°C durch Antimon (Sb) n-dotiertes Silizium abgeschieden wird. Dabei entstehen innerhalb der Fenster einkristalline Halbleiterbereiche 3, 4 mit einer Schichtdicke von 0,6 µm und einer Sb-Konzentra­ tion von 1×10¹⁶/cm³ und außerhalb der Fenster, auf der Oxidschicht 7′, polykristallines Silizium 7′′ mit einer Schichtdicke von ebenfalls 0,6 µm. Aus den angegebenen Schichtdicken geht hervor, daß sich ein- und polykristal­ lines Si-Bereiche in der dargestellten Weise berühren. Durch ein Dotierungsverfahren, z.B. Diffusions- oder Implantationsverfahren, ist es möglich, in dem Kollektor- Halbleiterbereich 4 eine n⁺-Phosphor (P)-Dotierung zu erzeugen mit einer Phosphor-Konzentration von 1×10²⁰/cm³. Dabei ist es möglich, angrenzendes poly- Silizium 4′ ebenfalls zu dotieren. In dem Basis/Emitter- Halbleiterbereich 3 wird ein durch Bor (B) p-dotierter Basis-Bereich 5 erzeugt mit einer Bor-Konzentration von 10¹⁸/cm³ und einer Dicke von 0,3 µm. Daran angrenzend wird ein durch Bor p⁺-dotierter Basiskontaktbereich 5′′ erzeugt mit einer Bor-Konzentration von 10²⁰/cm³ und einer Schichtdicke von 0,4 µm. Dabei ist es möglich, angrenzendes poly-Silizium 5′ ebenfalls zu dotieren. Innerhalb des Basis-Bereiches 5 wird nun durch eine n⁺-Arsen (As)-Dotie­ rung der Emitter-Bereich 6 erzeugt mit einer Arsen-Konzen­ tration von 3×10¹⁹/cm³. Es sind einkristalline, unter­ schiedlich dotierte Halbleiterbereiche 3, 4 entstanden, die von Sperrbereichen 7 getrennt sind, die polykristalli­ nes Silizium 7′′ enthalten. Kollektor-, Basis- und Emitter­ bereich sind durch metallische Leiterbahnen kontaktierbar, die z.B. aus einer Al/Si-Legierung bestehen, eine Dicke von ungefähr 1 µm besitzen sowie eine Breite von ungefähr 3 µm. Es entstehen die Kollektor-, Basis- und Emitteran­ schlüsse C, B, E.

Da das polykristalline Silizium 7′′ eine spezifische elek­ trische Leitfähigkeit hat, die um einige Größenordnungen kleiner ist als diejenige der einkristallinen Si-Halblei­ terbereiche, ist es möglich, in kostengünstiger Weise passive elektrische Widerstände zu integrieren. Dazu wird beispielsweise während der n⁺-Dotierung des Emitters in dem polykristallinen Silizium 7′′ ein Bereich, z.B. der Widerstandsbereich 10, so stark dotiert, daß dort eine nutzbare Leitfähigkeit von z.B. 10⁺² (Ohm cm)^-1 entsteht. Über die geometrischen Ausmaße (Länge, Breite, Dicke) ist dann ein gewünschter Widerstandswert von z.B. 1 kOhm einstellbar. Der Widerstandsbereich 10 ist dann kontak­ tierbar durch die mit R1 und R2 bezeichneten Leiterbahnen. Auf diese Weise ist in kostengünstiger Weise beispielswei­ se eine Kombination aus mehreren Transistoren und einem passiven Widerstandsnetzwerk als integriertes Bauelement herstellbar.

Die Erfindung ist nicht auf die beschriebenen Ausführungs­ beispiele beschränkt, sondern sinngemäß auf weitere an­ wendbar. Beispielsweise ist es möglich, den rechts der Trennlinie 11 mit 4 bezeichneten (Kollektorkontakt-) Halbleiterbereich wegzuätzen und den zugehörigen metalli­ schen (Kollektor-)Kontakt 9 unmittelbar auf den vergrabe­ nen Halbleiterbereich 2′ anzubringen.

Claims (2)

1. Strukturierter Halbleiterkörper, zumindest bestehend

• a) aus unterschiedlich dotierten Siliziumeinkristall-Halbleiterbereichen (1 bis 6), die durch mindestens einen Sperrbereich (7) begrenzt sind, der einen unerwünschten elektrischen Stromfluß vermeidet, und zumindest teilweise aus polykristallinem Silizium (7′′) besteht,
• b) aus mindestens zwei Halbleiterbauelementen, die mit unterschiedlichen Halbleitertechnologien hergestellt auf einem Substrat (1) vorhanden sind, wobei mindestens eines der Halbleiterbauelemente mit Hilfe der MBE-Technologie hergestellt ist,

dadurch gekennzeichnet, daß zwischen den beiden Halbleiterbauelementen, die mit unterschiedlichen Halbleitertechnologien hergestellt sind, mindestens eine elektrische Verbindung besteht, die als Halbleiterbereich (2′) ausgebildet ist.