DE3440721A1 - Verfahren zur herstellung einer integrierten halbleiterschaltung - Google Patents

Verfahren zur herstellung einer integrierten halbleiterschaltung

Info

Publication number
DE3440721A1
DE3440721A1 DE19843440721 DE3440721A DE3440721A1 DE 3440721 A1 DE3440721 A1 DE 3440721A1 DE 19843440721 DE19843440721 DE 19843440721 DE 3440721 A DE3440721 A DE 3440721A DE 3440721 A1 DE3440721 A1 DE 3440721A1
Authority
DE
Germany
Prior art keywords
oxide layer
silicon oxide
layer
semiconductor
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19843440721
Other languages
English (en)
Other versions
DE3440721C2 (de
Inventor
Mikinori Hino Tokio/Tokyo Kawaji
Shigeo Ome Tokio/Tokyo Kuroda
Toshihiko Takakura
Akihisa Koganei Tokio/Tokyo Uchida
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE3440721A1 publication Critical patent/DE3440721A1/de
Application granted granted Critical
Publication of DE3440721C2 publication Critical patent/DE3440721C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor

Description

BESCHREIBUNG
Die Erfindung bezieht sich auf Halbleitertechniken und betrifft insbesondere eine Technik zum Isolieren von Schaltungselemente^ die bei der Ausbildung von Schaltungselement-Isolierbereichen in einer integrierten HaIbleiterschaltung wirksam angewendet werden kann.
In integrierten Halbleiterschaltungen werden Schaltungselemente nach einem Isolierverfahren mit PN-Übergang unter Verwendung von Diffusionsschichten oder nach einem Isolierverfahren mit Oxidationsschicht unter Verwendung von auf der Substratoberfläche aufgebrachten lokalen Oxidschichten isoliert. Bei diesen Isolierverfahren haben jedoch die Isolierbereiche verhältnismäßig große Breite. Mit zunehmender Verkleinerung der Schaltungselemente nehmen daher die Isolierbereiche proportional immer größere Flächen ein. Dadurch wird es schwierig, sogenannte LSI-Schaltungen in sehr dicht integrierter Form herzustellen.
Die Anmelderin hat daher eine als Isolierverfahren mit U-Nut bezeichnete Isoliertechnik vorgeschlagen, bei der diejenigen Teile, die als Isolierbereiche zwischen aktiven Bereichen von Schaltungselementen dienen, als U-förmige Nuten (Gräben oder Rinnen) eingeschnitten werden. In diesen U-Nuten wird ein Siliziumdioxid-Film ausgebildet, und die Nuten werden anschließend mit polykristallinem Silizium (Polysilizium) gefüllt und bilden die Schaltungselement-Isolierbereiche. Diese Technik ist beispielsweise in der Zeitschrift "Nikkei Electronics" 29. März 1982, Nr. 287, Seiten 90 bis 101 beschrieben.
Beim Aufbau einer integrierten Bipolar-Halbleiterschaltung bilden Bipolartransistoren die Haupt-Schaltungselemente. Werden jedoch Bipolartransistoren in einem Halbleitersubstrat sehr dicht angeordnet, so müssen sie durch U-Nuten voneinander getrennt bzw. isoliert werden. Um jedoch die Größe eines Bipolartransistors zu verringern,
muß ein N+-leitender Halbleiterbereich, der als Kollektor-Kontaktbereich dient, gegenüber einem P -Basisbereich durch Isoliermaterial getrennt werden.
Die Erfinder haben festgestellt, daß ein Versuch, diese beiden Erfordernisse gleichzeitig zu erfüllen, auf ein Problem stößt.
Werden nämlich zur Isolierung einzelner Transistoren tiefe U-Nuten und zur Isolierung jeweils von Basis- und Kollektor-Bereich flache U-Nuten verwendet, so wird das Herstellverfahren kompliziert, und aufgrund des erhöhten Kollektorwiderstands sinkt die Schaltgeschwindigkeit.
Werden andererseits zur Isolierung einzelner Transistoren U-Nuten und zur Isolierung von jeweils Basis- und Kollektor-Bereich eine Feldoxidschicht verwendet, so sinkt die Durchbruchspannung am PN-Übergang zwischen dem Basis- und dem Kollektorbereich aufgrund einer schnabelartigen Formation ("bird's beak"), die sich an der Feldoxidschicht bildet.
Der Erfindung liegt die generelle Aufgabe zugrunde, Nachteile, wie sie bei vergleichbaren Verfahren nach dem Stand der Technik auftreten, mindestens teilweise zu beseitigen. Eine speziellere Aufgabe der Erfindung kann darin gesehen werden, ein Verfahren anzugeben, mit dem sich der Integrationsgrad von integrierten Bipolar-Halbleiterschaltungen erhöhen läßt, ohne deren elektrische Eigenschaften zu beeinträchtigen. Außerdem sollen die elektrischen Eigenschaften von in einem Halbleiterkörper ausgebildeten Halbleiter-Schaltungselementen verbessert werden. Zur Aufgabe der Erfindung gehört es ferner, ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung anzugeben, bei der Halbleiterbereiche, die als Kollektor-Kontaktbereiche und Basis-Bereiche dienen, ausreichend gegeneinander isoliert sind, ohne die Anzahl an Verfahrensschritten zu erhöhen.
Im Rahmen der Erfindung werden in einer integrierten
Halbleiterschaltung des Bipolar-Typs Schaltungselemente durch Isolierbereiche in Form von U-Nuten voneinander getrennt, wobei gleichzeitig mit der Ausbildung einer Siliziumoxidschicht innerhalb der U-förmigen Isoliernuten eine eine Isolierung bildende Oxidschicht zwischen einem als Kollektor-Kontaktbereich und einem als Basis-Bereich dienenden Halbleiterbereich erzeugt wird. Damit entfällt die Notwenidgkeit, für die Erzeugung einer weiteren Isolieroxidschicht einen zusätzlichen Verfahrensschritt vorzusehen. Die so gebildete Isolieroxidschicht reicht nicht bis zu der versenkten N -Schicht und weist auch dort, wo sie an die U-Isoliernuten angrenzt, ausreichend dicke Endabschnitte auf.
Ein bevorzugtes Ausführungsbeispiel der Erfindung wird nachstehend anhand der Zeichnungen näher erläutert. In den Zeichnungen zeigen
Figur 1, 2, 4 bis 6 und 8 bis 16 Schnittdarstellungen zur Veranschaulichung der Verfahrensschritte bei der Herstellung einer integrierten Bipolar-Halbleiterschaltung,
Figur 3 eine Draufsicht auf die Schaltung während des Herstellverfahrens, wobei Figur 4 einen Schnitt längs der Linie A-A nach Figur 3 darstellt, und Figur 7 eine Draufsicht auf die Schaltung in einem weiteren Verfahrensstadium, wobei Figur 8 einen Schnitt längs der Linie B-B und Figur 9 einen Schnitt längs der Linie C-C nach Figur 7 zeigt.
Gemäß dem Ausführungsbeispiel nach Figur 1 bis 16, die die aufeinanderfolgenden Verfahrensschritte bei der Herstellung einer integrierten Bipolar-Halbleiterschaltung zeigen, wird zunächst ein Halbleiterkörper 24 hergestellt. Dabei werden in einer auf einem Halbleitersubstrat 1 aus monokristallinem P-Silizium ausgebildeten Siliziumoxidschicht an geeigneten Stellen Löcher zur Erzeugung von versenkten Schichten gebildet. Unter Verwendung der
- !■
Siliziumoxidschicht als Maske werden N-Störstoffe thermisch in das Substrat 1 eindiffundiert, um eine lokale versenkte N+-Schicht 2 zu erzeugen. Nach Entfernung der Siliziumoxidschicht wird auf dem Substrat 1 eine N~-Epitaxialschicht aus der Dampfphase gezüchtet, womit der Halbleiterkörper 2 4 hergestellt ist.
Auf einer Hauptoberfläche des Halbleiterkörpers 24 werden eine Siliziumoxidschicht (SiC^-Schicht) 4 und eine Siliziumnitridschicht (SioN.-Schicht) 5 ausgebildet.
Die Siliziumnitridschicht 5 wird an denjenigen Stellen entfernt, an denen längs des Randes des Chips eine Verdrahtung vorgesehen wird. Unter Verwendung der Siliziumnitridschicht 5 als Maske wird die Hauptoberfläche des Substrats 1 unter Verwendung einer herkömmlichen Isoplanartechnik geschnitten, woraufhin eine thermische Oxidierung durchgeführt wird, um die in Figur 1 gezeigte Feldoxidschicht 6 mit einer Dicke zwischen 1 und 1,2 ym auszubilden. Aufgrund dieser Dicke der Feldoxidschicht 6 läßt sich die elektrostatische Kapazität der in den Verdrahtungsbereichen vorgesehenen Verdrahtung reduzieren.
Sodann wird die Siliziumnitridschicht 5 entfernt und auf der gesamten Oberfläche des Substrats eine weitere Siliziumnitridschicht 25 erzeugt.
Diese Siliziumnitridschicht 25 wird an denjenigen Stellen 6 geätzt, an denen Isolierbereiche erzeugt werden sollen, d.h. an den Rändern von Bipolartransistoren und an Bereichen zwischen dem Basis-Bereich und dem Kollektor-Kontaktbereich jedes Transistors. Unter Verwendung der Siliziumnitridschicht 25 als Maske wird die Oberfläche des Halbleiterkörpers 24 durch Erwärmung lokal oxidiert. Sodann werden, wie in Figur 2 gezeigt, auf denjenigen Stellen, an denen die Isolierbereiche ausgebildet werden sollen, Siliziumoxidschichten 26a, 26b mit einer Dicke zwischen 300 und 350 nm erzeugt. Der Isolierbereich, der Basis-Brueich, der KoI lt>ktor~Kontak !bereich Kowic? der Isolierbereich zwischen dem Basis-Bereich und dem Kollektor-
34A0721
Kontaktbereich werden durch die Siliziumnitridschicht begrenzt.
Nachdem der Bereich zwischen dem Basis-Bereich und dem Kollektor-Kontaktbereich mit einem Photoresist-Film 27 bedeckt worden ist, werden die freiliegenden Oxidschichten 26a durch Naßätzung entfernt. Die Siliziumoxidschicht 26b zwischen dem Basis-Bereich und dem Kollektor-Kontaktbereich wird belassen und als Maske beim Ätzen des Halbleiterkörpers 24 sowie bei der Ionenimplantation verwendet. Nach Entfernung des Photoresistfilms 27 werden die Öffnungen für Nuten durch Ätzung mit Hydrazin abgeschrägt, wie dies in Figur 3 und 4 gezeigt ist. Die Siliziumoxidschicht 26b wird durch das Hydrazin nicht geätzt. Ist die Oberfläche des Halbleiterkörpers 24 nach Entfernung der Siliziumoxidschichten 26a bereits ausreichend abgeschrägt, so erübrigt sich die Hydrazin-Ätzung.
Unter Verwendung der Siliziumnitridschicht 25 und der Siliziumoxidschicht 26b als Masken werden mittels Trockenätzung 4 ym tiefe Nuten 7 erzeugt, die gemäß Figur 5 bis zu dem Substrat 1 reichen. Durch die Ätzung wird die Dicke der Siliziumoxidschicht 26b auf etwa 200 nm verringert. Unter Verwendung der Siliziumnitridschicht 25 und der Siliziumoxidschicht 26b als Masken werden ferner in die Grundflächen der U-Nuten 7 Borionen implantiert, so daß die in Figur 6 gezeigten P -Kanalstopperschichten 8 erzeugt werden. In den Bereichen, in denen die Siliziumoxidschicht 2 6b besteht, werden keine Borionen in die Oberfläche des Halbleiterkörpers 24 eingebracht. Die Durchbruchspannung am PN-Übergang zwischen dem Basis- und dem Kollektor-Bereich wird durch das Einbringen der Borionen erhöht. Hat die Siliziumoxidschicht 26b eine Dicke von etwa 100 nm, so vermag sie die Einleitung von Borionen in den Halbleiterkörper 24 zu verhindern.
Unter Verwendung der Siliziumnitridschicht 25 als Maske wird die Oberfläche des Halbleiterkörpers 24 thermisch
oxidiert, wodurch in jeder U-Nut 7 die in Figur 8 und 9 gezeigte Siliziumoxidschicht 9 mit einer Dicke von etwa 600 ran erzeugt wird. Da an dem Bereich zwischen dem Basis-Bereich und dem Kollektor-Kontaktbereich die Siliziumnitridschicht 2 5 entfernt worden ist, entsteht auf diesem Bereich eine verhältnismäßig dicke Oxidschicht 10 mit einer Dicke zwischen etwa 700 und 800 nm. Da Sauerstoff die Oberfläche des Halbleiterkörpers 24 durch die Siliziumoxidschicht 26b hindurch erreicht, nimmt die Dicke der Siliziumoxidschicht zu. Die Siliziumoxidschicht 10 ist um die Dicke der Siliziumoxidschicht 26b dicker als die Siliziumoxidschicht 9.
Der Aufbau in diesem Zustand ist in den Figuren 7 bis 9 dargestellt, wobei die strichpunktierten Linien 21a, 21b und 21c in Figur 7 die Stellen angeben, an denen in einem nachfolgenden Verfahrensschritt Kontaktlöcher erzeugt werden.
Gemäß Figur 9 weist die Siliziumoxidschicht 10 Endabschnitte auf, die an die Siliziumoxidschicht 9 mit gleicher Dicke anschließen, so daß der Basis-Bereich und der Kollektor-Kontaktbereich zuverlässig voneinander isoliert sind. An den Grenzen zwischen den U-Nuten 7 und der Siliziumoxidschicht 10 treten keinerlei Spannungskonzentrationen auf, die sonst Kristallfehler hervorrufen würden.
Auf die gesamte Oberfläche des Halbleiterkörpers 24 wird nach einem CVD-Verfahren (Niederschlag aus der Dampfphase) oder dergleichen eine Siliziumnitridschicht aufgetragen, wodurch die in Figur 10 gezeigte Siliziumnitridschicht 11 auf dem Oxidfilm 9 innerhalb der U-Nuten 7 entsteht.
Auf der gesamten Oberfläche des Halbleiterkörpers 24 wird ferner nach einem CVD-Verfahren Polysilizium dick aufgetragen, so daß die U-Nuten 7 mit Polysilizium ausgefüllt werden. An der Substratoberfläche wird diese Polysiliziumschicht durch Trockenätzung entfernt, um die Oberfläche zu glätten, wobei gemäß Figur 11 Polysilizium 12 in den U-Nuten 7 zurückbleibt.
-M-
Unter Verwendung der Siliziumnitridschicht 25 als Maske wird die Oberfläche des Polysiliziums 12 in den einzelnen U-Nuten thermisch oxidiert, wodurch auf dem Polysilizium 12 eine Siliziumoxidschicht 13 mit einer Dicke von 600 nm entsteht. Wie in Figur 12 gezeigt, wird sodann die Siliziumnitridschicht 25 auf dem Kollektor-Kontaktbereich entfernt. Unter Verwendung der Siliziumnitridschicht 25 als Maske werden N-Störstoffe implantiert und thermisch diffundiert, um einen N -Halbleiterbereich zu erzeugen, der als Kollektor-Kontaktbereich 14 dient.
Unter Verwendung der Siliziumoxidschicht 13 als Maske wird die Siliziumnitridschicht 25 entfernt, und in die gesamte Oberfläche des Halbleiterkörpers 24 werden zur Erzeugung eines Basis-Bereichs P-Störstoffe implantiert.
Auf dem Halbleiterkörper 24 wird sodann eine neue Siliziumnitridschicht 15 aufgebracht, und durch Wärmebehandlung wird ein P -Halbleiterbereich 16 erzeugt, der den Basis-Bereich bildet. Gemäß Figur 13 wird dann die Siliziumnitridschicht 15 von derjenigen Stelle entfernt, die als Emitter-Bereich dienen soll.
An der Oberfläche des den Emitterbereich bildenden Abschnitts wird die Oxidschicht 4 weggeätzt, und nach einem CVD-Verfahren wird auf die gesamte Oberfläche des Halbleiterkörpers 24 Polysilizium dünn aufgetragen. In diese Polysiliziumschicht werden N-Störstoffe, etwa Arsenionen, implantiert und sodann durch Wärmebehandlung von der Polysiliziumschicht aus diffundiert, um einen N -Halbleiterbereich 18 zu erzeugen, der als Emitter-Bereich dient. Auf diesem Emitter-Bereich 18 wird gemäß Figur 14 nach einem photolithografischen Verfahren eine Polysiliziumelektrode 19 belassen.
In der oben beschriebenen Struktur wird der Emitter-Bereich 18 durch Diffusion von Ionen aus der Polysiliziumschicht gebildet. Es ist jedoch auch möglich, den Emitter-Bereich durch Ionenimplantation und Wärmebehandlung zu erzeugen, bevor die Polysiliziumschicht aufgebracht wird. Ferner kann der Emitter-Bereich durch Ionenimplantation
und -diffusion und dadurch, daß man die Ionen aus dem Polysilizium eindiffundieren läßt, erzeugt werden, bevor das Polysilizium aufgetragen wird.
Auf dem Halbleiterkörper 24 wird nach einem CVD-Verfahren eine PSG-Schicht (Phosphorsilikatglas-Schicht) zur Bildung einer Zwischenisolierschicht 20 erzeugt Unter Verwendung des Photoresistfilms als Maske werden gemäß Figur 15 Kontaktlöcher 21a bis 21c zum Anschluß der Basis-, Emitter- und Kollektor-Bereiche geätzt.
Auf die gesamte Oberfläche des Halbleiterkörpers 24 wird ein Verdrahtungsmaterial, etwa Aluminium, aufgedampft, aus dem nach einem Photolithografischen Verfahren Aluminiumelektroden 22a bis 22c sowie eine Aluminiumverdrahtung gebildet werden. Sodann wird gemäß Figur 16 eine abschließende Passivierungsschicht 23, etwa eine SiO^-Schicht, aufgetr ag en.
Figur 16 zeigt nur einen Bipolartransistor, rechts von dem anstelle weiterer Transistoren die Epitaxialschicht 3 vorhanden ist. Dies gilt auch für Figur 12 bis 15.
Bei dem vorliegenden Ausführungsbeispiel wird die Isolations-Oxidschicht 10 zwischen dem Kollektor-Kontaktbereich 14 und dem Basis-Bereich 16 gleichzeitig mit der Ausbildung der Siliziumoxidschicht 9 in den isolierenden U-Nuten erzeugt. Die Ausbildung der Isolations-Oxidschicht 10 erfordert daher keinen eigenen Verfahrensschritt. Werden Kollektor-Kontaktbereich 14 und Basis-Bereich 16 jeweils durch eine flache U-Nut voneinander isoliert, so ist es erforderlich, die U-Nuten unter Anwendung zweier Verfahrensschritte zu schneiden. Nach dem obigen Ausführungsbeispiel können jedoch die U-Nuten 7 in einem einzigen Schritt erzeugt werden, wodurch sich das Verfahren vereinfacht.
Die Isolations-Oxidschicht 10 wird gleichzeitig mit der Bildung der Siliziumoxidschicht 9 erzeugt, so daß sich die Isolations-Oxidschicht 10 vom mittleren Teil bis zu ihren Randteilen nahezu gleichmäßig ausbildet, wie dies in Figur 9 gezeigt ist. Werden andererseits die Silizium-
Oxidschicht 9 und die Isolations-Oxidschicht 10 in separaten Schritten hergestellt, so werden die Grenzen zwischen den Kanten der Oxidschicht 10 und dem Isolierbereich der U-Nut 7 so dünn, daß die Durchbruchspannung am Übergang zwischen dem Basis- und dem Kollektor-Bereich absinkt. Bei dem erfindungsgemäßen Ausführüngsbeispiel nimmt somit die Durchbruchspannung nicht ab, sondern wird ausreichend hoch gehalten.
Die Dicke der Oxidschicht 10 läßt sich leichter steuern als die Tiefe der U-Nut, so daß sich Schwankungen in den elektrischen Eigenschaften des Transistors vermindern lassen. Das Verfahren, bei dem der Kollektor-Kontaktbereich 14 von dem Basis-Bereich 16 durch einen Isolationsbereich einer U-Nut isoliert wird, hat den Nachteil, daß der Kollektorwiderstand zunimmt, da die U-Nut durch die Epitaxialschicht 3 hindurch die versenkte Schicht 2 erreicht. Ist die U-Nut dagegen flach ausgebildet, so sinkt die Durchbruchspannung am Übergang zwischen dem Basis- und dem Kollektor-Bereich. Gemäß dem obigen Ausführungsbeispiel werden dagegen die elektrischen Eigenschaften der Transistoren erheblich verbessert.
In dem Ausführungsbeispiel wird auf denjenigen Bereichen, wo keine Transistoren vorliegen, die dicke Feldoxidschicht 6 ausgebildet. Auf dieser dicken Feldoxidschicht 6 kann beispielsweise eine Verdrahtungsschicht angeordnet werden, so daß die mit der Feldoxidschicht 6 bedeckten Bereiche als Verdrahtungsbahnen dienen können.
Der Emitter-Bereich 18 läßt sich durch Implantieren von N-Störstoffen in die Hauptoberfläche des Substrats erzeugen, ohne die Polysiliziumelektrode 19 auszubilden; der Kollektor-Kontaktbereich kann hergestellt werden, nachdem die Basis- und Emitter-Bereiche erzeugt worden sind.
Die Feldoxidschicht 6 für den Verdrahtungsbereich kann gleichzeitig mit der Ausbildung der Siliziumoxidschicht 9 in der U-Nut in gleicher Weise erzeugt werden, wie dies für die Erzeugung der Isolations-Oxidschicht 10 beschrieben wurde.
Zwischen dem Kollektor-Kontaktbereich und dem Basis-Bereich wird gleichzeitig mit der Ausbildung einer Oxidschicht (aus Isoliermaterial) in den zur Isolation dienenden U-Nuten eine Isolations-Oxidschicht (ein Isoliermaterial zur Erzeugung einer Isolation) erzeugt. Die Isolations-Oxidschicht (das die Isolation vermittelnde Isoliermaterial) zwischen dem Kollektor-Kontaktbereich und dem Basis-Bereich weist daher vom mittleren Bereich bis zu den Randbereichen nahezu gleichmäßige Dicke auf, so daß der Basis- und der Kollektor-Bereich vollständig voneinander isoliert sind, und die Dicke der Isolations-Oxidschicht (das die Isolation vermittelnde Isoliermaterial) ändert sich nicht sehr, weshalb die Transistoren ein verbessertes Verhalten aufweisen. Daher besteht keine Notwendigkeit, einen eigenen Verfahrensschritt zur Erzeugung einer Isolations-Oxidschicht zwischen dem Kollektor-Kontaktbereich und dem Basis-Bereich vorzusehen, wodurch sich das Verfahren vereinfacht.
Gegenüber dem oben beschriebenen speziellen Ausführungsbeispiel lassen sich eine Reihe von Modifikationen vorsehen.
Beispielsweise braucht die auf dem Verdrahtungsbereich vorgesehene Feldoxidschicht nicht nach der beschriebenen Isoplanartechnik hergestellt zu werden. Sie kann auch durch selektive Oxidation erzielt werden, ohne die Oberfläche des HalbleiterSubstrats einer Ätzung zu unterziehen. Dabei kann gerade unter der Feldisolierschicht eine versenkte P -Schicht ausgebildet werden; alternativ ist es auch möglich, die Feldisolierschicht überhaupt nicht vorzusehen. Die Erfindung beschränkt sich auch nicht auf integrierte Halbleiterschaltungen des Bipolartyps, sondern ist für jedwede Halbleiterschaltung anwendbar, bei der ein Isolationsbereich an der Hauptoberfläche eines Halbleitersubstrats erforderlich ist.
- Leerseite -

Claims (1)

  1. HITACHI, LTD.
    DEA-26 702 7. November 1984
    Verfahren zur Herstellung einer integrierten Halbleiterschaltung
    PATENTANSPRÜCHE
    1 j. Verfahren zur Herstellung einer integrierten Halbleiterschaltung, gekennzeichnet . durch folgende Verfahrensschritte:
    (a) Herstellen eines Halbleiterkörpers (24) , der ein Halbleitersubstrat (1) eines ersten Leitfähgikeitstyps, eine versenkte Schicht (2) eines zweiten Leitfähigkeitstyps "und eine Epitaxialschicht (3) des zweiten Leitfähigkeitstyps enthält,
    (b) Ausbilden von Nuten (7) in einer Hauptoberfläche des Halbleiterkörpers (24) durch Ätzen, wobei die Nuten (7) von der Hauptoberfläche des Halbleiterkörpers (24) bis zu dem Halbleitersubstrat (1) reichen, und Unterteilen der versenkten Schicht (2) und der Epitaxialschicht (3) in mehrere Bereiche,
    (c) Ausbilden einer ersten Siliziumoxidschicht (9) und einer zweiten Siliziumoxidschicht (10) als einheitliche
    6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die erste Maske aus einer Silizium-
    TEXT FEHLT
    TEXT MISS
    TEXT MISSING
    nitridschicht (25) gebildet wird und die erste und die zweite Siliziumoxidschicht (9,10) durch selektive und thermische Oxidation des Halbleiterkörpers (24) erzeugt werden.
    7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die zweite Maske aus einer Siliziumoxidschicht (26) gebildet wird, die durch selektive thermische Oxidation des Halbleiterkörpers (24) unter Verwendung der ersten Maske erzeugt wird.
    8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß gleichzeitig mit der Bildung der zweiten Maske auf den Bereichen, in denen die Nuten (7) gebildet werden, eine Siliziumoxidschicht erzeugt wird, die in dem Verfahrensschritt (g) entfernt wird.
    9. Verfahren nach Anspruch 7 oder 8, dadurch g e kenn zeichnet , daß nach dem Verfahrenssehritt (b) die erste und die zweite Siliziumoxidschicht (9, 10) durch thermische Oxidation des Halbleiterkörpers (24) unter Verwendung der ersten Maske erzeugt werden, während die zweite Maske noch vorhanden ist, wobei die zweite Siliziumoxidschicht (10) dicker als die erste Siliziumoxidschicht (9) wird.
    10. Verfahren nach einem der Ansprüche 5 bis 9, g e kenn zeichnet durch den zusätzlichen Verfahrensschritt:
    (h) Ausbilden einer Halbleiterbereichs (8) in dem Halbleiterkörper (24) am Boden der Nuten (7), wobei der Halbleiterbereich (8) eine höhere Störstoffkonzentration als das Halbleitersubstrat (1) aufweist, und wobei die Störstoffe in den Halbleiterkörper (25) durch Ionenimplantation im Anschluß an den Verfahrensschritt (b) unter Verwendung der ersten und der zweiten Maske eingebracht werden, während die zweite Maske noch vorhanden ist.
DE19843440721 1983-11-11 1984-11-07 Verfahren zur herstellung einer integrierten halbleiterschaltung Granted DE3440721A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58210834A JPS60103642A (ja) 1983-11-11 1983-11-11 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
DE3440721A1 true DE3440721A1 (de) 1985-05-23
DE3440721C2 DE3440721C2 (de) 1993-09-02

Family

ID=16595879

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19843440721 Granted DE3440721A1 (de) 1983-11-11 1984-11-07 Verfahren zur herstellung einer integrierten halbleiterschaltung

Country Status (5)

Country Link
JP (1) JPS60103642A (de)
KR (1) KR920010828B1 (de)
DE (1) DE3440721A1 (de)
FR (1) FR2554970B1 (de)
IT (1) IT1177148B (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2890550B2 (ja) * 1989-11-14 1999-05-17 松下電器産業株式会社 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4139442A (en) * 1977-09-13 1979-02-13 International Business Machines Corporation Reactive ion etching method for producing deep dielectric isolation in silicon
US4396460A (en) * 1981-06-10 1983-08-02 Hitachi, Ltd. Method of forming groove isolation in a semiconductor device
EP0111651A2 (de) * 1982-09-29 1984-06-27 Hitachi, Ltd. Halbleiteranordnung mit dielektrischen Isolationszonen

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5275989A (en) * 1975-12-22 1977-06-25 Hitachi Ltd Production of semiconductor device
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4139442A (en) * 1977-09-13 1979-02-13 International Business Machines Corporation Reactive ion etching method for producing deep dielectric isolation in silicon
US4396460A (en) * 1981-06-10 1983-08-02 Hitachi, Ltd. Method of forming groove isolation in a semiconductor device
EP0111651A2 (de) * 1982-09-29 1984-06-27 Hitachi, Ltd. Halbleiteranordnung mit dielektrischen Isolationszonen

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
H.B.: Self-Aligument for Dual-Depth Dielectric Isolation. In: US-Z.: IBM Tech. Disc. Bull., Vol. 21, Nr. 5, Oktober 1978, S. 1870-1872 *
POGGE *
POGGE, H.B.: Self-Aligument for Dual-Depth Dielectric Isolation. In: US- Z.: IBM Tech. Disc. Bull., Vol. 21, Nr. 5, Oktober 1978, S. 1870- 1872
POPONIAK, M.R., YEH. T.H.: Forming Structures with Deep Dielectric Isolation. In: US-Z.: IBM Tech. Disc. Bull., Vol. 20, Nr. 8, Januar 1978, S. 3074-3075 *
US-Z: IBM Technical Disclosure Bulletin, Vol.21, No. 5, Oktober 1978, S. 1870-1872 *

Also Published As

Publication number Publication date
IT8423519A1 (it) 1986-05-09
FR2554970B1 (fr) 1986-08-29
DE3440721C2 (de) 1993-09-02
FR2554970A1 (fr) 1985-05-17
KR850004181A (ko) 1985-07-01
IT8423519A0 (it) 1984-11-09
KR920010828B1 (ko) 1992-12-17
IT1177148B (it) 1987-08-26
JPS60103642A (ja) 1985-06-07

Similar Documents

Publication Publication Date Title
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE3437512C2 (de) Integrierte Halbleiterschaltung mit Isolationsbereichen und Verfahren zu ihrer Herstellung
EP0001574B1 (de) Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung
DE3327301A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrer herstellung
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE2808257A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE2916364C2 (de)
DE2612667A1 (de) Verfahren zur herstellung dielektrisch isolierter halbleiterbereiche
DE3110477A1 (de) Verfahren zur herstellung von cmos-bauelementen
DE3129558C2 (de)
DE4116690A1 (de) Elementisolationsaufbau einer halbleitereinrichtung und verfahren zur herstellung derselben
DE19836164A1 (de) Verfahren zum Isolieren von Bereichen einer integrierten Schaltung und Vorrichtung umfassend eine integrierte Schaltung mit isolierten Bereichen
DE2928923A1 (de) Halbleitervorrichtung
DE10229653A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Harstellung
DE4221039C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit einem vertikalen Halbleiterelement und einem weiteren Halbleiterbauelement
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE3223230A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE3002740A1 (de) Verfahren zur ausbildung von substratelektroden bei mos-ics mit lokaler oxidation
DE2640981A1 (de) Verfahren zur herstellung von halbleiteranordnungen unter verwendung einer schutzschicht aus oxid
DE3340143A1 (de) Vergrabene durchbruchdiode in einer integrierten schaltung und verfahren zur herstellung derselben
DE19654686C2 (de) Verfahren zum Herstellen einer Dreiwannen-Anordnung in einer Halbleitervorrichtung
DE2133976B2 (de) Monolithisch integrierte Halbleiteranordnung
DE19618866B4 (de) Verfahren zur Herstellung einer Bauelementisolation in einem Halbleiterbauelement
EP1415340B1 (de) Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors
DE2318179C2 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8128 New person/name/address of the agent

Representative=s name: STREHL, P., DIPL.-ING. DIPL.-WIRTSCH.-ING. SCHUEBE

8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee