DE3331714C2

DE3331714C2 -

Info

Publication number: DE3331714C2
Application number: DE19833331714
Authority: DE
Inventors: Werner Dipl.-Ing. 3007 Gehrden De Scholz
Original assignee: Telefunken Fernseh und Rundfunk GmbH
Current assignee: Deutsche Thomson oHG
Priority date: 1983-09-02
Filing date: 1983-09-02
Publication date: 1988-12-15
Also published as: DE3331714A1

Description

Die Erfindung geht aus von einer Schaltung zum Erzeugen einer phasengenauen Frequenzverkopplung zwischen einer Spannung U 1 mit der Frequenz f 1 und einer Spannung U 2 mit der Fre quenz f = n · f 1 gemäß dem Oberbegriff des Anspruchs 1.

Eine derartige Schaltung ist aus der britischen Patentschrift 14 66 899 bekannt, die mit einem Start-Stop-Oszillator arbeitet.

Bei einer derartigen Schaltung besteht in der Praxis oft die Forderung, daß außer dem genauen Frequenzverhältnis zwischen den Spannungen U 1 und U 2 auch die Phase zwischen diesen Spannungen mit hoher Genauigkeit eingehalten werden muß, daß z. B. eine negative Flanke der Spannung U 1 mit der niedrigen Frequenz stets mit einer negativen Flanke der Spannung U 2 mit der höheren Frequenz zeitlich zusammenfällt.

Bei einem unter dem Namen "Timeplex" bekannten Aufzeichnungs verfahren (Fernseh- und Kino-Technik 1983, Nr. 5, Seite 187- 196, insbesondere Seite 193-194) werden während einer Zeile ein zeitkomprimiertes Farbdifferenzsignal und anschließend das zeitkomprimierte Leuchtdichtesignal aufgezeichnet. Für die Zeitkompression bei der Aufnahme und die Zeitexpansion bei der Wiedergabe sind für die digital arbeitenden Speicher Taktimpulsfolgen für den Einlese- und Auslesevorgang erfor derlich. Die verschiedenen Taktimpulsfolgen für die kompri mierten und nicht komprimierten Signale müssen in jeder H- Periode zu genau definierten Zeitpunkten gestartet werden. Die eingangs beschriebene Schaltung wird dabei benötigt, um die genannten Taktimpulsfolgen mit hoher Phasengenauigkeit aus dem Synchronsignal des Fernsehsignals zu erzeugen.

Zur Erzeugung einer Spannung U 2, die mit einer Spannung U 1 um den Faktor n frequenz- und phasenverkoppelt ist, ist es bekannt (DE-PS 15 37 491), einen auf der Frequenz f 2 schwin genden Oszillator vorzusehen und dessen Ausgangsspannung U 2 über einen Frequenzteiler mit dem Teilerfaktor n zusammen mit der Spannung U 1 einer Phasenvergleichsstufe zuzuführen, deren Ausgangsspannung als Regelspannung auf den Oszillator einwirkt. Dadurch ergibt sich zwangsläufig eine Frequenz- und Phasenkopplung zwischen den Spannungen U 1 und U 2. Eine besondere geringe Phasenabweichung zwischen den Spannungen U 1 und U 2 läßt sich an sich durch eine hohe Regelverstärkung bei der Regelung des Oszillators der PLL-Schaltung erreichen. Einer Erhöhung der Regelverstärkung sind jedoch in der Praxis Grenzen gesetzt, da bei einer besonders hohen Regelverstärk kung die Gefahr einer Schwingneigung auftritt oder die Zeit konstante unerwünscht groß bemessen sein muß.

Eine derartige bekannte Schaltung hat außerdem die Nachteile, daß für eine genaue Phaseneinstellung ein Abgleich erforder lich ist, die Schaltung zur Erhaltung des Abgleichs sorgfältig stabilisiert sein muß und die Phasenlage zwischen den beiden Spannungen frequenzabhängig ist.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltung der beschriebenen Art zu schaffen, bei der auf einfache Weise eine hohe Phasengenauigkeit zwischen der ersten Spannung U 1 und der daraus durch Frequenzvervielfachung gewonnenen Spannung U 2 mit höherer Frequenz erreicht werden kann und bei der außerdem ein Hin- und Herspringen der Phase der Spannung U 2 vermieden wird.

Diese Aufgabe wird durch die im Anspruch 1 angegebene Er findung gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.

Bei der erfindungsgemäßen Lösung wird also eine Hilfsspannung U 3 erzeugt, deren Frequenz entsprechend der angestrebten Phasenübereinstimmung zwischen den Spannungen U 1 und U 2 größer ist als die gewünschte Frequenz f 2 der Spannung U 2. Die Periodendauer der Hilfsspannung U 3 ist also entsprechend gering. Da der Eingriff für die Phasenregelung im Weg der dem ersten Frequenzteiler zugeführten Spannung U 3 mit der hohen Frequenz f 3 und damit der niedrigen Periodendauer erfolgt, wird in der Spannung U 2 eine hohe Phasenübereinstimmung mit der Spannung U 1 erreicht. Die Phasenübereinstimmung zwischen den Spannungen U 1 und U 2 wird dabei während des Betriebes ständig überwacht und gegebenenfalls in periodischen Abständen in kleinen Schritten korrigiert.

Ein besonderer Vorteil besteht darin, daß das Frequenzverhält nis zwischen der Spannung U 2 und der Hilfsspannung U 3 durch die Wirkung des zweiten Frequenzteilers mit dem konstanten Teilerfaktor m erhalten bleibt. Außerdem entstehen bei der Einregelung der genauen Phase zwischen den Spannungen U 1 und U 2 in der Spannung U 2 keine Phasensprünge. Die Phasenregelung zwischen den Spannungen U 1 und U 2 kann mit Hilfe von Zählschal tungen störunempfindlich ausgebildet werden. Ein weiterer Vor teil besteht darin, daß die eigentliche PLL-Schaltung zur Frequenz- und Phasenkopplung zwischen den Spannungen U 1 und der Hilfsspannung U 3 hinsichtlich Regelsteilheit und Zeit konstante unabhängig von der Schaltung zur Einstellung der genauen Phase der Spannung U 2 bemessen werden kann.

Die Erfindung wird anhand der Zeichnung ausgehend von einer bekannten Schaltung an mehreren Ausführungsbeispielen er läutert. Darin zeigt

Fig. 1 eine bekannte Schaltung zur Erzielung der Frequenz- und Phasenkopplung,

Fig. 2 eine Weiterbildung der Schaltung nach Fig. 1,

Fig. 3 Kurven zur Erläuterung der Wirkungsweise der Schal tung nach Fig. 2,

Fig. 4 eine erfindungsgemäße Schaltung,

Fig. 5 Kurven zur Erläuterung der Wirkungsweise der Schaltung nach Fig. 4,

Fig. 6 ein bevorzugtes Ausführungsbeispiel der Erfindung,

Fig. 7 Kurven zur Erläuterung der Wirkungsweise der Schal tung nach Fig. 6,

Fig. 8 eine von einem Fernseh-Synchronsignal gespeiste Schal tung,

Fig. 9 eine Weiterbildung der Schaltung nach Fig. 8 und

Fig. 10 Kurven zur Erläuterung der Wirkungsweise der Schal tung nach Fig. 9.

In der bekannten Schaltung nach Fig. 1 wird die Spannung U 1 mit der Frequenz f 1 von der Klemme 1 der Phasenvergleichsstufe 2 zugeführt, die zusammen mit dem spannungsgeregelten Oszilla tor 3 und dem Frequenzteiler 4 eine PLL-Schaltung bildet. Der Frequenzteiler 4 hat den Teilerfaktor n, so daß an der Klemme 5 die Spannung U 2 mit der Frequenz f 2 = n · f 1 entsteht. Die genaue Phase zwischen U 2 und U 1 kann durch einen Frequenzab gleich des Oszillators 3 eingestellt werden. Wenn die Tole ranz für diese Phase sehr klein ist, werden an die Einstell genauigkeit und Stabilität der Schaltung entsprechend hohe Anforderungen gestellt, die einen hohen Schaltungsaufwand er fordern oder in der Praxis nicht immer realisierbar sind.

Die Schaltung nach Fig. 2 stellt eine Verbesserung der Schal tung nach Fig. 1 dar. Der Oszillator 3 schwingt mit der Frequenz f 3 = m · f 2. Für diese und die folgenden Figuren gelten die folgenden Zusammenhänge:

f 2 = · f 1
f 3 = N · f 1
N = n · m
N ≧ m
N < n

Wenn z. B. f 1 10 kHz und f 2 = 1 MHz ist und gefordert wird, daß die Phasen zwischen U 1 und U 2 auf 10% der Periodendauer vonU 2 eingehalten wird, muß m = 10 gewählt werden. Das Teilerverhältnis N in der PLL-Schaltung ist dann N = m · n = 10 · 100 = 1000.

Für die Erläuterung der Wirkungsweise anhand der Fig. 3 wird die Ausgangsspannung U 3 mit der Frequenz f 3 des Oszilla tors 3 als Bezugsphase angenommen. Die Spannung U 1 wird nicht nur der Phasenvergleichsstufe 2, sondern auch dem -Eingang eines J, K-Flip-Flops 6 zugeführt. An den Takteingang des Flip- Flops 6 ist die Ausgangsspannung U 3 des Oszillator 3 ange legt. Das Flip-Flop 6 wird mit derselben Impulsflanke wie der Frequenzteiler 4 und der Frequenzteiler 7 mit dem Teiler faktor n getriggert. Die Triggerung erfolgt jeweils mit der negativen Flanke der Impulse. Aus jeder positiven Flanke der Ausgangsspannung Q 1 des Flip-Flops 6 wird ein kurzer Impuls R erzeugt, der den Teiler 7 zurücksetzt. Der Impuls R er scheint nur einmal in jeder Periode der Spannung U 1, und zwar nach der ersten negativen Flanke der Spannung U 3, die auf die positive Flanke der Spannung U 1 folgt. Im eingeschwun genen Zustand hat der Impuls R keinen Einfluß auf den Fre quenzteiler 7. Nachdem der Impuls R einmal den Teiler 7 zu rückgesetzt hat, ist bei jedem Auftreten des Impulses R der Frequenzteiler 7 in dem Zustand, in den ihn der Impuls R versetzen würde. Die Phase zwischen den Spannungen U 1 und U 2 ist damit definiert, und zwar mit einem maximalen Zeit fehler, der gleich der Dauer einer Periode der Spannung U 3 ist.

Wenn sich die Phase zwischen den Spannungen U 1 und U 3 lang sam ändert, z. B. durch einen langsamen Temperaturanstieg, dann laufen die durch Fig. 3 dargestellten Vorgänge ab: Zwischen ϕ 1 und ϕ 2 bleibt der Impuls R und damit die Phase der Spannung U 2 in der ersten gezeichneten Lage. Zwischen ϕ 2 und ϕ 3 bleibt der Impuls R in der zweiten ge zeichneten Lage.

In jeder dieser Lagen bleibt der Phasenfehler zwischen den Spannungen U 1 und U 2 innerhalb der Toleranz. Diese einfache Schaltung, die die in bezug auf Phasengenauigkeit gestellten Forderungen erfüllt, hat noch eine Eigenart: Wenn die Phase der positiven Flanke von U 1 langsam den Wert ϕ 2 durchläuft, kann ein Hin- und Herspringen der Phase des Impulses R und damit der Spannung U 2 auftreten, wie in den beiden unter sten Zeilen in Fig. 3 angedeutet ist.

Fig. 4 zeigt eine erfindungsgemäße Schaltung, in der dieses Hin- und Herspringen nicht auftreten kann. In dieser Schal tung wird ein schmaler Impuls P erzeugt, der kurz vor der positiven Flanke der Spannung U 1 beginnt und kurz nach dieser Flanke endet. Der Impuls P wird auf die Eingänge J und K eines weiteren Flip-Flops 8 gegeben, das ebenfalls mit der negativen Flanke der Spannung U 3 getriggert wird. Das Flip- Flop 8 überwacht damit die Phase zwischen der positiven Flanke von U 1 und einer negativen Flanke von U 3.

Wenn die negativen Flanken von U 3 in die Nähe der positiven Flanke von f 1′ kommen, müssen sie auf den positiven P-Impuls fallen, und die Ausgangsspannung Q 2 des Flip-Flop 8 ändert sich. Die Spannung Q 2 steuert einen als Ex-Or-Gatter ausge bildeten, ein- und ausschaltbaren Inverter 9 für die Span nung U 3. Diese Umschaltung erzeugt infolge der Phasenrege lung der PLL-Schaltung 2, 3, 4 eine Phasenänderung zwischen U 1 und U 3 mit dem Betrag der halben Periode der Spannung U 3. Dadurch wird die Schaltung - kurz bevor der kritische Zu stand eintreten kann - in einen besonders stabilen Zustand hinsichtlich der Phaseneinstellung versetzt. Es wird also verhindert, daß der Impuls R und damit die Phase von U 2 um den Betrag einer Periode von U 3 hin- und herspringen kann.

In Fig. 5 sind die Spannungsverläufe für die Vorgänge in Fig. 4 dargestellt. Infolge einer Temperaturänderung wandert z. B. die Phase von f 1′ und damit auch von P langsam von ϕ 1 in Richtung ϕ 3. Die Spannung Q 2 ist zunächst Low. Das bedeutet, daß U 3 und die Spannung U 4 mit der Frequenz N · f 1 am Ein gang des Teilers 4 in Phase sind. Sobald eine negative Flan ke von U 3 auf den Impuls P fällt, geht die Spannung Q 2 auf High. Die Spannung U 4 wird gegenüber U 3 umgepolt.

Der Umpolvorgang erzeugt infolge der Laufzeit des Flip-Flop 8 eine zusätzliche Halbwelle für U 4. Für f 3 gilt daher: f 3 = N′ · f 1. Der sehr geringe Unterschied zwischen N und N′ wird für viele Anwendungsfälle nicht störend sein. Die Spannung U 3 erleidet infolge der Siebwirkung der PLL-Schaltung in vorteilhafter Weise keinen Phasensprung. Ein Phasensprung kann nur in der Spannung U 2 auftreten durch die plötzliche Verschiebung des Impulses R für den Frequenzteiler 7.

In Fig. 5 sind die Spannungsverläufe für U 3 und den zuge hörigen Impuls R jeweils für den eingeschwungenen Zustand der PLL-Schaltung dargestellt, d. h. einige Zeit nach einem Pegelübergang von Q 2.

Wenn es auf das genaue Zahlenverhältnis zwischen den Schwin gungszahlen von U 2 und U 3 ankommt oder wenn U 1 durch Flan kenrauschen oder Zeitfehler gestört ist, kann es vorkommen, daß der Teiler 7 auch zu falschen Zeitpunkten zurückgesetzt wird.

Fig. 6 zeigt ein bevorzugtes, besonders vorteilhaftes Aus führungsbeispiel der Erfindung, bei dem der soeben genannte Nachteil vermieden wird. Das wesentliche Bauteil in Fig. 6 ist die vor dem Eingang des Frequenzteilers 4 vorgesehene Schaltung 10, mit der in der Spannung U 3 Schwingungshalb wellen zugefügt oder unterdrückt werden können. Mit dem Zu fügen oder Unterdrücken einer Halbwelle in der Spannung U 3 ist jedesmal eine Umpolung der Spannung U 4 verbunden. Diese Umpolung bedeutet, daß sich die Lage der Pegelübergänge von U 2 gegenüber U 1 um eine halbe Periode von U 3 verschiebt. In welcher Richtung diese Verschiebung erfolgt, hängt davon ab, ob eine Halbwelle hinzugefügt oder unterdrückt wurde.

Fig. 7 zeigt verschiedene Phaseneinstellvorgänge, die zu den Zeiten t 1 . . . t 5 erfolgen. Bei t 3 ist die richtige Phasen einstellung erreicht. Der Abstand zwischen den einzelnen Zeiten t 1 bis t 5 ist so groß, daß vor einem erneuten Ein stellvorgang jeweils der eingeschwungene Zustand erreicht ist. Die zweite Phasenvergleichsstufe 11 steuert die Schaltung 10 und wird von den Spannungen U 1, U 2, U 3 und zusätzlich von der Spannung U 1 über den Zähler 12 mit dem Teilerfaktor Z ange steuert. Die Phasenvergleichsstufe 11 entscheidet, ob mit der Schaltung 10 in der Spannung U 4 Halbwellen zugefügt oder unterdrückt werden müssen, damit die Phase zwischen U 1 und U 2 im gewünschten Sinne verändert wird.

Nach jedem einzelnen Regelvorgang, d. h., jeder Beeinflussung der Spannung U 4 durch die Schaltung 10, ist eine Wartezeit erforderlich, die von der Zeitkonstante der PLL-Schaltung 2, 3, 4 abhängt. Erst wenn die Phase zwischen U 2 und U 1 wieder stabil ist, können eine erneute Phasenüberprüfung und gege benenfalls ein erforderlicher Korrekturvorgang durch die Schaltung 10 eingeleitet werden. Die Wartezeiten können durch Zählen der Perioden der Spannung U 1 mit dem Zähler 12 bis zu einer Zahl Z vorgegeben werden.

Ein wesentlicher Vorteil der Schaltung besteht darin, daß in der Spannung U 2 keine Phasensprünge auftreten können. Das Verhältnis zwischen f 2 und f 3 ist, bedingt durch den Frequenzteiler 7, konstant. Die Phasenregelung erfolgt in Stufen von jeweils ½ Periodendauer der Spannung U 3. Sie ist auf ±½ Periodendauer von U 3 genau. Wenn U 1 durch Rauschen oder Zeitfehler gestört ist, sind Störunterdrückungs maßnahmen vorteilhaft. Eine einfache Maßnahme kann im fol genden bestehen: Nachdem die optimale Phaseneinstellung für U 2 durchgeführt ist, können weitere Phasenänderungen erst wieder erfolgen, wenn sicher ist, daß sich die Phase von U 2 gegenüber der mittleren Phase von U 1 verändert hat.

Fig. 8 zeigt ein Blockschaltbild einer mit diesem Stör unterdrückungsprinzip arbeitenden Schaltung. Mit der darge stellten Schaltung werden aus den Synchronimpulsen S eines Fernsehsignals störfreie zeilenfrequente Impulse fH sowie die damit fest verkoppelten Spannungen U 3 und U 2 erzeugt. U 3 kann z. B. als Abtastfrequenz der zeitkomprimierten Farbsi gnale für eine Aufzeichnung nach dem genannten Timeplex-Ver fahren dienen. U 2 ist der Bittakt eines gleichzeitig aufge zeichneten PCM-Tonsignals gemäß der älteren Patentanmeldung P 33 10 890. Die Spannung U 5 mit der Zeilenfrequenz fH be sitze eine auf ±½ Periode der Spannung U 3 definierte Lage zur mittleren Lage der Vorderflanke der Impulse S. Wenn die Zählvorgänge für die Zeitkompression bei der Aufzeichnung und die Zeitexpansion bei der Wiedergabe auf die gleiche Phase der Spannung mit der Frequenz fH bezogen werden, ist die richtige zeitliche Lage der Farbsignale bei der Time plex-Wiedergabe sichergestellt. Bei der Wiedergabe muß also die Spannung U 5 mit der Frequenz fH aus dem PCM-Signal (f 2) und gegebenenfalls aus den in der Vertikalaustastlücke über tragenen S-Impulsen wieder hergestellt werden.

Der unterhalb der gestrichelten Linie 14 in Fig. 8 befind liche Teil bildet die Phasenvergleichsstufe 11 in Fig. 6. Die Taktfrequenz f 1/Z ist hier gleich der Vertikalfrequenz fv. Das Umpolen der Spannung U 4 mit der Frequenz N · f 1 erfolgt mit Hilfe des Ex-Or-Gatters G 1.

Ob bei den Umpolvorgängen eine Halbwelle zugefügt oder un terdrückt wird entsprechend Fig. 7, wird durch eine Logik schaltung bestimmt. Diese untersucht, ob der Impuls von U 1 auf eine High- oder Low-Halbwelle von U 2 fällt. Diese Schal tung enthält das Flip-Flop FF 2, das durch eine in die Zeit des U 1-Impulses fallende positive Flanke von U 3 in eine ent sprechende Lage gebracht wird. Mit der Ausgangsspannung des Flip-Flops FF 2 wird ein Umschalter Sch gesteuert, der in der Taktzuführung zum Flip-Flop FF 1 eine Verzögerung τ 2 ein- oder ausschaltet. Wenn τ 2 ausgeschaltet ist, erfolgt gleich zeitig an den beiden Eingängen des Gatters G 1 der Pegelüber gang von Q 2 und der Pegelübergang von U 3, der den Pegelüber gang von Q 2 ausgelöst hat. Die Verzögerung τ FF dient als Laufzeitausgleich für die Laufzeiten des Flip-Flops FF 1 und des Umschalters SCH. Am Ausgang des Gatters G 1 erfolgt eine Umpolung der Schwingung durch Unterdrückung einer Halbwelle, gemäß Fig. 7, Zeitpunkt t 1, t 2. Wenn die Laufzeit τ 2 einge schaltet ist, entsteht durch den Zeitunterschied, mit dem die Pegelübergänge an den Eingängen des Gatters G 1 erfolgen, am Ausgang des Gatters G 1 eine zusätzliche Halbwelle mit der Dauer τ 2 gemäß Fig. 7, Zeitpunkte t 4, t 5. Pegelübergänge in der Spannung Q 2 werden nur ausgelöst, wenn die Spannung an den Eingängen J und K des Flip-Flops FF 1 High ist. Daß diese Spannung nur dann High wird, wenn mit großer Wahr scheinlichkeit eine Phasenkorrektur erforderlich ist, dafür sorgt der übrige Teil der Logikschaltung unterhalb der ge strichelten Linie 14.

Das Flip-Flop FF 3 wird jedesmal umgeschaltet, wenn ein nega tiver Pegelübergang von U 2 auf einen U 1-Impuls fällt. Die Dauer des U 1-Impulses ist etwas kürzer als eine Periode von U 3 gemäß Fig. 7. Der an den Ausgang des Flip-Flop FF 3 an geschlossene Frequenzteiler 15 mit dem Teilerfaktor x wird mit jedem Impuls fv zurückgesetzt. Sein Ausgang geht nur dann auf High, wenn in der Zeit bis zum nächsten Impuls fv mindestens x negative U 2-Flanken auf U 1-Impulse gefallen sind. Wenn x größer als die halbe Anzahl der auf eine fv- Periode fallenden U 1-Perioden gewählt wird (x < ½ Z), ist High am Ausgang des Frequenzteilers 15 ein Zeichen dafür, daß die richtige Phaseneinstellung erreicht ist. Ein weiterer Frequenzteiler 16 mit dem Teilerfaktor y wird dann zurückge setzt. Erst wenn y/2mal hintereinander der Teiler 15 nicht auf High gegangen ist ist, wird die Spannung am Ausgang des Gat ters G 3 High und damit ein erneuter Phasenkorrekturversuch durchgeführt. Da unter normalen Bedingungen nur ein langsames Weglaufen der Phase erfolgt, ist durch einen einzigen Verschie bevorgang um ½ Periodendauer von U 3 sofort wieder die opti male Phasen zwisch U 2 und U 1 eingestellt.

Das Gatter G 2 sorgt zusammen mit dem Flip-Flop 17 dafür, daß je Periode von fv nur ein Pegelübergang von Q 2 erzeugt werden kann. Das Gatter G 4 sorgt dafür, daß der Ausgang des Teilers 16 solange auf High bleibt, bis wieder eine Rückstellung er folgt.

Fig. 9 zeigt eine Schaltung für das Zeitfilter 18 in Fig. 8, das an der Klemme 19 die Spannung U 5 mit der Zeilenfrequenz fH liefert.

Fig. 10 zeigt die wichtigsten Impulsverläufe für die Schal tung nach Fig. 9.

Ein k-stufiger Zähler 20 mit Voreinstellung auf 1 = 2^k-n dient als Teiler mit dem Teilerfaktor n. Der Übertragsimpuls ü wird jedesmal zum Laden des Zählers 20 mit dem Wert 1 benutzt. Mit Hilfe des Gatters G 1 kann zwecks Synchronisierung das Laden auch zu einem beliebigen anderen Zeitpunkt erfolgen. In der angegebenen Schaltung muß hierzu der Ausgang des Teilers 21 mit dem Teilerfaktor y 2 auf High sein. U 1 setzt dann den Q- Ausgang des D-Flip-Flops 22 auf High, so daß das Laden des Zählers mit 1 bei der nächsten ansteigenden Flanke von U 2 erfolgt. Dieselbe Flanke schaltet Q wieder auf Low.

Fällt der nächste U 1-Impuls in die Zeit ü, dann war mit hoher Wahrscheinlichkeit die Synchronisierung erfolgreich. Der Fre quenzteiler 21 wird zurückgesetzt. Ein neuer Synchronisierver such kann erst erfolgen, wenn Y 2/2mal hintereinander kein U 1-Impuls in die Zeit ü gefallen ist. Sollte der erste Syn chronisierversuch nicht glücken, so wird der Teiler 21 nicht zurückgesetzt, so daß sofort ein erneuter Synchronisierver such erfolgen kann.

Die Taktaufbereitungsschaltung gemäß Fig. 8 und 9 ist nicht nur für eine Aufzeichnung nach dem Timeplex-Verfahren mit PCM-Ton nützlich. Sie ist auch vorteilhaft anwendbar, bei einer Timeplex-Aufzeichnung und -Wiedergabe mit S-Impulsen. Die S-Impulse für die Aufzeichnung werden mit den zeilenfre quenten Impulsen mit der Frequenz fH regeneriert. Bei der Timeplex-Wiedergabe werden dann wieder aus dem abgetrennten S-Signal die Spannungen U 5, U 2 und U 3 mit den Frequenzen fH, f 2 und f 3 gewonnen.

Die an sich als Hilfsspannung bezeichnete Spannung U 3 kann auch zusätzlich als Nutzspannung für Steuerzwecke verwendet werden, wie Fig. 6 zeigt. Wenn die Spannung U 2 nicht benö tigt wird, kann auch der Spezialfall m = N gewählt werden. Dann ist n = 1 und f 2 = fH.

Claims

1. Schaltung zum Erzeugen einer phasengenauen Frequenzverkopp lung zwischen einer Spannung U 1 mit der Frequenz f 1 und einer Spannung U 2 mit der Frequenz f 2 = n f 1 mit einer Phasenregelschaltung, deren Phasenvergleichsstufe (2) einerseits die Spannung U 1 und andererseits über einen ersten Frequenzteiler (4) die Ausgangs spannung U 3 des Oszillators (3) zugeführt sind, dadurch gekennzeichnet, daß der Oszillator (3) eine Hilfsspannung U 3 mit einer gegenüber f 2 höheren Frequenz f 3 erzeugt, aus der die Spannung U 2 über einen zweiten Frequenzteiler (7) gewonnen wird, und daß zwischen dem Oszillator (3) und dem ersten Frequenzteiler (4) eine Stufe (9, 10, G 1) liegt, in der bei einer Phasenabweichung zwischen den Spannungen U 1 und U 3 die Spannung am Eingang des ersten Frequenzteilers (4) invertiert wird.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß in der Spannung U 4 am Eingang des ersten Frequenzteilers (4) eine Halbwelle hinzugefügt oder unterdrückt wird.

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Hilfsspannung U 3 zusätzlich als Nutzspannung mit ver vielfachter Frequenz mf 2 verwendet wird.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Teilerfaktor m des zweiten Frequenzteilers (7) etwa gleich dem Reziprokwert des Bruchteils der Periodendauer der Spannung U 2 ist, auf den die Phase zwischen den Span nungen U 1 und U 2 eingehalten werden soll.

5. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß zur Regenerierung der Spannung U 1 ein mit der Spannung U 2 gesteuertes Zeitfilter (18) verwendet wird.

6. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß bei einer Schaltung zum Regenerieren der Spannung U 1 der erste Frequenzteiler (4) und der zweite Frequenzteiler (7) das gleiche Teilerverhältnis besitzen (m = N).